JP3110072B2 - 事前正規化回路 - Google Patents
事前正規化回路Info
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- JP3110072B2 JP3110072B2 JP03122462A JP12246291A JP3110072B2 JP 3110072 B2 JP3110072 B2 JP 3110072B2 JP 03122462 A JP03122462 A JP 03122462A JP 12246291 A JP12246291 A JP 12246291A JP 3110072 B2 JP3110072 B2 JP 3110072B2
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Description
【０００１】
【技術分野】本発明は事前正規化回路に関し、特にオペ
ランドの仮数部の事前正規化処理にに関する。
ランドの仮数部の事前正規化処理にに関する。
【０００２】
【従来技術】従来、事前正規化回路においては、オペラ
ンドの仮数部に対して事前正規化シフタで正規化処理
し、その正規化したデータを事前正規化結果レジスタに
格納してから演算処理部に出力していた。
ンドの仮数部に対して事前正規化シフタで正規化処理
し、その正規化したデータを事前正規化結果レジスタに
格納してから演算処理部に出力していた。
【０００３】このような従来の事前正規化回路では、入
力されるオペランドのほとんどが正規化されたデータで
あっても、オペランドの仮数部をまず事前正規化シフタ
で正規化処理していったん事前正規化結果レジスタに格
納した後に演算処理部に出力する構成となっているた
め、事前正規化処理を必要としないオペランドに対して
も事前正規化処理のために１クロックサイクルかかるの
で、演算の処理性能が悪いという欠点がある。
力されるオペランドのほとんどが正規化されたデータで
あっても、オペランドの仮数部をまず事前正規化シフタ
で正規化処理していったん事前正規化結果レジスタに格
納した後に演算処理部に出力する構成となっているた
め、事前正規化処理を必要としないオペランドに対して
も事前正規化処理のために１クロックサイクルかかるの
で、演算の処理性能が悪いという欠点がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、演算の処理性能を向上さ
せることができる事前正規化回路の提供を目的とする。
を除去すべくなされたもので、演算の処理性能を向上さ
せることができる事前正規化回路の提供を目的とする。
【０００５】
【発明の構成】本発明による事前正規化回路は、オペラ
ンドの仮数部に対して演算実行前に正規化処理を行う事
前正規化シフタを有する事前正規化回路であって、前記
事前正規化シフタに入力されるオペランドの仮数部が正
規化されているか否かを判定する判定手段と、前記判定
手段の判定結果に応じて前記事前正規化シフタで正規化
される前のデータと前記事前正規化シフタで正規化され
たデータとのうち一方を選択した後、そのデータを演算
を実行する演算処理部へ送出する選択手段とを有するこ
とを特徴とする。
ンドの仮数部に対して演算実行前に正規化処理を行う事
前正規化シフタを有する事前正規化回路であって、前記
事前正規化シフタに入力されるオペランドの仮数部が正
規化されているか否かを判定する判定手段と、前記判定
手段の判定結果に応じて前記事前正規化シフタで正規化
される前のデータと前記事前正規化シフタで正規化され
たデータとのうち一方を選択した後、そのデータを演算
を実行する演算処理部へ送出する選択手段とを有するこ
とを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、オペランド入力レジスタ１
は入力された入力オペランドの仮数部100 を格納し、格
納した仮数部を出力データ101 として事前正規化シフタ
２および選択回路６に出力する。事前正規化シフタ２は
オペランド入力レジスタ１からの出力データ101 に対し
て演算実行前に正規化処理を行い、正規化したデータを
出力データ102 として事前正規化結果レジスタ３に出力
する。事前正規化結果レジスタ３は事前正規化シフタ２
からの出力データ102 を格納し、格納した正規化結果を
出力データ103として選択回路６に出力する。
ック図である。図において、オペランド入力レジスタ１
は入力された入力オペランドの仮数部100 を格納し、格
納した仮数部を出力データ101 として事前正規化シフタ
２および選択回路６に出力する。事前正規化シフタ２は
オペランド入力レジスタ１からの出力データ101 に対し
て演算実行前に正規化処理を行い、正規化したデータを
出力データ102 として事前正規化結果レジスタ３に出力
する。事前正規化結果レジスタ３は事前正規化シフタ２
からの出力データ102 を格納し、格納した正規化結果を
出力データ103として選択回路６に出力する。
【０００８】一方、正規化判定回路４は入力された入力
オペランドの仮数部100 が正規化されているか否かを判
定し、その判定結果を出力データ104 としてフリップフ
ロップ５に出力する。フリップフロップ５は正規化判定
回路４からの出力データ104を格納し、格納した判定結
果を出力データ105 として選択回路６に出力する。
オペランドの仮数部100 が正規化されているか否かを判
定し、その判定結果を出力データ104 としてフリップフ
ロップ５に出力する。フリップフロップ５は正規化判定
回路４からの出力データ104を格納し、格納した判定結
果を出力データ105 として選択回路６に出力する。
【０００９】選択回路６はフリップフロップ５からの出
力データ105 に応じて、オペランド入力レジスタ１から
の出力データ101 と事前正規化結果レジスタ３からの出
力データ103 とのうち一方を選択し、その選択した仮数
部を出力データ106 として図示せぬ演算処理部に送出す
る。
力データ105 に応じて、オペランド入力レジスタ１から
の出力データ101 と事前正規化結果レジスタ３からの出
力データ103 とのうち一方を選択し、その選択した仮数
部を出力データ106 として図示せぬ演算処理部に送出す
る。
【００１０】この図１を用いて本発明の一実施例の動作
について説明する。正規化判定回路４は入力オペランド
の仮数部100 が正規化されていれば、出力データ104 と
して“１”をフリップフロップ５に出力する。また、正
規化判定回路４は入力オペランドの仮数部100 が正規化
されいなければ、出力データ104 として“０”をフリッ
プフロップ５に出力する。
について説明する。正規化判定回路４は入力オペランド
の仮数部100 が正規化されていれば、出力データ104 と
して“１”をフリップフロップ５に出力する。また、正
規化判定回路４は入力オペランドの仮数部100 が正規化
されいなければ、出力データ104 として“０”をフリッ
プフロップ５に出力する。
【００１１】選択回路６はフリップフロップ５からの出
力データ105 が“０”であれば、事前正規化結果レジス
タ３からの出力データ103 を出力データ106 として演算
処理部に送出する。すなわち、入力オペランドの仮数部
100 が正規化されいないと正規化判定回路４で判定され
ると、選択回路６は事前正規化シフタ２で正規化された
データを演算処理部に送出する。
力データ105 が“０”であれば、事前正規化結果レジス
タ３からの出力データ103 を出力データ106 として演算
処理部に送出する。すなわち、入力オペランドの仮数部
100 が正規化されいないと正規化判定回路４で判定され
ると、選択回路６は事前正規化シフタ２で正規化された
データを演算処理部に送出する。
【００１２】また、選択回路６はフリップフロップ５か
らの出力データ105が“１”であれば、オペランド入力
レジスタ１からの出力データ101 を出力データ106 とし
て演算処理部に送出する。すなわち、入力オペランドの
仮数部100 が正規化されていると正規化判定回路４で判
定されると、選択回路６は事前正規化シフタ２で正規化
される前のデータを演算処理部に送出する。
らの出力データ105が“１”であれば、オペランド入力
レジスタ１からの出力データ101 を出力データ106 とし
て演算処理部に送出する。すなわち、入力オペランドの
仮数部100 が正規化されていると正規化判定回路４で判
定されると、選択回路６は事前正規化シフタ２で正規化
される前のデータを演算処理部に送出する。
【００１３】たとえば、入力オペランドの仮数部100 が
正規化されていないデータであるとき、１クロックサイ
クル目に入力オペランドの仮数部100 がオペランド入力
レジスタ１に入力され、正規化判定回路４で検出された
“０”がフリップフロップ５に格納される。
正規化されていないデータであるとき、１クロックサイ
クル目に入力オペランドの仮数部100 がオペランド入力
レジスタ１に入力され、正規化判定回路４で検出された
“０”がフリップフロップ５に格納される。
【００１４】２クロックサイクル目ではオペランド入力
レジスタ１に格納された仮数部が事前正規化シフタ２で
正規化処理されて事前正規化結果レジスタ３に格納され
る。
レジスタ１に格納された仮数部が事前正規化シフタ２で
正規化処理されて事前正規化結果レジスタ３に格納され
る。
【００１５】３クロックサイクル目ではフリップフロッ
プ５から出力された“０”によって、選択回路６は事前
正規化結果レジスタ３からの出力データ103を出力デー
タ106 として演算処理部に送出する。
プ５から出力された“０”によって、選択回路６は事前
正規化結果レジスタ３からの出力データ103を出力デー
タ106 として演算処理部に送出する。
【００１６】一方、入力オペランドの仮数部100 が正規
化されたデータであるとき、１クロックサイクル目に入
力オペランドの仮数部100 がオペランド入力レジスタ１
に入力され、正規化判定回路４で検出された“１”がフ
リップフロップ５に格納される。
化されたデータであるとき、１クロックサイクル目に入
力オペランドの仮数部100 がオペランド入力レジスタ１
に入力され、正規化判定回路４で検出された“１”がフ
リップフロップ５に格納される。
【００１７】２クロックサイクル目ではフリップフロッ
プ５から出力された“１”によって、選択回路６はオペ
ランド入力レジスタ１からの出力データ103を出力デー
タ106 として演算処理部に送出する。
プ５から出力された“１”によって、選択回路６はオペ
ランド入力レジスタ１からの出力データ103を出力デー
タ106 として演算処理部に送出する。
【００１８】このように、入力オペランドの仮数部100
が正規化されているか否かを正規化判定回路４で判定
し、その判定結果にしたがって選択回路６で事前正規化
シフタ２で正規化される前のデータと正規化されたデー
タとのうち一方を選択して演算処理部に送出するように
することによって、入力オペランドの仮数部100 が正規
化状態にあるときに事前正規化処理のステップを省略す
ることができる。よって、演算の処理性能を向上させる
ことができる
が正規化されているか否かを正規化判定回路４で判定
し、その判定結果にしたがって選択回路６で事前正規化
シフタ２で正規化される前のデータと正規化されたデー
タとのうち一方を選択して演算処理部に送出するように
することによって、入力オペランドの仮数部100 が正規
化状態にあるときに事前正規化処理のステップを省略す
ることができる。よって、演算の処理性能を向上させる
ことができる
【００１９】
【発明の効果】以上説明したように本発明によれば、事
前正規化シフタに入力されるオペランドの仮数部が正規
化されているか否かの判定結果に応じて、事前正規化シ
フタへの入力データと事前正規化シフタの出力データと
のうち一方を選択するようにすることによって、演算の
処理性能を向上させることができるという効果がある。
前正規化シフタに入力されるオペランドの仮数部が正規
化されているか否かの判定結果に応じて、事前正規化シ
フタへの入力データと事前正規化シフタの出力データと
のうち一方を選択するようにすることによって、演算の
処理性能を向上させることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ オペランド入力レジスタ ２ 事前正規化シフタ ３ 事前正規化結果レジスタ ４ 正規化判定回路 ６ 選択回路
Claims (1)
- 【請求項１】 オペランドの仮数部に対して演算実行前
に正規化処理を行う事前正規化シフタを有する事前正規
化回路であって、 前記事前正規化シフタに入力されるオペランドの仮数部
が正規化されているか否かを判定する判定手段と、 前記判定手段の判定結果に応じて前記事前正規化シフタ
で正規化される前のデータと前記事前正規化シフタで正
規化されたデータとのうち一方を選択した後、そのデー
タを演算を実行する演算処理部へ送出する選択手段とを
有することを特徴とする事前正規化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03122462A JP3110072B2 (ja) | 1991-04-25 | 1991-04-25 | 事前正規化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03122462A JP3110072B2 (ja) | 1991-04-25 | 1991-04-25 | 事前正規化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326119A JPH04326119A (ja) | 1992-11-16 |
| JP3110072B2 true JP3110072B2 (ja) | 2000-11-20 |
Family
ID=14836458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03122462A Expired - Fee Related JP3110072B2 (ja) | 1991-04-25 | 1991-04-25 | 事前正規化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110072B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132237A (ja) * | 1983-12-21 | 1985-07-15 | Hitachi Ltd | 浮動小数点演算装置 |
| JP2748537B2 (ja) * | 1989-04-26 | 1998-05-06 | 日本電気株式会社 | 非正規化データ処理装置 |
-
1991
- 1991-04-25 JP JP03122462A patent/JP3110072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326119A (ja) | 1992-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980901 |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
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