JP3213982B2

JP3213982B2 - 除算回路

Info

Publication number: JP3213982B2
Application number: JP24700091A
Authority: JP
Inventors: 常雄塚越
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-08-31
Filing date: 1991-08-31
Publication date: 2001-10-02
Anticipated expiration: 2016-10-02
Also published as: JPH0561649A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファジィ推論の非ファ
ジィ化演算で行われる重心値算出の際の除算をデジタル
に実行する除算回路に関するものである。

【０００２】

【従来の技術】デジタル演算において、整数型の数値同
士の除算を行う場合、除数を被除数から繰り返し減算す
る、いわゆる、減算シフト型除算（文献１：「コンピュ
ータの高速演算方式」、堀越弥著、Ｐ２１５、近代科学
社）を行う場合がある。

【０００３】これは、被除数の最上位ビット（ＭＳＢ）
と除数の最下位ビット（ＬＳＢ）の桁を合わせて１回目
の除算を行う。減算可能なら、減算結果を部分剰余と
し、減算不可能なら、減算前の被除数を部分剰余とす
る。

【０００４】次に、除数を下位ビット側に１ビットずら
して、同様なことを行う。以下同様に、除数ビット分減
算シフトを行うと整数の除算結果が得られる。

【０００５】さらに減算シフトを続ければ、小数点以下
の演算結果を求めることができる。部分剰余は、各減算
シフトを行ったところまでの余りを表している。正確な
余りの求め方は、特公平３−３７２１２号（文献２）に
詳しく述べられている。

【０００６】さて、ファジィ推論においては、推論の最
後に非ファジィ化演算を行い、ファジィ量を普通の（ク
リスプな）量に変換するが、その手法として、ファジィ
量の重心値を求めるのが一般的である。この場合、重心
値Ｇは次式で求められる。

【０００７】Ｇ＝（ΣＡｉ×Ｄｉ）／ΣＤｉ（１）

【０００８】ただし、Ａｉはメンバーシップ関数の台集
合（広がりを示す）の各要素、また、Ｄｉは、台集合の
各要素のグレードを示す。重心値Ｇは、分子分母の積和
演算の結果を除算して求める。一般的には、台集合の分
割数は１６〜２５６程度の値をとり、要素やグレードは
４〜８ビット程度で表現している。

【０００９】文献１によれば、減算シフト型除算を汎用
的に行うためには、被除数の２倍の桁数をもつ被除数レ
ジスタ、除数レジスタ、減算器が必要である。（１）式
に従って、除算を行う場合、例えば、要素を８ビットで
表し（即ち分割数が２５６）、グレードも８ビットで表
現する場合、分母分子についてそれぞれ積和演算を行う
と、分子は２４ビット、分母は１６ビットで表現され
る。

【００１０】従来型の除算器で演算する場合は、大きい
方の２４ビットを扱える必要があるので、結局、被除数
（分子）用のレジスタ、除数レジスタ（分母用）及び減
算器ともに４８桁必要になる。最終的には、除算シフト
を２４回繰り返して整数型の商を得る。

【００１１】

【発明が解決しようとする課題】一方、ファジィ推論の
重心算出における除算は、次のような特徴を持つため、
従来型の除算器では、その構成において、多くの無駄な
演算を含んでいることになる。即ち、

【００１２】被除数が２４ビットであっても、除数は
１６ビットしかないので、除算過程の中で減算シフトを
行う場合、少なくとも最初の１６段分は除算不可能にな
ることが明白であるので、この１６段分の減算シフトは
無駄な演算である。

【００１３】被除数が２４ビットの場合、従来法で
は、商フィールド用（２４ビット）も含めて４８ビット
のレジスタを用意している（被除数のＭＳＢと除数のＬ
ＳＢの桁を合わせて除算するので倍のサイズが必要）
が、商は８ビット以下であり、少なくとも商フィールド
用の上位１６ビットは０とわかっているので結果的に無
駄になってしまう。レジスタだけではなく、減算器も商
フィールドの１６ビット分は結果的にはなくても良い。

【００１４】本発明の目的は、このような無駄な演算を
省き、最低限の構成で、同等の演算結果を得ることがで
きる除算回路を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明による除算回路においては、被除数を入力
し、除算演算の間、部分剰余を保持する被除数レジスタ
と、除数を入力し、除算演算の間、除数を保持する除数
レジスタと、前記被除数レジスタの値と前記除数レジス
タの値との減算を実行する減算回路と、減算可否を判別
する減算判別回路と、減算可能なら減算結果、減算不可
能なら減算前の被除数を次の減算用の部分剰余として被
除数レジスタに送る減算選択回路と、減算判別信号を順
次保持する商レジスタと、演算処理を制御するタイミン
グ制御回路とを備えた減算シフト型の除算回路であっ
て、被除数レジスタは、最上位ビットが減算判別回路に
接続されており、除数が被除数より大きいときに１を出
力する減算回路のオーバーフローの出力もまた減算判別
回路に接続されており、減算判別回路が被除数の最上位
ビットまたはオーバーフローのどちらかが１ならば減算
可能と判断するものである。

【００１６】また、被除数を入力し、除算演算の間、部
分剰余を保持する被除数レジスタと、除数を入力し、除
算演算の間、除数を保持する除数レジスタと、前記被除
数レジスタの値と前記除数レジスタの値との減算を実行
する減算回路と、減算可否を判別する減算判別回路と、
減算可能なら減算結果、減算不可能なら減算前の被除数
を次の減算用の部分剰余として被除数レジスタに送る減
算選択回路と、減算判別信号を順次保持する商レジスタ
と、演算処理を制御するタイミング制御回路とを備えた
減算シフト型の除算回路であって、減算回路の桁数が除
数の桁数に等しく、被除数レジスタは、最上位ビットが
減算判別回路に接続され、被除数の最上位から除数ビッ
ト分レジスタに保持され、被除数の下位ビットが被除数
と除数の桁数の差の数分だけシフトレジスタで構成され
ており、被除数の上位ビットのレジスタの出力は、最上
位ビットを除いて減算器に接続されており、シフトレジ
スタのシリアル出力は、減算器の最下位ビットに接続さ
れており、減算を行う度に、シフトレジスタ内の上位ビ
ットから１ビットずつ出力するものである。

【００１７】

【作用】前述で明らかにした無駄なレジスタや演算を、
先ずは、削除する。次に、残りの構成で更に最適化を行
う。被除数がａビット、除数がｂビット、商の整数部の
みでｃビットとすれば、ａ−ｂ＝ｃなる関係がある。

【００１８】そこで、まずは文献２で開示されているよ
うに、減算器の商フィールドを全部削除し、新たに、商
レジスタを必要なビット数分（ｃビット分）付加する。
これによって、減算器のサイズは被除数のビット数分
（ａビット分）だけ用意すれば良い。

【００１９】本発明では更に、次の点に改良を加えてい
る。即ち、減算するのは除数の方であり、最低限除数の
桁数分（ｂビット分）の減算器で減算可能なような構成
とした。これにより、被除数と除数の桁数の差の分（即
ちｃビット分）の減算器を削除できる。この詳細を次に
示す。

【００２０】シフト減算を被除数の最上位ビットを除
く上位ビットから行い、減算可否を判別する際の、減算
器のオーバーフローの処理を次のようにすることで、被
除数の最上位ビットの減算を行わないで済むようにし
た。即ち、被除数の最上位ビットがもし１ならば、除数
が最大値をとったとしても、必ず減算可能である。そこ
で、最上位ビットは減算器に接続せずに、直接、減算判
別回路に接続する。

【００２１】また、被除数の最上位ビットが０の場合
は、減算器のオーバーフロー出力による判定を行う必要
があるので、減算器のオーバーフロー出力も減算判別回
路に接続する。

【００２２】従って、最上位ビットまたは減算器のオー
バーフロー出力のどちらかが１の場合は、減算可能とな
り、減算選択回路は、減算結果を次の演算の部分剰余に
する。両方とも０の場合は、減算不可能となり、減算前
の被除数を次の演算の部分剰余にする。このように、最
上位ビットの減算を省くことで減算器を１ビット分縮小
することができる。

【００２３】被除数の最上位ビットを除く上位ビット
から除数ビット分の減算を行う。この際、被除数は最上
位ビットから除数ビット分（ｂビット分）は、普通のレ
ジスタとし、下位ｃビット分は、シフトレジスタに保持
しておく。最初の減算のときには、すでに、シフトレジ
スタから上位ビットが出力されている。

【００２４】減算後のシフト方法として、被除数の最上
位ビットを除くｂ−１ビット分を部分剰余の最上位ビッ
トに接続（即ち１ビット上位ビット側にワイヤ接続によ
ってシフト）し、部分剰余の最下位ビットにはシフトレ
ジスタの次のビットを入力する。これによって、減算は
常にｂビット分でよく、結局シフトレジスタから２回目
以降に減算シフトによって供給されるｃ−１ビット分だ
け減算の数を減らすことができる。

【００２５】及びの方法を用いることによって、結
局、全体でｃビット分の減算器を削除できることにな
り、除算回路の構成を縮小することができる。

【００２６】

【実施例】以下に本発明の一実施例を図１に示す。これ
は、２４ビットの被除数を１６ビットの除数で除算し８
ビットの商を得る除算回路である。回路は、汎用デジタ
ルＩＣの組み合わせで実現している。

【００２７】入力選択回路１は、除算器に被除数データ
をロードするためのものである。ロード信号が１のと
き、入力値を選択し、０のとき部分剰余を選択する。初
期ロード時に入力値を選択し、除算途中は常に部分剰余
を選択する。

【００２８】被除数レジスタ２は、上位入力レジスタ３
（１６ビット）がＤ型フリップフロップで構成されてお
り、クロックにより次の部分剰余を保持し、また、リセ
ットの入力で、保持したデータを零リセットする。

【００２９】被除数レジスタ２の下位入力レジスタ４
は、請求項２記載のものであるが、パラレルをシリアル
に変換するＰ／Ｓシフトレジスタ５で構成され、Ｐ／Ｓ
シフトレジスタ５の出力は、加算器６の最下位ビット
と、次の被除数の最下位ビットとして入力選択回路１の
両方に接続されている。

【００３０】本除算器の減算は、一般的に２の補数（否
定して１加える）を加算することで行っている。従っ
て、除数の入力レジスタは、否定をとるためのインバー
ティングバッファ（１６ビット）であり、減算部の中
は、加算器６で構成される。＋１を行うために加算器の
キャリー入力に１を加える。また、減算のオーバーフロ
ーの検知には加算器のキャリー出力を用いる。

【００３１】減算シフト演算のなかで、シフト演算その
ものは、被除数レジスタ２の出力の最上位ビットを除く
下位ビットを加算器６に接続し、加算器６の最下位ビッ
トには、先に述べたようにＰ／Ｓシフトレジスタ５から
１ビット補うことによって行っている。

【００３２】請求項１記載の除算判別回路７は、論理和
回路によって実現される。被除数レジスタの最上位ビッ
トと、加算器のキャリー出力とを、それぞれこの論理和
回路に入力している。除算判別回路７の出力は、１つ
は、減算選択回路８であるトライステートバッファのア
ウトプットイネーブル（ＯＥ）に、もう１つは商レジス
タ９であるＳ／Ｐシフトレジスタ１０へ接続される。

【００３３】減算選択回路８は、減算判別回路７が減算
可能であるという１を出力すると、減算結果を次の部分
剰余とする。そのために、減算結果を接続しているバッ
ファの逆論理のアウトプットイネーブルが動作するよう
に減算判別出力を一旦否定回路で受けてからアウトプッ
トイネーブル（ＯＥ）に接続している。

【００３４】また、減算判別回路７が減算不能であると
いう０を出力すると、減算前の部分剰余を次の部分剰余
とする。この場合減算前のデータを保持しているバッフ
ァが出力動作する。

【００３５】商レジスタ９は、シリアルをパラレルに変
換するＳ／Ｐシフトレジスタ１０で減算シフトと同期し
て減算判別回路７の出力を保持していく。最初に保持し
たものが商の最上位ビット、最後が最下位ビットであ
る。減算シフトは、８段行われ、８ビットの商が得られ
る。

【００３６】図２は、本除算回路を動作させるタイミン
グ発生回路の出力を示すものである。図２を用いて、図
１の動作を説明する。

【００３７】先ず、リセット信号が送られ、被除数
レジスタ２の上位ビット用のＤ型フリップフロップ回路
と、商レジスタ９のシフトレジスタを零クリアする。次
に入力データ用のロード信号が１になり、入力値選択
回路１は、入力した被除数の上位ビットを選択回路に送
る。

【００３８】この状態では、上位入力レジスタ３の出力
は零を示し、一方、除数レジスタ１１の出力は、始めか
ら同じ値（除数の否定）が出力されているので、演算開
始直前は、加算器６のキャリー出力が１になり、減算判
別回路７が減算不可を示す。

【００３９】それで、減算選択回路８は、減算結果でな
い方の値（今の場合入力ロードが１の間なので入力値）
が被除数レジスタ２の上位入力レジスタ３に送られてい
る。一方、下位入力レジスタ４であるＰ／Ｓシフトレジ
スタ５は、ロード信号（Ｌ）が０のとき、クロック入力
にかかわらずデータが保持される。ロードした時点で最
初のビット（即ち下位入力レジスタに入力したうちの最
大ビット）が出力されている。

【００４０】この状態で、初めのクロックが挿入され
る。上位入力レジスタ３は、入力値を保持し、１段目の
減算用データが出揃う。Ｐ／Ｓシフトレジスタ５は、す
でに最初のビットを出力しているので、初回のみクロッ
クを与えない。

【００４１】加算器６からは、加算結果とキャリー出力
が出力される。減算判別回路７がキャリー出力と被除数
レジスタの最上位ビットによって減算の可否を判別し、
これによって減算選択回路が次の部分剰余を選択し、上
位入力レジスタ３に送り込む（しかし次のクロックが
挿入されるまで上位入力レジスタ３のデータは変更しな
い）。クロックの反転クロックで減算判別回路７の
出力を商レジスタ９であるＳ／Ｐシフトレジスタ１０が
ラッチする。これが商の最上位ビットである。

【００４２】次に、第２のクロックが挿入される。上
位入力レジスタ３は、クロックに同期して次の部分剰余
をラッチする。一方、Ｐ／Ｓシフトレジスタ４は、次の
段からクロックに同期して、１ビット出力される。加
算及び減算判別を行って商の次のビットを得る。

【００４３】以後、第３から第８のクロックを順に送
り、同様な演算を行い、８ビットの商が商レジスタ９に
蓄積される。最後に、出力のクロックを受けて、商レ
ジスタから出力レジスタ１２にパラレルデータとして転
送される。

【００４４】図３に除算の一例を示す。被除数の上位１
６ビットは、Ｄ型フリップフロップに、下位８ビット
は、シフトレジスタに保持される。シフトレジスタに保
持された下位ビットは、減算シフトの段数毎に１ビット
ずつ出力している。

【００４５】初段は、被除数最上位ビットが１なので減
算可能である。第２段は、部分剰余の最上位ビットも加
算のキャリー出力も両方０なので減算不可であり、前の
部分剰余を次の部分剰余となる。

【００４６】以下、同様の演算を行い、各段毎に減算判
別出力を保持し、８段の減算シフトの後、８個の減算判
別出力を保持したものが商となっている、初段で得られ
たものが最上位ビット、８段目で得られたものが最下位
ビットである。

【００４７】以上、本発明の一例として、２４ビットの
被除数を１６ビットの除数で割り、８ビットの商を得る
場合を示した。データサイズは、この例に限定されるも
のではなく、除数のビット数が被除数のビット数よりも
小さい場合には、除数のビット数に応じた効果が得られ
る。

【００４８】

【発明の効果】以上のように本発明の除算回路によれ
ば、先の述べたファジィの重心演算における除算のよう
に、被除数及び除数及び商のデータサイズが限定されて
いる場合には、構成をコンパクト化するには有効であ
る。

【００４９】また、従来方法では、被除数の２倍のデー
タサイズのレジスタ及び演算器を用意していたのに対し
て、本発明によれば、除数ビット数分の減算器で除算で
きる。実施例で述べた、被除数２４ビット、除数１６ビ
ットの除算の場合、従来は４８ビットの減算器を用意し
ていたのに対して、本発明では除数ビット分、即ち、１
６ビットの減算器で済む。

【００５０】これにともない、入出力のレジスタも、従
来の被除数の倍のレジスタ数から大幅に減少させること
ができ、除数、被除数それぞれのビット数分のレジスタ
で済む。

【００５１】また、動作クロックも従来方法では、２４
段の減算シフトが必要だったため、２４クロック必要だ
ったのに対し、本発明の減算シフト部では、商のビット
数分のクロック（上の実施例では８ビットの商を得るた
めに８クロック分）で済み、高速に除算を行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の除算回路の一実施例を示す図である。

【図２】本発明の除算回路を動作させるタイミング発生
回路の出力を示した図である。

【図３】本発明の除算回路の動作説明図である。

【符号の説明】

１入力選択回路２被除数レジスタ３上位入力レジスタ４下位入力レジスタ５Ｐ／Ｓシフトレジスタ６加算器７減算判別回路８減算選択回路９商レジスタ１０Ｓ／Ｐシフトレジスタ１１除数レジスタ１２出力レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】被除数を入力し、除算演算の間、部分剰
余を保持する被除数レジスタと、除数を入力し、除算演
算の間、除数を保持する除数レジスタと、前記被除数レ
ジスタの値と前記除数レジスタの値との減算を実行する
減算回路と、減算可否を判別する減算判別回路と、減算
可能なら減算結果、減算不可能なら減算前の被除数を次
の減算用の部分剰余として被除数レジスタに送る減算選
択回路と、減算判別信号を順次保持する商レジスタと、
演算処理を制御するタイミング制御回路とを備えた減算
シフト型の除算回路であって、被除数レジスタは、最上位ビットが減算判別回路に接続
されており、除数が被除数より大きいときに１を出力す
る減算回路のオーバーフローの出力もまた減算判別回路
に接続されており、減算判別回路が被除数の最上位ビッ
トまたはオーバーフローのどちらかが１ならば減算可能
と判断するものであることを特徴とする除算回路。
【請求項２】被除数を入力し、除算演算の間、部分剰
余を保持する被除数レジスタと、除数を入力し、除算演
算の間、除数を保持する除数レジスタと、前記被除数レ
ジスタの値と前記除数レジスタの値との減算を実行する
減算回路と、減算可否を判別する減算判別回路と、減算
可能なら減算結果、減算不可能なら減算前の被除数を次
の減算用の部分剰余として被除数レジスタに送る減算選
択回路と、減算判別信号を順次保持する商レジスタと、
演算処理を制御するタイミング制御回路とを備えた減算
シフト型の除算回路であって、減算回路の桁数が除数の桁数に等しく、被除数レジスタは、最上位ビットが減算判別回路に接続
され、被除数の最上位から除数ビット分レジスタに保持
され、被除数の下位ビットが被除数と除数の桁数の差の
数分だけシフトレジスタで構成されており、被除数の上位ビットのレジスタの出力は、最上位ビット
を除いて減算器に接続されており、シフトレジスタのシ
リアル出力は、減算器の最下位ビットに接続されてお
り、減算を行う度に、シフトレジスタ内の上位ビットか
ら１ビットずつ出力するものであることを特徴とする除
算回路。