JPH05233218A - 三則演算回路 - Google Patents
三則演算回路Info
- Publication number
- JPH05233218A JPH05233218A JP4030612A JP3061292A JPH05233218A JP H05233218 A JPH05233218 A JP H05233218A JP 4030612 A JP4030612 A JP 4030612A JP 3061292 A JP3061292 A JP 3061292A JP H05233218 A JPH05233218 A JP H05233218A
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- JP
- Japan
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- circuit
- complement
- divisor
- selector
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Abstract
(57)【要約】
【目的】 加減除演算回路を行う非同期回路において、
トランジスタゲート数の削減を行うことを目的とする。 【構成】 除数の補数を出力数補数変換器と、これから
出力される補数と被除数とが入力される加算回路を有
し、引き放し法を用いて除算を行う除算回路（三則演算
部３，除算出力制御回路４）において、除数および除数
の補数を入力とし、外部信号によってこれらのうちの一
方を加算回路の第１の入力に選択的に出力する第１のセ
レクタと、外部信号によって加算回路の出力を直接出力
可能とする第２のセレクタ５を設けたものである。 【効果】 小規模回路構成で実現でき、しかも、演算処
理を高速化できる。
トランジスタゲート数の削減を行うことを目的とする。 【構成】 除数の補数を出力数補数変換器と、これから
出力される補数と被除数とが入力される加算回路を有
し、引き放し法を用いて除算を行う除算回路（三則演算
部３，除算出力制御回路４）において、除数および除数
の補数を入力とし、外部信号によってこれらのうちの一
方を加算回路の第１の入力に選択的に出力する第１のセ
レクタと、外部信号によって加算回路の出力を直接出力
可能とする第２のセレクタ５を設けたものである。 【効果】 小規模回路構成で実現でき、しかも、演算処
理を高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は、除算演算の方法である
引き放し法に基づき回路構成を行った上、加減算の演算
出力も可能にした加算，減算，除算の三則演算回路に関
するものである。
引き放し法に基づき回路構成を行った上、加減算の演算
出力も可能にした加算，減算，除算の三則演算回路に関
するものである。
【０００２】
【従来の技術】図４は三則演算回路の従来例を示すもの
である。図４において、１２は加算回路、１３は減算回
路、１４は除算回路、１５はセレクタ回路である。図４
において、Ａ（３：０）およびＢ（３：０）より値を入
力し、加減除それぞれの回路１２，１３，１４で計算を
行い、出力結果の選択をセレクタ回路１５で行う。
である。図４において、１２は加算回路、１３は減算回
路、１４は除算回路、１５はセレクタ回路である。図４
において、Ａ（３：０）およびＢ（３：０）より値を入
力し、加減除それぞれの回路１２，１３，１４で計算を
行い、出力結果の選択をセレクタ回路１５で行う。
【０００３】次に、動作について説明する。図４におい
て、Ａ（３：０）は、各演算を行う被加，減，除数を表
わし、Ｂ（３：０）は加，減，除数を表わす。Ａ（３：
０），Ｂ（３：０）のおのおのは、最上位ビットを補数
ビットとし、最大７10（１０進数）〜最小０までとし、
加算回路１２，減算回路１３，除算回路１４にそれぞれ
入力し、それぞれの出力をセレクタ回路１５に入力す
る。Ｓ１，Ｓ０の入力信号に対し、図４上の真理値表に
従って、Ｓ１＝（０），Ｓ０＝（０）のときの加算演算
結果、Ｓ１＝（０），Ｓ０＝（１）のときの減算演算結
果、Ｓ１＝（１），Ｓ０＝（１）のときの除算演算出力
をそれぞれ選択してＱ（３：０）に出力する。なお、Ｓ
１＝（１），Ｓ０＝（１）の選択を行う場合にかぎりＲ
（２：０）を余数出力として扱うこととする。
て、Ａ（３：０）は、各演算を行う被加，減，除数を表
わし、Ｂ（３：０）は加，減，除数を表わす。Ａ（３：
０），Ｂ（３：０）のおのおのは、最上位ビットを補数
ビットとし、最大７10（１０進数）〜最小０までとし、
加算回路１２，減算回路１３，除算回路１４にそれぞれ
入力し、それぞれの出力をセレクタ回路１５に入力す
る。Ｓ１，Ｓ０の入力信号に対し、図４上の真理値表に
従って、Ｓ１＝（０），Ｓ０＝（０）のときの加算演算
結果、Ｓ１＝（０），Ｓ０＝（１）のときの減算演算結
果、Ｓ１＝（１），Ｓ０＝（１）のときの除算演算出力
をそれぞれ選択してＱ（３：０）に出力する。なお、Ｓ
１＝（１），Ｓ０＝（１）の選択を行う場合にかぎりＲ
（２：０）を余数出力として扱うこととする。
【０００４】
【発明が解決しようとする課題】従来の三則演算回路は
以上のように構成されているので、各演算処理を行う回
路を１つずつ設けた構成をとらねばならず、回路規模が
大きくなるという問題点があった。
以上のように構成されているので、各演算処理を行う回
路を１つずつ設けた構成をとらねばならず、回路規模が
大きくなるという問題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、回路の構成を１つにできるとと
もに、回路規模を最小限におさえることを目的とする。
ためになされたもので、回路の構成を１つにできるとと
もに、回路規模を最小限におさえることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る三則演算回
路は、除数の補数を出力する補数変換器と、この補数変
換器から出力される補数と被除数とがそれぞれ第１およ
び第２の入力に入力される加算器とを有し、この被除数
と除数の補数の加算によって得られる和が正である場合
に商に１を立て、負である場合に商に０を立てる除算を
行う除算回路において、除数および除数の補数を入力と
し、外部信号によってこれらのうちの一方を加算器の第
１の入力に選択的に出力する第１のセレクタと、外部信
号によって加算器の出力を直接出力可能とする第２のセ
レクタを設けたものである。
路は、除数の補数を出力する補数変換器と、この補数変
換器から出力される補数と被除数とがそれぞれ第１およ
び第２の入力に入力される加算器とを有し、この被除数
と除数の補数の加算によって得られる和が正である場合
に商に１を立て、負である場合に商に０を立てる除算を
行う除算回路において、除数および除数の補数を入力と
し、外部信号によってこれらのうちの一方を加算器の第
１の入力に選択的に出力する第１のセレクタと、外部信
号によって加算器の出力を直接出力可能とする第２のセ
レクタを設けたものである。
【０００７】
【作用】本発明においては、第２のセレクタにより減算
結果が出力されるほか、第１のセレクタにより加算器の
第１の入力に除数を直接供給することにより加算結果が
得られる。
結果が出力されるほか、第１のセレクタにより加算器の
第１の入力に除数を直接供給することにより加算結果が
得られる。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１において、１はデコーダ回路で、除算を選択し
た場合の除数の値により出力経過が異なるので、それぞ
れの出力を選択するためのものである。その詳細を図２
に示す。２は除算選択における除数を桁上げする除数シ
フト回路で、桁上げが行われた分の下位ビットには
（０）が入力される。３は三則演算部、４は除算選択に
よる演算結果の除算出力制御回路で、出力結果の桁下げ
がデコーダ回路１によって、場合により２ビット、１ビ
ットまたはシフトなしで出力され、上位ビットに（０）
が入力される。５は出力制御を行った除算結果と、出力
制御を行う必要のない加算，減算等の演算結果のうちの
一方を選択するための第２のセレクタとしてのセレクタ
回路。Ａ３〜Ａ０は被加算数，被減算数，被除数のいず
れかの入力、Ｂ３〜Ｂ０は加算数，減数，除数のいずれ
かの入力を表し、Ｑ３〜Ｑ０は演算の和，差，商のいず
れかの出力、Ｒ２〜Ｒ０は除算を選択した場合の余数と
する。
る。図１において、１はデコーダ回路で、除算を選択し
た場合の除数の値により出力経過が異なるので、それぞ
れの出力を選択するためのものである。その詳細を図２
に示す。２は除算選択における除数を桁上げする除数シ
フト回路で、桁上げが行われた分の下位ビットには
（０）が入力される。３は三則演算部、４は除算選択に
よる演算結果の除算出力制御回路で、出力結果の桁下げ
がデコーダ回路１によって、場合により２ビット、１ビ
ットまたはシフトなしで出力され、上位ビットに（０）
が入力される。５は出力制御を行った除算結果と、出力
制御を行う必要のない加算，減算等の演算結果のうちの
一方を選択するための第２のセレクタとしてのセレクタ
回路。Ａ３〜Ａ０は被加算数，被減算数，被除数のいず
れかの入力、Ｂ３〜Ｂ０は加算数，減数，除数のいずれ
かの入力を表し、Ｑ３〜Ｑ０は演算の和，差，商のいず
れかの出力、Ｒ２〜Ｒ０は除算を選択した場合の余数と
する。
【０００９】次に、図１に示す三則演算部３の回路構成
の詳細を図３について説明する。図３において、６は４
ビット＋４ビットの加算回路、７ａ，７ｂは３ビット＋
３ビットの加算回路、８ａ〜８ｂは２ビット＋２ビット
の加算回路、９ａ〜９ｅは第１のセレクタとしてのセレ
クタ回路、１０はインバータ回路、１１はＢ３〜Ｂ０の
入力信号を２の補数に変換する補数変換器である。な
お、実施例の説明を簡単にするため、図１の入力条件を
正の数のみ、すなわち、Ａ３＝０，Ｂ３＝０に固定した
回路構成をとった。
の詳細を図３について説明する。図３において、６は４
ビット＋４ビットの加算回路、７ａ，７ｂは３ビット＋
３ビットの加算回路、８ａ〜８ｂは２ビット＋２ビット
の加算回路、９ａ〜９ｅは第１のセレクタとしてのセレ
クタ回路、１０はインバータ回路、１１はＢ３〜Ｂ０の
入力信号を２の補数に変換する補数変換器である。な
お、実施例の説明を簡単にするため、図１の入力条件を
正の数のみ、すなわち、Ａ３＝０，Ｂ３＝０に固定した
回路構成をとった。
【００１０】次に、動作について説明する。 （除算を選択した場合）図１において、Ｓ１＝１，Ｓ０
＝１と入力した場合、Ａ３〜Ａ０入力端子がＡ３を符号
ビット最上位とした被除数、Ｂ３〜Ｂ０の入力端子がＢ
３を符号ビット最上位とした除数となり、デコーダ回路
１によりＢ２＝１のときはＡ、Ｂ２＝０で、かつＢ１＝
１のときはＢ、Ｂ２＝Ｂ１＝０で、かつＢ０＝１のとき
はＣと出力される。次に、除数シフト回路２でＡが選ば
れるとき、すなわち、Ｂ２〜Ｂ０が１ＸＸ（Ｘは０，１
どちらでもよいを意味する）の場合、除数シフト回路２
の出力ＢＯ２〜ＢＯ０にＢ２〜Ｂ０入力がそのまま出力
される。次に、除数シフト回路２でＢが選ばれるとき、
すなわち、Ｂ２〜Ｂ０が０１Ｘの場合、除数シフト回路
２の出力ＢＯ２〜ＢＯ０に対して１ビット桁上げを行
い、１Ｘ０として出力する。Ｃの場合、すなわち、００
１は２ビット桁上げを行い、１００として出力する。こ
のようにして三則演算部３に入力する。
＝１と入力した場合、Ａ３〜Ａ０入力端子がＡ３を符号
ビット最上位とした被除数、Ｂ３〜Ｂ０の入力端子がＢ
３を符号ビット最上位とした除数となり、デコーダ回路
１によりＢ２＝１のときはＡ、Ｂ２＝０で、かつＢ１＝
１のときはＢ、Ｂ２＝Ｂ１＝０で、かつＢ０＝１のとき
はＣと出力される。次に、除数シフト回路２でＡが選ば
れるとき、すなわち、Ｂ２〜Ｂ０が１ＸＸ（Ｘは０，１
どちらでもよいを意味する）の場合、除数シフト回路２
の出力ＢＯ２〜ＢＯ０にＢ２〜Ｂ０入力がそのまま出力
される。次に、除数シフト回路２でＢが選ばれるとき、
すなわち、Ｂ２〜Ｂ０が０１Ｘの場合、除数シフト回路
２の出力ＢＯ２〜ＢＯ０に対して１ビット桁上げを行
い、１Ｘ０として出力する。Ｃの場合、すなわち、００
１は２ビット桁上げを行い、１００として出力する。こ
のようにして三則演算部３に入力する。
【００１１】（加算を選択した場合）図１において、Ｓ
１＝０，Ｓ０＝０と入力した場合、デコーダ回路１でＣ
が選ばれ、Ｂ３〜Ｂ０入力はシフトせずそのまま三則演
算部３に入力される。この時図３において、Ｓ入力には
０が入力されているため（図１、Ｓ０＝（０））、セレ
クタ回路９ａにより加算回路６には、図１におけるＢ３
〜Ｂ０入力（図３、ｂ３〜ｂ０）が補数変換器１１によ
り２の補数変換されず正の数のまま入力され、加算回路
６の出力ＱＡ３〜ＱＡ０は加算演算結果、すなわち、和
として出力される。そして、図１において、セレクタ回
路５により三則演算部３の出力ＱＡ３〜ＱＡ０が選択さ
れ（Ｓ１＝（０））、Ｑ３〜Ｑ０に出力される。
１＝０，Ｓ０＝０と入力した場合、デコーダ回路１でＣ
が選ばれ、Ｂ３〜Ｂ０入力はシフトせずそのまま三則演
算部３に入力される。この時図３において、Ｓ入力には
０が入力されているため（図１、Ｓ０＝（０））、セレ
クタ回路９ａにより加算回路６には、図１におけるＢ３
〜Ｂ０入力（図３、ｂ３〜ｂ０）が補数変換器１１によ
り２の補数変換されず正の数のまま入力され、加算回路
６の出力ＱＡ３〜ＱＡ０は加算演算結果、すなわち、和
として出力される。そして、図１において、セレクタ回
路５により三則演算部３の出力ＱＡ３〜ＱＡ０が選択さ
れ（Ｓ１＝（０））、Ｑ３〜Ｑ０に出力される。
【００１２】（減算を選択した場合）図１において、Ｓ
１＝０，Ｓ０＝０と入力した場合、加算を選択した場合
同様Ｂ３〜Ｂ０入力はシフトせず、そのまま三則演算部
３のｂ３〜ｂ０に入力される。この時、図２においてＳ
入力には（１）が入力されているため（図１、Ｓ０＝
（１））、セレクタ回路９ａにより加算回路６にはｂ３
〜ｂ０入力の２の補数出力が入力され、加算回路６にお
いての出力ＱＡ３〜ＱＡ０は減算演算結果、すなわち差
を出力することになる。そして、図１において、加算を
選択した場合同様Ｑ３〜Ｑ０にそのまま出力される。
１＝０，Ｓ０＝０と入力した場合、加算を選択した場合
同様Ｂ３〜Ｂ０入力はシフトせず、そのまま三則演算部
３のｂ３〜ｂ０に入力される。この時、図２においてＳ
入力には（１）が入力されているため（図１、Ｓ０＝
（１））、セレクタ回路９ａにより加算回路６にはｂ３
〜ｂ０入力の２の補数出力が入力され、加算回路６にお
いての出力ＱＡ３〜ＱＡ０は減算演算結果、すなわち差
を出力することになる。そして、図１において、加算を
選択した場合同様Ｑ３〜Ｑ０にそのまま出力される。
【００１３】すなわち、本発明では一般に２進数の除算
に用いられる、被除数から除数を引き、得られた差（剰
余）が正ならば商に１を立て、負ならば０を立てる引き
離し法等の除算回路を上記のような新規な構成とするこ
とによって、加算および減算も可能な構成にでき、回路
規模を小さくすることが可能となっている。
に用いられる、被除数から除数を引き、得られた差（剰
余）が正ならば商に１を立て、負ならば０を立てる引き
離し法等の除算回路を上記のような新規な構成とするこ
とによって、加算および減算も可能な構成にでき、回路
規模を小さくすることが可能となっている。
【００１４】なお、上記実施例では、符号つき４ビット
演算について示したが、ビット数の拡張および縮小を行
うことは可能である。
演算について示したが、ビット数の拡張および縮小を行
うことは可能である。
【００１５】
【発明の効果】以上のように、本発明によれば、除数の
補数を出力する補数変換器と、この補数変換器から出力
される補数と被除数とがそれぞれ第１および第２の入力
に入力される加算器とを有し、この被除数と除数の補数
の加算によって得られる和が正である場合に商に１を立
て、負である場合に商に０を立てる除算を行う除算回路
において、除数および除数の補数を入力とし、外部信号
によってこれらのうちの一方を加算器の第１の入力に選
択的に出力する第１のセレクタと、外部信号によって加
算器の出力を直接出力可能とする第２のセレクタを設け
たので、従来加算，減算，除算を各機能ごとに回路を構
成していたものを１つの回路構成で実現でき、三則演算
回路の回路規模の縮小および高速演算が可能になるとい
う効果がある。
補数を出力する補数変換器と、この補数変換器から出力
される補数と被除数とがそれぞれ第１および第２の入力
に入力される加算器とを有し、この被除数と除数の補数
の加算によって得られる和が正である場合に商に１を立
て、負である場合に商に０を立てる除算を行う除算回路
において、除数および除数の補数を入力とし、外部信号
によってこれらのうちの一方を加算器の第１の入力に選
択的に出力する第１のセレクタと、外部信号によって加
算器の出力を直接出力可能とする第２のセレクタを設け
たので、従来加算，減算，除算を各機能ごとに回路を構
成していたものを１つの回路構成で実現でき、三則演算
回路の回路規模の縮小および高速演算が可能になるとい
う効果がある。
【図１】本発明の一実施例による三則（加，減，除）演
算回路全体図である。
算回路全体図である。
【図２】図１中のデコーダ回路の内部構成図である。
【図３】図１中の三則演算部の内部構成図である。
【図４】従来の三則演算回路の構成図である。
１ デコーダ回路 ２ 除数シフト回路 ３ 三則演算部 ４ 除算出力制御回路 ５ セレクタ回路（第２のセレクタ） ６ 加算回路（４ビット＋４ビット） ７ａ 加算回路（３ビット＋３ビット） ７ｂ 加算回路（３ビット＋３ビット） ８ａ 加算回路（２ビット＋２ビット） ８ｂ 加算回路（２ビット＋２ビット） ９ａ セレクタ回路（第１のセレクタ） ９ｂ セレクタ回路（第１のセレクタ） ９ｃ セレクタ回路（第１のセレクタ） ９ｄ セレクタ回路（第１のセレクタ） ９ｅ セレクタ回路（第１のセレクタ） １０ インバータ回路 １１ 補数変換器 １２ 加算回路 １３ 減算回路 １４ 除算回路 １５ セレクタ回路
Claims (1)
- 【請求項１】 除数の補数を出力する補数変換器と、こ
の補数変換器から出力される補数と被除数とがそれぞれ
第１および第２の入力に入力される加算器とを有し、こ
の被除数と除数の補数の加算によって得られる和が正で
ある場合に商に１を立て、負である場合に商に０を立て
る除算を行う除算回路において、前記除数および除数の
補数を入力とし、外部信号によってこれらのうちの一方
を前記加算器の第１の入力に選択的に出力する第１のセ
レクタと、外部信号によって前記加算器の出力を直接出
力可能とする第２のセレクタを設けたことを特徴とする
三則演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030612A JPH05233218A (ja) | 1992-02-18 | 1992-02-18 | 三則演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030612A JPH05233218A (ja) | 1992-02-18 | 1992-02-18 | 三則演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233218A true JPH05233218A (ja) | 1993-09-10 |
Family
ID=12308699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030612A Pending JPH05233218A (ja) | 1992-02-18 | 1992-02-18 | 三則演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233218A (ja) |
-
1992
- 1992-02-18 JP JP4030612A patent/JPH05233218A/ja active Pending
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