JP3127654B2

JP3127654B2 - 乗除算器

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Publication number: JP3127654B2
Application number: JP05051770A
Authority: JP
Inventors: 浩司市川; 裕章田中
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1993-03-12
Filing date: 1993-03-12
Publication date: 2001-01-29
Anticipated expiration: 2016-01-29
Also published as: US5787031A; JPH06266536A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は,乗算，除算器を一体に
した乗除算器に関する。

【０００２】

【従来の技術】従来、乗算演算と除算演算は別個の回路
で演算する場合が多い。それは除算は比較，判断をしな
がら演算を進める必要があるという点で乗算に比べ複雑
であり、除算演算と乗算演算を同一回路で実現すると回
路規模が大きくなり、回路レイアウトが複雑になる等の
困難が伴った。例えば、特開昭５７−３１０４２号公報
に開示されている乗除算器の単位回路は７０個のトラン
ジスタで構成され、これが部分積の数だけ必要とするの
で、他の周辺回路と合わせると１６×１６ビットで２０
０００トランジスタ数を越え回路規模が大きくなる。
又、特開昭６１−２６１３７号公報で開示されている乗
除算器は除算アルゴリズムに引放し除算法を用いている
ため計算量が多く、演算に時間を要す。しかし演算速度
のために除算器を別に設けるのはレイアウト面積が増大
し汎用プロセッサには不向きとなる。

【０００３】

【発明が解決しようとする課題】本案はこのような事情
を考慮してなされたもので、その目的とするところは、
乗算回路の一部を共有して除算機能を実現することで、
回路規模を小さくし、高速演算可能な乗除算器を提供す
ることにある。

【０００４】

【課題を解決するための手段】そこで、本発明は、乗
算、除算に応じた制御信号（ＣＮＴＬ）と、第１データ
（ａ０）と第２データ（ａ１）の論理積演算を行う論理
回路（６）と、上記論理回路（６）の出力あるいは第１
データ（ａ１）のいずれかを制御信号にて選択する第１
選択器（５−０）と、第３データ（ｂ１）あるいは第４
データ２（ｂ０）を制御信号にて選択する第２選択器
（５−１）と、上記の第１選択器（５−０）が送出する
データと、第２選択器（５−１）が送出するデータと、
キャリー入力データ（ｃｉ）とが供給され、これらのデ
ータの加算演算を行い、加算結果データと次段へのキャ
リー出力信号（ｃｏ）を送出する加算器（４）と、上記
加算器（４）からの加算結果データあるいは第４データ
（ｂ０）のいずれかを選択信号にて選択する第３選択器
（５−２）と、を有する１ビット乗除算部（１）を入力
されるデータの構成ビット数に相当して複数行，複数列
備え、各行の１ビット乗除算器（１）のキャリー出力信
号と前記制御信号の論理和回路を各行の前記第３選択器
（５−２）の選択信号として供給することを特徴とす
る。

【０００５】

【作用】以上の構成に示すように、乗算、除算に対応す
る制御信号に基づいて、１ビット乗除算器の第１、第２
選択器からの信号が選択されて、全加算器に出力され
る。よって、乗算、除算時に必要となる全加算器を共通
に構成するとともに、その入力を制御信号により選択し
て、１ビット乗除算器を乗算器、除算器として機能させ
ることができる。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の構成例であり４ビット乗除算器の
場合を示す。

【０００７】図１は、４行４列の１６個の１ビット乗除
算器１−０，１−１，１−２，・・・１−１４，１−１
５と、４個の制御回路２−０，・・２−３と、補数計算
器３−０から主に構成される。

【０００８】補数計算器３−０は、制御信号ＣＮＴＬに
より切り換えられ、ＣＮＴＬ信号が“１”（乗算）の時
は入力データをそのまま出力し、“０”（除算）の時
は、入力データの「２の補数」をとって出力する。な
お、「２の補数」とは、入力信号を反転し最下位ビット
に“１”を加算した値のことをいう。

【０００９】補数計算器３−０の入力端子には、上位ビ
ットより除数または乗数ａ［ｎ］（ｎ＝３，２，１，
０）が入力され、右列の４つの１ビット乗除算器１−
０，１−４，１−８，１−１２の右端第４入力（ｂ０）
には被除数Ｃ［ｎ］（ｎ＝３，２，１，０）または、被
乗数ｂ［ｎ］（ｎ＝０，１，２，３）がそれぞれ入力さ
れる。また被除数Ｃ［ｎ］（ｎ＝３，２，１，０）また
は、被乗数ｂ［ｎ］（ｎ＝０，１，２，３）は各行の１
ビット乗除算器の第２端子（ａ１）にも入力されてい
る。

【００１０】最左列の４つの制御回路２−０，２−１，
２−２，２−３は、除算の商に該当する出力ｄ［ｎ］
（ｎ＝３，２，１，０）となり、最下行の１ビット乗除
算器１−１５，１−１４，１−１３，１−１２は、除算
の剰余に該当する出力ｍｄ［ｎ］（ｎ＝３，２，１，
０）となる。また乗算の出力は、制御回路２−３の出力
ｄ［０］、１ビット乗除算器１−１５，１４，１３，１
２，８，４，０の出力ｍｄ［ｎ］（ｎ＝３，２，１，
０）、ｍ［ｎ］（ｎ＝２，１，０）に出力される。

【００１１】次に、各１ビット乗除算器１の詳細な構成
例を図２に示す。１ビット乗除算器１は全加算器４と、
３つの選択器回路５−０，５−１，５−２と、論理（ａ
ｎｄ）回路６より成る。論理回路６は、第１端子ａ０の
データと第２端子ａ１のデータの論理積演算を行う。第
１選択器回路５−０は、論理回路６からの出力あるいは
第１端子ａ０のデータのいずれかを、端子ｆ１の信号に
基づいて選択し、端子ｆ１（制御ＣＮＴＬ信号）が“０
（除算）”の時は第１端子ａ０のデータを選択し、“１
（乗算）”の時は論理回路６からの出力を選択する。同
様に、第２選択器回路５−１は、端子ｆ１（制御ＣＮＴ
Ｌ信号）が“０（除算）”の時は第４端子ｂ０データを
選択し、“１（乗算）”の時は第３端子ｂ１のデータを
選択する。

【００１２】全加算器４は、第１選択器回路５−０，第
２選択器回路５−１からの出力データと、キャリー入力
データ（Ｃａｒｒｙｉｎ：Ｃｉ）とを加算演算を行
い、その結果桁上がりがあれば次段への桁上げ（キャリ
−）出力信号（Ｃａｒｒｙｏｕｔ：Ｃｏ）を出力し、
加算結果データを第３選択器５−２に出力する。また、
第３選択器回路５−２は、全加算器４の加算結果データ
と第４端子ｂ０のデータとを選択し、端子ｆ２信号が
“１”の時には、加算結果データを選択し、“０”の時
には第４端子ｂ０のデータを選択する。

【００１３】第１選択器５−０，第２選択器５−１は、
制御信号ＣＮＴＬにより除算，乗算の信号線の切り換
え、第３選択器５−２は、端子ｆ２信号により除算，乗
算の信号線の切り換えであると同時に、除算時に各桁の
減算が可能であったか、否かの切り換えを行うこととな
る。

【００１４】制御回路２の詳細な構成例を図３に示す。
制御回路２は論理和（ｏｒ）回路７より成る。図１，図
２より制御回路２の入力端子Ｉ１には、制御ＣＮＴＬ信
号が入力され、入力端子Ｉ２には１ビット乗除算器１の
各行の最左列の１ビット乗除算器１からのキャリー出力
信号Ｃｏが入力されている。この制御回路２の出力端子
ｆ２が図２に示した各行の１ビット乗除算器２の入力端
子ｆ２に接続される。

【００１５】図１に示す様に第１行目の１ビット乗除算
器、１−３，１−２，１−１，１−０はその各第１端子
ａ０が、補数計算器３−０からの出力と接続され、各第
２端子ａ１が被除数の上位ビットｃ［３］あるいは、被
乗数の下位ビットｂ［０］が接続されている。また、そ
の各第３端子ｂ１は“０”が接続され、第４端子ｂ０は
第４列目の１ビット乗除算器１−０を除いて“０”が接
続され、第４列目の第４端子ｂ０には被除数の上位ビッ
トｃ［３］が接続されている。各１ビット乗除算器１−
３，１−２，１−１，１−０の端子ｆ１，ｆ２及び端子
Ｃｏ，Ｃｉは各々接続されている。

【００１６】また、第１行目の制御回路２−０は、その
入力端子Ｉ１，Ｉ２が制御信号ＣＮＴＬ，最上列の１ビ
ット乗除算器１−３の出力端子Ｃｏに各々接続され、そ
の出力端子ｆ２は、１行目の１ビット乗除算器全ての入
力端子ｆ２に接続されている。

【００１７】第２行目の１ビット乗除算器１−７，１−
６，１−５，１−４は、同様にその各第１端子ａ０が補
数計算器３−０からの出力と接続され、各第２端子ａ１
が被除数のＣ［２］，あるいは被乗数のｂ［１］に接続
されている。また、各第３端子ｂ１は、第１行目の１つ
上位ビット（上の列）の１ビット乗除算器１のＳＵＭ出
力と接続され、最左列のみ第１行目の最上ビットの１ビ
ット乗除算器１−３のキャリー出力Ｃｏに接続されてい
る。各第４端子ｂ０は、第１行目の１つ下位ビット（下
の列）の１ビット乗除算器１のＳＵＭ出力と接続され、
最右列のみ被除数のｃ［２］あるいは被乗数のｂ［２］
が接続されている。第２行目の制御回路２−１も、第１
行目と同様に接続されている。

【００１８】第３行目，第４行目の１ビット乗除算器
１，制御回路２も第１，第２行目と同様に接続されてい
る。こうして図１に示すように１６個の１ビット乗除算
器１，制御回路２，補数計算器３−０を接続する。

【００１９】次に上述の構成に基づいて、作動を説明す
る。まず、除算の場合には制御信号ＣＮＴＬが“０”と
なるため、補数計算器３−０は２の補数を出力し各１ビ
ット乗除算器１の第１，第２選択器５−０，５−１は、
第１端子ａ０のデータと第４端子ｂ０のデータを選択
し、各１ビット乗除算器１は除算器として作動する。こ
の作動を図９，図１０を用いて説明する。

【００２０】ここでは、４ビット÷４ビットの除算とし
て、Ｂ(16)÷２(16)を例にして説明する。（）内の数
は、１６進数を示す。ここで、図９に計算アルゴリズム
を、図１０に除数、被除数、商、剰余と全体回路との関
係をを示す。なお、図１０は、制御信号ＣＮＴＬ”０”
になるため乗算に関連する接続線は省略してある。

【００２１】まず、図９のＳＴＥＰ１で除数Ｂ(16)の２
の補数Ｈを求める。（図１の補数計算回路３−０で２の
補数を出力する。図１０の除数（２の補数表示）に該当
する。）例：００１０ → １１１０（２の補数） − ＳＴＥＰ２：上記補数（１１１０）と被除数（１０１
１）の最上位（第４）ビット（１）との加算を行う。

【００２２】（図１の第１行目の１ビット乗除算器１−
３，１−２，１−１，１−０において、補数計算器３−
０の出力と被除数ｃ［３］を全加算器４で加算すること
に該当する。）例：１１１０（２の補数）＋０００１（第４ビット）− ＳＴＥＰ３：ＳＴＥＰ２の桁上げを商とする。

【００２３】（図１の第１行目の最上列の１ビット乗除
算器１−３のキャリー出力信号Ｃｏ，つまり制御回路２
−０の出力ｄ［３］を商の上位ビットとすることに該当
する。）例：１１１０＋０００１＝０＿１１１１この＿の上位ビット”０”が桁上げ（キャリー）出力に
相当する。

【００２４】そして、商が１又は０により次の様にデー
タを次のＳＴＥＰに渡す。ここで、商＝１のとき、ＳＴ
ＥＰ３の加算結果の下位３ビットを次に渡す。（図１の
制御回路２−０は、商（入力Ｉ２）が“１”のとき、出
力ｆ２が“１”となる。よって、１ビット乗除算器１−
２，１−１，１−０の第３選択器５−２が、全加算器４
の加算結果を選択し、その加算結果を第２行目の１ビッ
ト乗除算器１−７，１−６，１−５の第４端子ｂ０に出
力することに該当する。）逆に、商＝０のとき、ＳＴＥ
Ｐ２の下線部３ビットを次のＳＴＥＰに渡す。（図１の
制御回路２−０は、商が“０”のとき出力ｆ２が“０”
となる。よって、１ビット乗除算器１−２，１−１，１
−０の第３選択器５−２が第４端子ｂ０の信号を選択
し、その値を第２行目の１ビット乗除算器１−７，１−
６，１−５の第４端子ｂ０に出力することに該当する。

【００２５】例：商＝０，よってＳＴＥＰ２の下位３ビ
ットデータ（００１）をＳＴＴＥ４に渡す。ＳＴＥＰ４：上記補数Ｈと、ＳＴＥＰ３からの３ビット
データ（００１）と被除数（１０１１）の３ビット目
（０）から作られたデータとの加算を行う。

【００２６】（図１の第２行目の１ビット乗除算回路１
−７，１−６，１−５，１−４において、第１端子ａ０
に入力される補数計算器３−０からの信号と、第４端子
ｂ０に入力されるデータ［１行目の１ビット下位の１ビ
ット乗除算器１−２，１−１，１−０からのデータと被
除数の３ビット目の値ｃ［２］とからなるデータ］との
加算を行うことに該当する。）例：１１１０＋００１０ＳＴＥＰ５：ＳＴＥＰ３と同様にＳＴＥＰ４の桁上げを
商とするとともに、商の値（１又は０）により、前ＳＴ
ＥＰの加算結果，又はＳＴＥＰ２の下線部３ビットを次
ＳＴＥＰに渡す。

【００２７】（図１の２行目の制御回路２−１の作動に
該当し、詳細説明は第１行目と同様のため省略する。）例：１１１０＋００１０＝１００００商は１，よってＳＴＥＰ６に０００を渡す。ＳＴＥＰ６：ＳＴＥＰ４と同様１１１０＋０００１（図１の第３行目の１ビット乗除算器の計算に該当）ＳＴＥＰ７：ＳＴＥＰ３と同様１１１０＋０００１＝１１１１商は０，ＳＴＥＰ８に００１を渡す。

【００２８】（図１の第３行目の制御回路２−２の作動
に該当）ＳＴＥＰ８：ＳＴＥＰ４と同様（１０１１）１１１０＋００１１（図１の第４行目の１ビット乗除算器の計算に該当）ＳＴＥＰ９：ＳＴＥＰ３と同様１１１０＋００１１＝１０００１商は１，ＳＴＥＰ１０に００１を渡す。

【００２９】（図１の第４行目の制御回路２−３の作動
に該当）ＳＴＥＰ１０：商をまとめると０１０１，剰余はＳＴＥ
Ｐ９より０００１となり、Ｂ(16) ÷ ２(16) ＝５(16)．．．１(16) と計算される。

【００３０】次に、乗算時を説明する。乗算の場合には
制御信号ＣＮＴＬが“１”となるため、補数計算器３−
０はそのままを出力し、各１ビット乗除算器１の第１，
第２選択器５−０，５−１は、入力端子ａ０とａ１との
論理積、入力端子ｂ１のデータを選択し、各１ビット乗
除算器１は乗算器として作動する。よって、１行目の１
ビット乗除算器１−３，１−２，１−１，１−０は、乗
数ａ［３〜０］と被乗数ｂ［ｎ］の最下位ビットｂ
［０］の部分積を計算し、計算結果を、２行目の１ビッ
ト下位の１ビット乗除算器１−６，１−５，１−４と出
力ｍ［０］に出力する。同様に、２行目の１ビット乗除
算器は、乗数ａ［３〜０］と被乗数ｂ［ｎ］の２桁目ビ
ットｂ［１］との部分積を計算し、その計算結果と１行
目の計算結果を加算し、３行目の１ビット下位の１ビッ
ト乗除算器１−１０，１−９，１−８と出力ｍ［１］に
出力する。

【００３１】以上を繰り返すことで、乗算結果を制御回
路２−３の出力ｄ［０］、１ビット乗除算器１−１５，
１４，１３，１２，８，４，０の出力ｍｄ［ｎ］（ｎ＝
３，２，１，０）、ｍ［ｎ］（ｎ＝２，１，０）に出力
することできる。

【００３２】なお、上述の最左列の１ビット乗除算器１
−３，１−７，１−１１，１−１１はｓ他の１ビット乗
除算器と同様の構成で、その内部に第３選択器５−２が
あるが、機能的には作動していないので、最左列の１ビ
ット乗除算器のみ第３選択器３−２を省略してもよい。
これにより、より回路面積を少なくできる。

【００３３】次に、図４に基づいて、第２実施例を説明
する。この実施例においては、中央の１ビット乗除算器
及び制御回路は、第１実施例と同様で、図示していない
が、各１ビット乗除算器１及び制御回路２−０，１，
２，３には、全て制御信号ＣＮＴＬが接続されている。
この第２実施例は正負混合乗除算を可能にするものであ
る。

【００３４】ここで、乗数または除数をａ［４］ａ［３
〜０］と示し、被乗数をｂ［４］ｂ［３〜０］で、被乗
数をｃ［４］ｃ［３〜０］で示す。なお、ａ［４］、ｂ
［４］、ｃ［４］は、符号ビットで、”０”の時は”正
の数”を、”１”の時は”負の数”を表す。

【００３５】図４において、新たに第１補数計算器３−
１、第２補数計算器３−２、第３補数計算器３−３、第
４補数計算器３−４が設けられている。補数計算器３−
０は、図１と同様に乗数、または除数ａ［３〜０］が入
力され、ＣＮＴＬ端子には制御回路８−０が接続されて
いる。

【００３６】この制御回路８−０は、図５に示すように
排他的論理和回路から構成され、入力には制御信号ＣＮ
ＴＬと符号ビットａ［４］が入力される。よって、制御
回路８−０は、乗算の場合において（ＣＮＴＬ＝”
１”）、乗数の符号ビットａ［４］が正（０）の時に
は”１”を出力し、符号ビットａ［４］が負（１）の時
には”０”を出力する。また除算の場合においては（Ｃ
ＮＴＬ＝”０”）、除数の符号ビットａ［４］が正
（０）の時には”０”を出力し、符号ビットａ［４］が
負（１）の時には”１”を出力する。この制御回路８−
０の出力により、補数計算器３−０は、乗数が負、除数
が正の時、入力データに対して２の補数を出力し、乗数
が正、除数が負の時にはそのまま出力する。

【００３７】第１補数計算器３−１は、被乗数ｂ［３〜
０］あるいは被除数ｃ［３〜０］を入力し、符号ビット
ｂ［４］、ｃ［４］の反転信号がＣＮＴＬ端子に入力さ
れて、入力をそのまま出力するか、２の補数を出力する
か切り換える。よって、符号ビットｂ［４］、ｃ［４］
が負（”１”）を示すとき、２の補数をとり正の数に変
換して出力し、正（”０”）を示すとき、そのまま出力
する。但し、乗数の時には、被乗数ｂ［３〜０］の補数
ｂ’［３〜０］（またはそのままの数）の下位ビットを
上位ビットに反転してｂ’［０］ｂ’［１］ｂ’［２］
ｂ’［３］を１ビット乗除算器１に接続する。また、除
算の時には、被除数ｃ［３〜０］の補数ｃ’［３〜０］
を１ビット乗除算器１に入力する。

【００３８】第２補数計算器３−２は、４列目の１ビッ
ト乗除算器の出力ＳＵＭの信号が入力され、乗算結果の
下位３ビットｍ［２、１、０］を出力する。また、この
ＣＮＴＬ端子には、制御回路８−０の出力接続されてい
る。この制御回路８−０も、図５に示す構成で、乗数の
符号ビットａ［４］と被乗数の符号ビットｂ［４］との
排他的論理和を第２補数計算器３−２のＣＮＴＬ端子に
出力する。よって、第２補数計算器３−２は、積が負と
なる時２の補数を出力し、積が正の時そのまま出力す
る。また第２補数計算器３−２は、その桁上げ信号をキ
ャリー（Ｃａｒｒｙ）信号として、制御回路８−１に出
力する。

【００３９】第３補数計算器３−３は、４行目の１ビッ
ト乗除算器の出力ＳＵＭ及び最左列の出力を入力して、
ＣＮＴＬ端子の信号により、そのまま出力する、あるい
は２の補数としてｍ［７］ｍｄ［３、２、１、０］を出
力する。このＣＮＴＬ端子は、制御回路８−１により制
御され、制御回路８−１は図６に示すように、制御信号
ＣＮＴＬ（乗算時”１”、あるいは除算時”０”）に基
づいて、制御回路８−０の出力（符号ビットａ［４］と
ｂ［４］との排他的論理和）、あるいは符号ビットａ
［４］を切り換える。例えば、乗算時（”１”）は、符
号ビットａ［４］とｂ［４］との排他的論理和を出力
し、除算時（”０”）は符号ビットａ［４］を出力す
る。また、第３補数計算器３−３は、制御回路８−１か
らのキャリー（Ｃａｒｒｙ）信号を入力する。制御回路
８−１は、制御信号ＣＮＴＬ（乗算時”１”、あるいは
除算時”０”）に基づいて、第２補数計算器３−２から
のキャリー信号、あるいは”０”を出力する。よって、
制御回路８−１は、乗算時には第２補数計算器３−２の
桁上げ信号を出力し、除算時には”０”を出力する。

【００４０】以上の構成において、作動を説明する。ま
ず、乗算時を説明する。このときは、制御信号ＣＮＴＬ
が”１”である。乗数ａ［４〜０］の正、あるいは負
（符号ビットａ［４］の”０”、あるいは”１”）に基
づき、補数計算器３−０がそのままの信号を、あるいは
２の補数を、第１実施例と同様に１ビット乗除算器に出
力する。また、被乗数ｂ［４〜０］の正、あるいは負
（符号ビットｂ［４］の”０”、あるいは”１”）に基
づいて、第１補数計算器３−１がそのままの信号を上
位、下位ビットを反転して出力、あるいは２の補数の上
位、下位ビットを反転し、最右列の１ビット乗除算器１
に出力する。そして、既に述べたように各１ビット乗除
算器１、制御回路２により乗算が実施され、乗算結果の
値が上位ビットより第３、第２補数計算器３−３、３−
２のｍ［７］ｍｄ［３〜０］ｍ［２〜０］に出力され
る。ここで、乗算結果の符号、正、あるいは負に基づ
き、第３、第２補数計算器３−３、３−２は、そのまま
の結果を、あるいは乗算結果の２の補数を出力する。な
お、乗算結果の符号は、乗数の符号ビットａ［４］と被
乗数ｂ［４］に基づいて、右上制御回路８−０より乗算
結果符号ビットｍ［８］として出力される。

【００４１】次に、除算時を説明する。このときは、制
御信号ＣＮＴＬが”０”である。除数ａ［４〜０］の
正、あるいは負（符号ビットａ［４］の”０”、あるい
は”１”）に基づき、補数計算器３−０が２の補数、あ
るいはそのままの数を、同様に１ビット乗除算器に出力
する。また、被除数ｃ［４〜０］の正、あるいは負（符
号ビットｂ［４］の”０”、あるいは”１”）に基づい
て、第１補数計算器３−１がそのままの信号を、あるい
は２の補数を、最右列の１ビット乗除算器１に出力す
る。そして、既に述べたように各１ビット乗除算器１、
制御回路２により除算が実施され、商結果が第４補数計
算器３−４のｄ［３〜０］に出力され、剰余結果が第３
補数計算器３−３のｍｄ［３〜０］に出力される。ここ
で、商結果の符号ｄ［４］の正、あるいは負に基づき、
第４補数計算器３−４は、そのままの商結果を、あるい
は商結果の２の補数を出力すし、剰余結果の符号ｍｄ
［４］の、正、あるいは負に基づいて、第３補数計算器
３−３は、そのままの剰余結果、あるいは剰余結果の２
の補数を出力する。なお、商結果の符号は、除数の符号
ビットａ［４］と被除数の符号ビットｃ［４］とに基づ
いて、左上制御回路８−０より商結果符号ビットｄ
［４］として出力される。また、剰余結果の符号は、被
除数の符号ビットｂ［４］に基づいて、右下制御回路８
−１より剰余結果符号ビットｍｄ［４］として出力され
る。

【００４２】以上述べたように、第２実施例において
は、補数計算回路３−１，３−２，３−３，３−４およ
び制御回路８−０，８−１の作動により、正負混合乗除
算を可能にする。

【００４３】次に、第３実施例を図７、図８に基づいて
説明する。本実施例は、除算時に、必要がない１ビット
乗除算器１での演算を行わないことにより、除算の高速
演算を行うものである。

【００４４】本実施例においては、第１実施例の制御回
路２の代わりに、制御回路９−０，９−１，９−２，９
−３を用いる。なお、制御回路９−３は、第１実施例の
制御回路２−３と同様であるの説明は省略する。

【００４５】この制御回路９は、図８に示すように２つ
の論理積回路と論理和回路から構成され、第３行目の制
御回路９−２は、入力端子ａ１に入る補数計算器３−０
の出力ａ［３］と入力端子Ｉ２に入る１ビット乗除算器
１−１０のキャリー出力との論理積をとった後、入力端
子Ｉ１に入る制御信号ＣＮＴＬとの論理和をとり、出力
ｆ２として３行目の１ビット乗除算器１全てに出力す
る。制御回路９−２の論理積の結果は、その上行の制御
回路９−１の入力端子ａ２に接続される。なお、制御回
路９−２の入力端子ａ２は”１”に設定されている。

【００４６】また、第２行目の制御回路９−１は、入力
端子ａ１に入る補数計算器３−０の出力ａ［２］と入力
端子ａ２に入る下行の制御回路９−２の論理積の結果と
の第１論理積をとった後、この第１論理積結果と入力端
子Ｉ２に入る１ビット乗除算器１−５のキャリー出力と
の第２論理積をとり、第２論理積と入力端子Ｉ１に入る
制御信号ＣＮＴＬとの論理和をとり、出力ｆ２として２
行目の１ビット乗除算器１全てに出力する。

【００４７】制御回路９−０は、同様に補数計算器３−
０の出力ａ［１］と下行の制御回路９−１の論理積の結
果との第１論理積をとった後、この第１論理積結果と１
ビット乗除算器１−０のキャリー出力との第２論理積を
とり、第２論理積と制御信号ＣＮＴＬとの論理和をと
り、出力ｆ２として１行目の１ビット乗除算器１全てに
出力する。

【００４８】次に、以上の構成に基づいて、作動を説明
する。ここでは、４ビット÷４ビットの除算として、Ｂ
(16)÷２(16)を例にして同様に説明する。（）内の数
は、１６進数を示す。

【００４９】まず、補数計算器３−０は、除数２(16)の
２の補数”１１１０”出力する。制御回路９−０，９−
１，９−２の入力ａ［１］，ａ［２］，ａ［３］には全
て”１”が入力される。

【００５０】すると、第１行目の制御回路９−０は、そ
の第１論理積が”１”となり、入力Ｉ２（１ビット乗除
算器１−０のキャリー出力信号）が”０”で、第２論理
積が”１”となり、出力ｆ２として、１行目の１ビット
乗除算器に出力される。この出力ｆ２により、１ビット
乗除算器１−０は被除数のｂ［０］をそのまま１ビット
乗除算器１−５に出力する。なお、制御回路９−０の入
力Ｉ２（１ビット乗除算器１−０のキャリー出力信号）
が”１”のときは、この出力ｆ２が”１”となり、１ビ
ット乗除算器１−０はその加算結果を、２行目の１つ上
位ビットの１ビット乗除算器１−５に出力する。この
１行目の演算から分かるように、３つの１ビット乗除算
器１−３，１−２，１−１は演算することなく、最も下
位ビットの１ビット乗除算器１−０の演算だけを実施し
た後、次の２行目の１ビット乗除算器の演算が実行され
る。よって、３つの１ビット乗除算器１−３，１−２，
１−１の演算時間が不要になるので、その分１行目での
演算時間を短縮化できる。

【００５１】同様に、２行目の制御回路９−１において
も、その第１論理積が”１”となり、入力Ｉ２（１ビッ
ト乗除算器１−５のキャリー出力信号）が”１”で、第
２論理積が”１”となり、出力ｆ２として、２行目の１
ビット乗除算器に出力される。この出力ｆ２により、１
ビット乗除算器１−５、１−４はその加算結果を、次の
３行目の１つ上位ビットの１ビット乗除算器１−１０、
１−９に出力する。この２行目の演算から分かるよう
に、２つの１ビット乗除算器１−７，１−６は演算する
ことなく、それより下位ビットの１ビット乗除算器１−
５，１−４の演算だけを実施した後、次の３行目の１ビ
ット乗除算器の演算が実行される。よって、２つの１ビ
ット乗除算器１−７，１−６の演算時間が不要になるの
で、その分２行目での演算時間を短縮化できる。

【００５２】同様に、３行目の制御回路９−２において
も、その第１論理積が”１”となり、入力Ｉ２（１ビッ
ト乗除算器１−１０のキャリー出力信号）が”０”で、
第２論理積が”０”となり、出力ｆ２として、３行目の
１ビット乗除算器に出力される。この出力ｆ２により、
１ビット乗除算器１−１０，１−９，１−８は第４入力
端子ｂ０のデータを、次の４行目の１つ上位ビットの１
ビット乗除算器１−１５，１−１４，１−１３に出力す
る。この３行目の演算から分かるように、１つの１ビッ
ト乗除算器１−１１は演算することなく、それより下位
ビットの１ビット乗除算器１−１０，１−９，１−８の
演算だけを実施した後、次の４行目の１ビット乗除算器
の演算が実行される。よって、１ビット乗除算器１−１
１の演算時間が不要になるので、その分の演算時間を短
縮化できる。

【００５３】なお、乗算時には、制御信号ＣＮＴＬが”
１”になるため、制御回路９−０，９−１，９−２は、
出力ｆ２に”１”を出力するため、上述の乗算と同様に
実行される。

【００５４】以上述べたように、除算時において、演算
が実行されない６つの１ビット乗除算器１−３，１−
２，１−１，１−７，１−６，１−１１での演算時間が
不要となるので、除算時の演算時間を短縮化できる。

【００５５】

【発明の効果】以上詳述したように、本発明によれば乗
数、除数及び被乗数、被除数のそれぞれの構成ヒ゛ット数に相
当する１ビット乗除算器を設けるとともに、乗算、除算
に対応する制御信号ににより乗算器、除算器に切り換え
ることでことで除算或いは乗算が１回路で１回演算で行
うことができる。よって、本発明は乗算器、除算器の全
加算器を共用しているので、乗算器、除算器を別々の構
成にした従来の演算器と比較して、回路面積の小面積化
が可能である。

【図面の簡単な説明】

【図１】本発明の乗除算器の第１の実施例の構成を示す
ブロック図。

【図２】図１に示した１ビット乗除算器回路を示す図。

【図３】図１の制御回路を示す図。

【図４】本発明の乗除算器の第２の実施例の構成を示す
ブロック図。

【図５】図４に於ける制御回路８−０を示す図。

【図６】図４に於ける制御回路８−１を示す図。

【図７】本発明の乗除算器の第３の実施例の構成を示す
ブロック図。

【図８】図７に於ける制御回路９−０、９−１、９−２
を示す図。

【図９】除算アルゴリズムを示す図。

【図１０】除算アルゴリズムを示す図。

【符号の説明】

１１ビット乗除算器２制御回路３補数計算器４全加算器５−０第１選択器５−１第２選択器５−２第３選択器８制御回路９制御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52

Claims

(57)【特許請求の範囲】

【請求項１】乗算、除算に応じた制御信号（ＣＮＴ
Ｌ）と第１データ（ａ０）と第２データ（ａ１）の論理
積演算を行う論理回路（６）と、上記論理回路（６）の
出力あるいは第１データ（ａ１）のいずれかを制御信号
にて選択する第１選択器（５−０）と、第３データ（ｂ１）あるいは第４データ２（ｂ０）を制
御信号にて選択する第２選択器（５−１）と、上記の第１選択器（５−０）が送出するデータと、第２
選択器（５−１）が送出するデータと、キャリー入力デ
ータ（ｃｉ）とが供給され、これらのデータの加算演算
を行い、加算結果データと次段へのキャリー出力信号
（ｃｏ）を送出する加算器（４）と、上記加算器（４）からの加算結果データあるいは第４デ
ータ（ｂ０）のいずれかを選択信号にて選択する第３選
択器（５−２）と、を有する１ビット乗除算部（１）を入力されるデータの
構成ビット数に相当して複数行，複数列備え、各行の１
ビット乗除算器（１）のキャリー出力信号と前記制御信
号の論理和回路を各行の前記第３選択器（５−２）の選
択信号として供給することを特徴とする乗除算器。
【請求項２】上記１ビット乗除算器の入力データ、出
力データを２の補数表示とするために１ビット乗除算器
の入力部及び出力部に補数計算器を備え、正負混合乗除
算を実行することを特徴とする請求項１記載の乗除算
器。
【請求項３】上記１ビット乗除算器において、除算演
算時に不要な１ビット乗除算部を通過させないように構
成したことを特徴とする請求項１或いは２記載の乗除算
器。