JP2558739B2 - 絶対値回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、小規模な回路構成で入力信号の絶対値を
求めることができる絶対値回路に関する。

（従来の技術） ディジタル回路で演算を行うとき、２進数で表現され
た数の絶対値を得たい場合がある。例えば、“−7"を４
ビットで表現すると“1001"であるが、この絶対値、す
なわち“7"を４ビットで表現すると、“0111"となる。

従来、このような絶対値を求める方法としては、最上
位ビット（以下MSBと略称する）信号が“0"の場合には
全ビットをそのまま出力し、MSB信号が“1"の場合には
各ビットを反転して１を加えるという、２の補数が用い
られていた。

第５図は従来の４ビット絶対値回路の構成を示す図で
ある。４ビットで表現された入力信号は、MSB信号から
順に入力端子11、12、13および14に入力されるる。入力
端子11に入力されたMSB信号は排他的論理和回路22、23
および24の一方の端子に入力される。排他的論理和回路
22、23および24の他方の端子には、それぞれ入力端子1
2、13および14に入力された第2MSB信号、第3MSB信号お
よび最下位ビット（以下LSBと略称する）信号が入力さ
れる。

排他的論理和回路22、23および24の出力信号は、それ
ぞれ全加算器32、33および34の一方の端子ｘに入力され
る。全加算器32、33および34の他方の端子ｙには、それ
ぞれ“0"が入力される。

全加算器34の端子Ciには、入力端子11に入力したMSB
信号が入力される。また、全加算器32および33の端子Ci
には、それぞれ全加算器33および34の端子Coからのキャ
リー信号が入力される。

全加算器32、33および34の端子Ｓからの出力信号は、
それぞれ出力端子42、43および44に導出される。また、
全加算器32の端子Coからのキャリー信号は、出力端子41
に導出される。このようにして出力端子41、42、43およ
び44には、MSB、第2MSB、第3MSBおよびLSB信号が出力さ
れ、４ビットで表現される絶対値が得られる。

前述した４ビットの絶対値回路では、排他的論理和回
路が３個、全加算器が３個必要となる。この絶対値回路
をＣ−MOSで構成する場合、排他的論理和回路は通常ト
ランジスタ10個、全加算器は通常のトランジスタ32個で
構成されるので、全体のトランジスタの数は３×10＋３
×32＝126個となってしまう。このトランジスタの数は
回路の大きさを示す目安となるが、ICを開発する場合の
製作コスト、歩どまり、チップ面積、動作速度等を考え
ると、回路規模は小さい方が望ましい。

（発明が解決しようとする問題点） 前述したように、例えば従来の４ビットの絶対値回路
をＣ−MOSで構成する場合、トランジスタの数は通常126
個となる。しかし、ICを開発する場合にはさらに小規模
な回路構成が可能な絶対値回路が必要である。

そこで、この発明の目的は小規模の回路構成により入
力信号の絶対値を得ることができる絶対値回路を提供す
ることである。

［発明の目的］ （問題を解決するための手段） 上記のような問題点を解決するため、この発明は入力
信号の最下位ビットの値をそのまま出力する手段と、最
上位ビットが“1"で、かつ前記最下位ビット以外の所定
のビットにおいてこのビットよりも下位のビットのうち
少なくとも１ビットが“1"の場合には、このビットの値
を極性を反転して出力する手段とを有している。

（作用） 上記の構成によれば、最上位ビットが“0"のときは全
ビットがそのまま出力され、最上位ビットが“1"のとき
はビット反転後“＋1"したのと同様に機能するので、小
規模の回路構成により入力信号の絶対値を得ることがで
きる絶対値回路を提供することができる。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例を示す図である。第１図に
おいて、４ビットの入力信号および出力信号は入力端子
11、12、13および14、出力端子41、42、43および44でそ
れぞれ表現される。

入力端子14に入力されたLSB信号は出力端子44に導出
される。

入力端子11に入力されたMSB信号と入力端子14に入力
されたLSB信号を負論理積回路121aで負論理積演算を行
い、負論理積回路121aから出力された信号と入力端子13
からの第3MSB信号とは排他的負論理和回路122で排他的
負論理和演算される。排他的負論理和回路122の出力信
号は出力端子43に導出される。

入力端子13に入力された第3MSB信号と入力端子14に入
力されたLSB信号とは論理和回路123aで論理和がとら
れ、論理和回路123aの出力信号と入力端子11に入力され
たMSB信号とは負論理積回路124で負論理積をとり、負論
理積回路124の出力信号と入力端子12に入力された第2MS
B信号とを排他的負論理和回路125で排他的負論理和をと
ることによって、排他的負論理和回路125の出力信号が
出力端子42に導出される。

入力端子14に入力されたLSB信号と、入力端子13に入
力された第3MSB信号と、入力端子12に入力された第2MSB
信号と、入力端子11に入力されたMSB信号の極性をイン
バータ126によって反転させることによりインバータ126
から出力された信号とを負論理和回路127aで負論理和を
とることによって、負論理和回路127aから出力された信
号が出力端子41に導出される。

次にこの実施例回路の作用について説明する。

出力端子44には、入力端子14に入力されたLSB信号が
そのまま出力される。

出力端子43には、入力端子11に入力されたMSB信号が
“1"で、かつ入力端子14に入力されたLSB信号が“1"の
場合のみ、入力端子13に入力された第3MSB信号の極性を
反転して出力され、それ以外の場合には、入力端子13に
入力された第3MSB信号がそのまま出力される。

出力端子42には、入力端子11に入力されたMSB信号が
“1"で、かつ入力端子13および14の少なくとも一方が、
“1"である場合には、入力端子12に入力された第2MSB信
号の極性を反転して出力され、それ以外の場合には、入
力端子12に入力された第2MSB信号がそのまま出力され
る。

出力端子41には、入力単11に入力されたMSB信号が
“1"で、かつ入力端子12、13、14のいずれか１つが“1"
である場合には、入力端子11に入力されたMSB信号の極
性を反転して出力され、それ以外の場合には、入力端子
11に入力されたMSB信号がそのまま出力される。

このような動作により、入力信号の絶対値が求められ
る。

なお、第１図に示した４ビット絶対値回路に用いられ
るトランジスタの数は40個であるため、従来の４ビット
絶対値回路に用いられるトランジスタの数の約1/3で回
路構成できることになる。

第２図は第１図の実施例の絶対値回路の動作を示す真
理値表である。第２図において、出力端子41、42、43お
よび44には、入力端子11、12、13および14に入力された
信号の絶対値が出力されている。

第３図は４ビット絶対値回路の第２の実施例を示す図
である。第３図は、第１図に示した回路構成のうち、論
理和回路123bおよび負論理積回路127bに入力される信号
の取出し位置を変えたものであり、作用および回路規模
は第１の実施例の絶対値回路の場合と同様である。

また、他の実施例として、例えば４ビットの入力信号
を３ビットに削減して出力する場合を考える。すなわ
ち、“−8"が入力された場合には“8"が出力されるはず
であるが、ビットを削減するために“7"を出力する場合
がある。なお、その他は第２図と同じである。

第４図はこの場合における絶対値回路の第３の実施例
を示す図である。第４図は、第１図に示した絶対値回路
において、論理和回路123cに入力される信号を３入力と
し、負論理積回路121cの一方の端子と入力端子14との間
に論理和回路221を、入力端子14と出力端子44との間に
排他的負論理和回路120をそれぞれ新たに挿入し、出力
端子41を削除したものである。なお、論理和回路123cに
は負論理和回路127cの出力信号が新たに導出される。ま
た、負論理和回路127cの出力信号と入力端子14から出力
されたLSB信号は論理和回路221で論理和をとることによ
って、その出力信号が負論理積回路121cに入力される。
さらに、負論理和回路127cの出力信号と入力端子14から
出力されたLSB信号は排他的論理和回路120で排他的負論
理和を取ることにより、出力端子44に出力される。

これによって、例えば“−8"、すなわち“1000"が入
力された場合、その出力は“7"、すなわち“111"とな
る。

以上本発明の実施例について説明したが、本発明は上
記実施例に限定されるものではなく種々の変形実施が可
能である。

［発明の効果］ 以上詳述したように、本発明によれば小規模の回路構
成により入力信号の絶対値を求めることができる絶対値
回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の絶対値回路を示す図、
第２図は第１図の第１の実施例の絶対値回路の動作を示
す真理値表、第３図および第４図は本発明の第２および
第３の実施例の絶対値回路の構成を示す図、第５図は従
来の絶対値回路の構成例を示す図である。 121a、124、121c……負論理積回路、120、122、125……
排他的負論理和回路、123a、123b、123c、221……論理
和回路、126……インバータ、127a、127b、127c……負
論理和回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】最下位ビット、最上位ビット、及び中間の
   ビットを含む複数のビットで表されるディジタル信号が
   入力され、その入力信号の絶対値の演算を行う絶対値回
   路において、 前記入力信号の最下位ビットの値をそのまま出力する第
   １の手段と、 前記最下位ビット以外の所定ビットの極性を制御して出
   力する手段であって、前記最上位ビットが“1"で、前記
   所定のビットよりも下位のビットの少なくとも１ビット
   が“1"の場合は、この所定のビットの値を極性反転して
   出力する第２の手段を具備することを特徴とする絶対値
   回路。
2. 【請求項２】前記最上位ビットの値が“1"であり、かつ
   最上位ビットよりも下位のビットの値が全て“0"である
   場合、最上位ビットの値は出力せず、最下位ビットの値
   を“0"、最上位ビットと最下位ビットの間のビット値を
   “1"として出力することを特徴とした第１項記載の絶対
   値回路。