JPH0511978A - 減算回路 - Google Patents
減算回路Info
- Publication number
- JPH0511978A JPH0511978A JP3162684A JP16268491A JPH0511978A JP H0511978 A JPH0511978 A JP H0511978A JP 3162684 A JP3162684 A JP 3162684A JP 16268491 A JP16268491 A JP 16268491A JP H0511978 A JPH0511978 A JP H0511978A
- Authority
- JP
- Japan
- Prior art keywords
- input
- value
- subtraction
- bit
- full adder
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ２の補数表現された２進数の減算をしてその
結果を絶対値表現する場合に、回路構成を単純にして回
路規模を小さくすることである。 【構成】 減算数（符号ビット“ＳＡ”、数値ビット
“Ａ1 ”〜“Ａn-1 ”）および被減算数“Ｂ”（符号ビ
ット“ＳＢ”、数値ビット“Ｂ1 ”〜“Ｂn-1 ”）はい
ずれも２の補数表現された正の２進数である。全加算器
ＦＡ1 〜ＦＡn+1 のキャリ−アウト端子ＣＯおよびキャ
リ−イン端子ＣＩを順次接続し、若干のゲ―ト回路を付
加することにより、絶対値表現された減算結果（符号ビ
ット“ＳＳ”、数値ビット“Ｓ1 ”〜“Ｓn ”）が得ら
れる。
結果を絶対値表現する場合に、回路構成を単純にして回
路規模を小さくすることである。 【構成】 減算数（符号ビット“ＳＡ”、数値ビット
“Ａ1 ”〜“Ａn-1 ”）および被減算数“Ｂ”（符号ビ
ット“ＳＢ”、数値ビット“Ｂ1 ”〜“Ｂn-1 ”）はい
ずれも２の補数表現された正の２進数である。全加算器
ＦＡ1 〜ＦＡn+1 のキャリ−アウト端子ＣＯおよびキャ
リ−イン端子ＣＩを順次接続し、若干のゲ―ト回路を付
加することにより、絶対値表現された減算結果（符号ビ
ット“ＳＳ”、数値ビット“Ｓ1 ”〜“Ｓn ”）が得ら
れる。
Description
【０００１】
【産業上の利用分野】本発明は減算回路に関するもので
ある。
ある。
【０００２】
【従来の技術】従来、２の補数表現された２進数の減算
をしてその結果を絶対値表現しようとする場合、加減算
回路を２段にしたり、比較回路を用いて場合分けをした
りしなければならなかった。
をしてその結果を絶対値表現しようとする場合、加減算
回路を２段にしたり、比較回路を用いて場合分けをした
りしなければならなかった。
【０００３】
【発明が解決しようとする課題】従って、回路構成が複
雑で回路規模が大きくなるという問題点があった。
雑で回路規模が大きくなるという問題点があった。
【０００４】本発明の目的は、２の補数表現された２進
数の減算をしてその結果を絶対値表現する場合に、回路
構成を単純にして回路規模を小さくすることである。
数の減算をしてその結果を絶対値表現する場合に、回路
構成を単純にして回路規模を小さくすることである。
【０００５】
【課題を解決するための手段】本発明は、２の補数表現
された正の披減算数から２の補数表現された正の減算数
を減じて絶対値表現された減算結果を生じる減算回路で
あり、上記披減算数および上記減算数は符号ビットおよ
び（ｎ−１）ビットの数値ビットからなり、上記減算結
果は符号ビットおよびｎビットの数値ビットからなるも
のであり、（ｎ＋１）個の全加算器は、第ｉ番目（ｉ＝
１、２、……、ｎ）の全加算器のキャリ−出力値が第
（ｉ＋１）番目の全加算器のキャリ−入力値となるよう
に、かつ第（ｎ＋１）番目のキャリ−出力値が第１番目
の全加算器のキャリ−入力値となるように接続され、第
（ｎ＋１）番目の全加算器の一方の加算入力には上記披
減算数の符号ビット値が入力され他方の加算入力には上
記減算数の符号ビット値を反転した値が入力され、第ｎ
番目の全加算器の一方の加算入力と他方の加算入力とに
は互いに異なった論理値が入力され、第ｊ番目（ｊ＝
１、２、……、ｎ−１）の全加算器の一方の加算入力に
は上記披減算数の第ｊ番目の数値ビット値が入力され他
方の加算入力には上記減算数の第ｊ番目の数値ビット値
を反転した値が入力され、第（ｎ＋１）番目の全加算器
の加算出力により上記減算結果の符号ビットを構成し、
第ｋ番目（ｋ＝１、２、……、ｎ）の全加算器の加算出
力値と第（ｎ＋１）番目の全加算器の加算出力値との排
他的論理和値により上記減算結果のｎビットの数値ビッ
トを構成したものである。
された正の披減算数から２の補数表現された正の減算数
を減じて絶対値表現された減算結果を生じる減算回路で
あり、上記披減算数および上記減算数は符号ビットおよ
び（ｎ−１）ビットの数値ビットからなり、上記減算結
果は符号ビットおよびｎビットの数値ビットからなるも
のであり、（ｎ＋１）個の全加算器は、第ｉ番目（ｉ＝
１、２、……、ｎ）の全加算器のキャリ−出力値が第
（ｉ＋１）番目の全加算器のキャリ−入力値となるよう
に、かつ第（ｎ＋１）番目のキャリ−出力値が第１番目
の全加算器のキャリ−入力値となるように接続され、第
（ｎ＋１）番目の全加算器の一方の加算入力には上記披
減算数の符号ビット値が入力され他方の加算入力には上
記減算数の符号ビット値を反転した値が入力され、第ｎ
番目の全加算器の一方の加算入力と他方の加算入力とに
は互いに異なった論理値が入力され、第ｊ番目（ｊ＝
１、２、……、ｎ−１）の全加算器の一方の加算入力に
は上記披減算数の第ｊ番目の数値ビット値が入力され他
方の加算入力には上記減算数の第ｊ番目の数値ビット値
を反転した値が入力され、第（ｎ＋１）番目の全加算器
の加算出力により上記減算結果の符号ビットを構成し、
第ｋ番目（ｋ＝１、２、……、ｎ）の全加算器の加算出
力値と第（ｎ＋１）番目の全加算器の加算出力値との排
他的論理和値により上記減算結果のｎビットの数値ビッ
トを構成したものである。
【０００６】
【実施例】以下、添付図面を用いて本発明の実施例につ
いて説明する。
いて説明する。
【０００７】図１は、本発明の基本構成例を示した電気
回路図であり、２の補数表現された２進数の減算をして
その減算結果を絶対値表現するものである。
回路図であり、２の補数表現された２進数の減算をして
その減算結果を絶対値表現するものである。
【０００８】減算数“Ａ”および被減算数“Ｂ”は、い
ずれも２の補数表現された正の２進数であり、符号ビッ
ト“ＳＡ”および“ＳＢ”と、（ｎ−１）ビットの数値
ビット“Ａ1 ”（最下位数値ビット）〜“Ａn-1 ”（最
上位数値ビット）および“Ｂ1 （最下位数値ビット）〜
“Ｂn-1 ”（最上位数値ビット）とからなる。減算結果
“Ｓ”は、絶対値表現されたものであり、符号ビット
“ＳＳ”と、ｎビットの数値ビット“Ｓ1 ”（最下位数
値ビット）〜“Ｓn ”（最上位数値ビット）とからな
る。
ずれも２の補数表現された正の２進数であり、符号ビッ
ト“ＳＡ”および“ＳＢ”と、（ｎ−１）ビットの数値
ビット“Ａ1 ”（最下位数値ビット）〜“Ａn-1 ”（最
上位数値ビット）および“Ｂ1 （最下位数値ビット）〜
“Ｂn-1 ”（最上位数値ビット）とからなる。減算結果
“Ｓ”は、絶対値表現されたものであり、符号ビット
“ＳＳ”と、ｎビットの数値ビット“Ｓ1 ”（最下位数
値ビット）〜“Ｓn ”（最上位数値ビット）とからな
る。
【０００９】ＦＡ1 〜ＦＡn+1 は全加算器であり、キャ
リ−アウト端子ＣＯが順次上位のキャリ−イン端子ＣＩ
に接続され、第（ｎ＋１）番目の全加算器ＦＡn+1 のキ
ャリ−アウト端子ＣＯが第１番目の全加算器ＦＡ1 のキ
ャリ−イン端子ＣＩに接続されている。
リ−アウト端子ＣＯが順次上位のキャリ−イン端子ＣＩ
に接続され、第（ｎ＋１）番目の全加算器ＦＡn+1 のキ
ャリ−アウト端子ＣＯが第１番目の全加算器ＦＡ1 のキ
ャリ−イン端子ＣＩに接続されている。
【００１０】全加算器ＦＡn+1 の加算入力端子ＡＩに
は、減算数“Ａ”の符号ビット“ＳＡ”をインバ―タＩ
Ｖn+1 で反転した値が入力され、全加算器ＦＡn+1 の加
算入力端子ＢＩには、被減算数“Ｂ”の符号ビット“Ｓ
Ｂ”の値が入力されている。全加算器ＦＡn の加算入力
端子ＡＩにはインバ―タＩＶn で反転された論理値
“１”が入力され、全加算器ＦＡn の加算入力端子ＢＩ
には論理値“０”が入力されている。全加算器ＦＡ1 〜
ＦＡn-1 の加算入力端子ＡＩには、減算数“Ａ”の数値
ビット“Ａ1 ”〜“Ａn-1 ”をインバ―タＩＶ1 〜ＩＶ
n-1 で反転した値が入力され、全加算器ＦＡ1 〜ＦＡn-
1 の加算入力端子ＢＩには被減算数“Ｂ”の数値ビット
“Ｂ1 〜“Ｂn-1 ”の値が入力されている。
は、減算数“Ａ”の符号ビット“ＳＡ”をインバ―タＩ
Ｖn+1 で反転した値が入力され、全加算器ＦＡn+1 の加
算入力端子ＢＩには、被減算数“Ｂ”の符号ビット“Ｓ
Ｂ”の値が入力されている。全加算器ＦＡn の加算入力
端子ＡＩにはインバ―タＩＶn で反転された論理値
“１”が入力され、全加算器ＦＡn の加算入力端子ＢＩ
には論理値“０”が入力されている。全加算器ＦＡ1 〜
ＦＡn-1 の加算入力端子ＡＩには、減算数“Ａ”の数値
ビット“Ａ1 ”〜“Ａn-1 ”をインバ―タＩＶ1 〜ＩＶ
n-1 で反転した値が入力され、全加算器ＦＡ1 〜ＦＡn-
1 の加算入力端子ＢＩには被減算数“Ｂ”の数値ビット
“Ｂ1 〜“Ｂn-1 ”の値が入力されている。
【００１１】第（ｎ＋１）番目の全加算器ＦＡn+1 の加
算出力端子ＳＯは、減算結果“Ｓ”の符号ビット“Ｓ
Ｓ”となる。排他的論理和回路ＸＳ1 〜ＸＳn の入力端
子には、全加算器ＦＡ1 〜ＦＡn の加算出力端子ＳＯお
よび全加算器ＦＡn+1 の加算出力端子ＳＯが接続され、
その出力は減算結果“Ｓ”の絶対値ビット“Ｓ1 ”〜
“Ｓn ”となる。
算出力端子ＳＯは、減算結果“Ｓ”の符号ビット“Ｓ
Ｓ”となる。排他的論理和回路ＸＳ1 〜ＸＳn の入力端
子には、全加算器ＦＡ1 〜ＦＡn の加算出力端子ＳＯお
よび全加算器ＦＡn+1 の加算出力端子ＳＯが接続され、
その出力は減算結果“Ｓ”の絶対値ビット“Ｓ1 ”〜
“Ｓn ”となる。
【００１２】つぎに、本実施例の動作説明を行う。
【００１３】ここでは説明を簡単にするため、図１に示
した回路でｎ＝２とした場合、すなわち、減算数“Ａ”
および被減算数“Ｂ”の数値ビットが１ビットで、減算
結果“Ｓ”の数値ビットが２ビットの場合について説明
する（図２参照）。
した回路でｎ＝２とした場合、すなわち、減算数“Ａ”
および被減算数“Ｂ”の数値ビットが１ビットで、減算
結果“Ｓ”の数値ビットが２ビットの場合について説明
する（図２参照）。
【００１４】図３は、図２に示した回路において、被減
算数“Ｂ”（２の補数表現）から減算数“Ａ”（２の補
数表現）を減じたときの、減算結果“Ｓ”（絶対値表
現）を示したものである。
算数“Ｂ”（２の補数表現）から減算数“Ａ”（２の補
数表現）を減じたときの、減算結果“Ｓ”（絶対値表
現）を示したものである。
【００１５】図２および図３において、２ビットで表さ
れた減算数“Ａ”および被減算数“Ｂ”については、上
位ビットで符号ビット“ＳＡ”および“ＳＢ”を、下位
ビットで数値ビット“Ａ１”および“Ｂ１”を示してい
る。また、減算結果“Ｓ”については、最上位ビットで
符号ビット“ＳＳ”を、下位２ビットで数値ビット“Ｓ
１”および“Ｓ２”を示している。“＋０”と“−０”
については符号ビットを含めて示しただけであり、いず
れも“０”であることに変りはない。
れた減算数“Ａ”および被減算数“Ｂ”については、上
位ビットで符号ビット“ＳＡ”および“ＳＢ”を、下位
ビットで数値ビット“Ａ１”および“Ｂ１”を示してい
る。また、減算結果“Ｓ”については、最上位ビットで
符号ビット“ＳＳ”を、下位２ビットで数値ビット“Ｓ
１”および“Ｓ２”を示している。“＋０”と“−０”
については符号ビットを含めて示しただけであり、いず
れも“０”であることに変りはない。
【００１６】減算結果“Ｓ”は、新たな減算数“Ａ”お
よび被減算数“Ｂ”を入力する前の回路状態によって、
見掛け上異なる場合がある。これは、全加算器ＦＡn+1
のキャリ−アウト端子ＣＯが全加算器ＦＡ1 のキャリ−
イン端子ＣＩに接続されているためである。すなわち、
新たな減算数“Ａ”および被減算数“Ｂ”が入力される
直前において、全加算器ＦＡn+1 のキャリ−アウト端子
ＣＯの状態（全加算器ＦＡ1 のキャリ−イン端子ＣＩの
状態）“ｃ”が“０”であるか“１”であるかによっ
て、加算結果“Ｓ”が見掛け上異なる場合が生じる。図
３では、加算結果“Ｓ”が見掛け上異なる場合について
のみ、減算結果“Ｓ”を上下２段にして示してある。新
たな減算数および被減算数が入力される直前の“ｃ”の
状態が、“１”の場合が上段で、“０”の場合が下段で
ある。図３から明らかなように、減算結果“Ｓ”が見掛
け上異なる場合は、その値が“０”のとき（“＋０”と
“−０”）だけである。したがって、実質的に減算結果
“Ｓ”が２通りの値をとることはない。
よび被減算数“Ｂ”を入力する前の回路状態によって、
見掛け上異なる場合がある。これは、全加算器ＦＡn+1
のキャリ−アウト端子ＣＯが全加算器ＦＡ1 のキャリ−
イン端子ＣＩに接続されているためである。すなわち、
新たな減算数“Ａ”および被減算数“Ｂ”が入力される
直前において、全加算器ＦＡn+1 のキャリ−アウト端子
ＣＯの状態（全加算器ＦＡ1 のキャリ−イン端子ＣＩの
状態）“ｃ”が“０”であるか“１”であるかによっ
て、加算結果“Ｓ”が見掛け上異なる場合が生じる。図
３では、加算結果“Ｓ”が見掛け上異なる場合について
のみ、減算結果“Ｓ”を上下２段にして示してある。新
たな減算数および被減算数が入力される直前の“ｃ”の
状態が、“１”の場合が上段で、“０”の場合が下段で
ある。図３から明らかなように、減算結果“Ｓ”が見掛
け上異なる場合は、その値が“０”のとき（“＋０”と
“−０”）だけである。したがって、実質的に減算結果
“Ｓ”が２通りの値をとることはない。
【００１７】
【発明の効果】本発明では、全加算器に若干の論理回路
を付加するだけで、２の補数表現された正の２進数の減
算をして、その結果を絶対値表現することが可能であ
る。したがって、回路構成が単純になり、回路規模を小
さくすることができる。
を付加するだけで、２の補数表現された正の２進数の減
算をして、その結果を絶対値表現することが可能であ
る。したがって、回路構成が単純になり、回路規模を小
さくすることができる。
【図１】本発明における実施例の基本構成例を示した電
気回路図である。
気回路図である。
【図２】図１の具体例を示した電気回路図である。
【図３】図２に示した電気回路図の入出力関係を示した
説明図である。
説明図である。
ＦＡ1 〜ＦＡn+1 ……全加算器 ＩＶ1 〜ＩＶn+1 ……インバ―タ ＸＳ1 〜ＸＳn ………排他的論理和回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 ２の補数表現された正の披減算数から２
の補数表現された正の減算数を減じて絶対値表現された
減算結果を生じる減算回路であり、 上記披減算数および上記減算数は符号ビットおよび（ｎ
−１）ビットの数値ビットからなり、上記減算結果は符
号ビットおよびｎビットの数値ビットからなるものであ
り、 （ｎ＋１）個の全加算器は、第ｉ番目（ｉ＝１、２、…
…、ｎ）の全加算器のキャリ−出力値が第（ｉ＋１）番
目の全加算器のキャリ−入力値となるように、かつ第
（ｎ＋１）番目のキャリ−出力値が第１番目の全加算器
のキャリ−入力値となるように接続され、 第（ｎ＋１）番目の全加算器の一方の加算入力には上記
披減算数の符号ビット値が入力され他方の加算入力には
上記減算数の符号ビット値を反転した値が入力され、 第ｎ番目の全加算器の一方の加算入力と他方の加算入力
とには互いに異なった論理値が入力され、 第ｊ番目（ｊ＝１、２、……、ｎ−１）の全加算器の一
方の加算入力には上記披減算数の第ｊ番目の数値ビット
値が入力され他方の加算入力には上記減算数の第ｊ番目
の数値ビット値を反転した値が入力され、 第（ｎ＋１）番目の全加算器の加算出力により上記減算
結果の符号ビットを構成し、 第ｋ番目（ｋ＝１、２、……、ｎ）の全加算器の加算出
力値と第（ｎ＋１）番目の全加算器の加算出力値との排
他的論理和値により上記減算結果のｎビットの数値ビッ
トを構成した減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162684A JPH0511978A (ja) | 1991-07-03 | 1991-07-03 | 減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162684A JPH0511978A (ja) | 1991-07-03 | 1991-07-03 | 減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511978A true JPH0511978A (ja) | 1993-01-22 |
Family
ID=15759336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162684A Pending JPH0511978A (ja) | 1991-07-03 | 1991-07-03 | 減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0511978A (ja) |
-
1991
- 1991-07-03 JP JP3162684A patent/JPH0511978A/ja active Pending
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