JPH0823814B2

JPH0823814B2 - 多重ディジット１０進数を２進数に変換する装置および統一された比復号器

Info

Publication number: JPH0823814B2
Application number: JP3109806A
Authority: JP
Inventors: クラウス、カール、マース; デイビッド、ジェン‐ミン、シェン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-06-04
Filing date: 1991-04-15
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: EP0460353A3; JPH04232529A; EP0460353A2; US5031138A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２進法の除算に関し、よ
り詳細には、除数の倍数を複数個用いて減算を繰り返す
ことにより実行される方式の２進法の除算に関する。

【０００２】

【従来技術】ディジタル・コンピュータで行なわれてい
るように、２進法の除算は、部分被除数から除数の倍数
の減算を繰り返すことにより従来実行されていた。こう
した方式で除算を実行することで、各減算毎に商の倍数
ビットがつくられるので、除算中を通してかなりの数の
マシン・サイクルを節約できる。通常の除算の繰り返し
は、次のように行なわれる。Ｒ_ｎ＝ＰＤ_ｎ−Ｍ_ｎ＊Ｄただし、Ｒ_ｎは、繰返しステップｎが終わったときの余
りを表し、ＰＤ_ｎは繰返しステップｎが始まるときの部
分被除数を表し、Ｄは除数（１／２≦Ｄ≦１）を表し、
Ｍ_ｎは繰り返しステップｎで使用される除数倍数を表す
（記号「＊」は乗算を示す）。

【０００３】２ビットの除算では、ＰＤ_ｎ＋１＝４＊Ｒ
_ｎ（２ビットが左に桁送りされる）となる。Ｍ_ｎが値−
２、−１、０、＋１、＋２に制限される場合、以下のよ
うになる。｜Ｒ_ｎ／Ｄ｜≦２／３又は｜ＰＤ_ｎ／Ｄ
−Ｍ_ｎ｜≦２／３したがって、ＰＤ_ｎ／Ｄの比が分かれ
ば、除数倍数Ｍ_ｎは表１により定められる。

【０００４】表１Ｘ_ｎ＝ＰＤ_ｎ／ＤＭ_ｎ 4/3 ≦Ｘ_ｎ≦8/3 2 1/3 ≦Ｘ_ｎ≦5/3 1 -2/3 ≦Ｘ_ｎ≦2/3 0 -5/3 ≦Ｘ_ｎ≦-1/3 -1 -8/3 ≦Ｘ_ｎ≦-4/3 -2 さらに、Ｑ_ｎは次の表２により定められる。

【０００５】表２Ｍ_ｎＱ_ｎ（Ｒ_ｎ≧０）Ｑ_ｎ（Ｒ_ｎ＜０） 2 2 1 1 1 0 0 0 3 -1 3 2 -2 2 1

【０００６】上記のように、通常の除算は２つの連続す
る演算を含む、すなわち、（１）ＰＤ_ｎ／ＤからＭ_ｎを
定める演算と、（２）Ｒ_ｎ＝ＰＤ_ｎ−Ｍ_ｎ＊ＤによりＲ
_ｎを定める演算、である。従来の技術には、Ｍ_ｎ＋１は
Ｒ_ｎと平行して生成できることが示してある。したがっ
て、繰り返しの時間はＲ_ｎを生成することにより制限さ
れる。従来は、Ｍ_ｎはＰＤ_ｎとＤをの復号器（負のＰＤ
_ｎ値のための１つの復号器と正のＰＤ_ｎ値のための別の
復号器）に供給し、ルック・アップ・テーブルを使用し
てＭ_ｎを決定することにより定められていた。Ｍ_ｎを定
めるためには、ＰＤ_ｎとＤの高位ビットだけが必要とな
る。ＰＤ_ｎ＝４Ｒ_ｎ−１＝４（ＰＤ_ｎ−１−Ｍ_ｎ−１＊
Ｄ）より、ＰＤ_ｎの高位ビット（ＰＤ_ｎ´で示される）
は、ＰＤ_ｎ−１とＭ_ｎ−１＊Ｄのより高位のビットから
ＰＤ_ｎに平行して生成できる。そのように生成されたＰ
Ｄ_ｎ´はより下位ビットからの桁上げを無視する。この
誤差は、倍数の間の重複した領域の倍数境界を選択する
ことにより補償できる。ＰＤ_ｎ−１＝４Ｒ_ｎ−２＝４（ＰＤ_ｎ−２−Ｍ_ｎ−２＊Ｄ）なので、ＰＤ_ｎ＝４Ｒ_ｎ−１＝４（ＰＤ_ｎ−１−Ｍ_ｎ−１＊Ｄ）＝４［４（ＰＤ_ｎ−２ −Ｍ_ｎ−２＊Ｄ）−Ｍ_ｎ−１＊Ｄ］となる。したがって、ＰＤ_ｎの高位ビット（ＰＤ_ｎ）と
Ｍ_ｎはＰＤ_ｎ−２、Ｍ_ｎ−２、Ｍ_ｎ−１から決定でき
る。

【０００７】商のビットＱ_ｎ（１繰返しステップ当たり
２ビット）は以下の関係により決定できる。すなわち、Ｃ_ｎ＝１の場合、Ｑ_ｎ＝Ｍ_ｎ、Ｃ_ｎ＝０の場合、Ｑ_ｎ＝Ｍ_ｎ−１ただし、Ｃ_ｎは剰余（Ｒ_ｎ）の符号を示す桁送りビット
である。非回復除算を実行するとともに上記の原理を具
体化する装置の１例を図１に示す。図１は固定小数点２
進除算装置１００を示す。データ位置はｎ番目の繰返し
ステップの開始を示す。前の繰返しステップｎ−１の剰
余は桁上げ伝播加算器１０４の剰余ラッチ１０２にラッ
チされる。（剰余の終わりからの）最後の桁上げは商生
成器１０６により使用されて、Ｑ_ｎ−１を生成する。と
いうのは、Ｑ_ｎ−１＝Ｍ_ｎ−１−Ｃ_ｎ−１が成り立つか
らである。ここで、Ｃ_ｎ−１は最後の桁上げを表す。Ｃ
_ｎ−１はＲ_ｎ−１の符号を示し（負ならば１で、正なら
ば０である）桁上げ伝播加算器１０４からの桁上げ出力
を数えることにより生成される。これはＱ_ｎ−１＝Ｍ
_ｎ−１−１の場合を含む。Ｍ_ｎ−１は倍数ラッチ１０８
で２の補数の形により表される。商生成器１０６は２ビ
ット・ダウン・カウンタと２進トリガーを含む。

【０００８】最後の剰余Ｒ_ｎ−１は、２ビット配線左桁
送り１１０により桁上げ伝播加算器１０４で折り返して
ＰＤ_ｎになる。Ｍ_ｎ＊Ｄは、倍数ゲート１１２から桁上
げ伝播加算器１０４の他の側に送られる。倍数ゲート
は、倍数選択線１１６により選択されたように除数レジ
スタ１１４から真数または補数形式で１Ｘまたは２Ｘ除
数倍数を形成する。倍数選択線は、２の補数の除数が選
択されると加算器への特別桁上げ（新しい桁上げ）を生
成する。最後の剰余（２ビット左に桁送りされたもの）
も比復号器加算器１１８に送られる。比復号器加算器１
１８は、その高位ビットを、Ｍ_ｎ＊Ｄの高位ビットに沿
ってＲ_ｎの高位ビットに還元する。Ｒ_ｎの高位ビットは
２ビット左に桁送りされて、ＰＤ_ｎ＋１となり、２つの
比復号器１２０、１２２に送られる。比復号器１２０、
１２２はそれぞれ、ＰＤ_ｎ＋１と除数Ｄの比から正と負
のＭ_ｎ＋１を選択する。倍数復号器加算器はＰＤ_ｎ＋１
の符号を選択し、その符号は、倍数ラッチ・ドライバ１
２４から反対の符号のＭ_ｎ＋１を選択するのに使用され
る。選択されたＭ_ｎ＋１は商倍数ラッチ１０８にラッチ
にされて次の繰返しステップを待つ。

【０００９】図１の除算器では、Ｒ_ｎ−１の符号が２進
トリガーにより桁上げ伝播加算器の桁上げ数をカウント
することによりつくられ、ＰＤ_ｎ＋１の符号は、復号器
加算器１１８の桁上げを待つことによりつくられる。と
もかく、どちらの方法でも加算器による決定を使用す
る。初期被除数は図４には示されてない。初期被除数の
通常のハードウェア上の保管位置は商レジスタ１２６
（時分割法により）である。上記に説明したように、正
の比復号器１２０と負の比復号器１２２の２つの比復号
器が備えてある。これら２つの個別の復号器が備えてあ
るのは、正と負の領域が完全に対称的なわけではないか
らである。すなわち、所与の除数では、部分被除数ＰＤ
_ｎが正であれば、Ｍ_ｎの適切な値は、部分被除数ＰＤ_ｎ
が同じ大きさであるが負である場合と必ずしも同じでは
ないということである。この原理は図２と図３に示して
ある。各図とも横軸は１６番目までの部分被除数値、縦
軸は１６番目までの除数値が示してある。図２は正の部
分被除数を示し、図３は負の部分被除数を示す。両図と
も、「境界線」と呼ばれる４つの斜の線がある。境界線
２０２−２１６は、Ｍ_ｎを復号するときに使用され表１
から取りだされるＰＤ_ｎ／Ｄの４つの可能な比を表す。
２／３と５／３境界の近くに位置する折れ線２１８、２
２０は、その大きさが正確な比率以下である最も近い整
数の比を表している。復号器加算器１１８では、ＰＤと
Ｄがビット位置重み６４に表されており（したがって、
復号器として利用できるＰＤ_ｎ＋１の下位ビットは１６
個の重みをもつ）。すなわち、図面の各矩形は、比復号
器により確認できるＰＤ_ｎ＋１とＤの間の使用可能な比
を表す。

【００１０】整数の境界により区切られている正と負の
領域は対称的ではない。負の領域は、部分被除数の１の
補数の形をしめすので１ビット分離れている。しかし、
２つの倍数が重複している境界領域は正と負の領域で等
しい。正の部分被除数の図では、各矩形の左上の角の点
はＰＤ_ｎ＋１とＤのビット・パターンを表すが、その特
定のＰＤ_ｎ＋１対Ｄの正確な比は、矩形内またはその上
方または左の境界の任意の点により表される。

【００１１】ＰＤ_ｎ／Ｄの値に対する倍数の範囲は重複
しているので（図２参照）、特定の倍数の復号境界は柔
軟性をもって選ぶことができる。しかし、復号器加算器
１１８でＰＤ_ｎの最下位ビット位置への桁上げを無視す
ることにより発生するエラーのためこの柔軟性の多くが
失われてしまう。例えば、倍数ゼロ用の正の復号器１２
０は、左側の矩形により表されて境界の１／３により切
り取られている場所のＰＤ_ｎとＤのすべてのビット・パ
ターン上で選択しなければならない。これらの矩形の左
端のものを通して引かれる線は１／３整数境界と呼ばれ
る。Ｍ_ｎ＝０とＭ_ｎ＝１の選択範囲は重複しているの
で、Ｍ_ｎ＝０用の復号器は、１／３および２／３境界間
の任意の矩形上で選択を行なうことになる。桁上げエラ
ーによりＰＤ_ｎが１ビット分低くなるので、倍数ゼロ復
号器は、２／３整数境界のちょうど左側にある境界では
選択してはならない。破線は、ビット・パターンがＭ_ｎ
＝１を選択するよう復号される矩形の左端を表す。上方
の範囲にある残りの矩形はＭ_ｎ＝２を選択するように復
号される。負の比復号器１２２（負の部分被除数の復号
器）も同様な方法で誘導される。この場合の切捨ておよ
び桁上げエラーはゼロ部分被除数に向けられているの
で、各矩形の左上の角の点は復号器がとらえるビット・
パターンを表す。破線はＭ_ｎ＝−１に対して選択された
矩形の左端を表す。Ｍ_ｎ＝０線はＭ_ｎ＝−１の右端を暗
示するために示してある。比復号器１２０、１２２と図
２，図３の表に於て、変数は除数＝０、１ｘｙｚと部分
被除数＝ａｂ．ｃｄｅｆとして定義されている。

【００１２】

【発明が解決しようとする課題】図１の除算器は、非回
復型の２進法の除算方法を実行するすぐれた機構を示し
ていたが、改良すべき点も多く備えている。たとえば、
正と負の部分被除数領域用にそれぞれの復号器を備えて
いるので、集積回路の面積を効率よく使えない。さら
に、こうした復号器を含むと、除算の速度が技術的に制
約される結果となることを示す例もある。

【００１３】

【課題を解決するための手段】本発明の発明者は、極め
て少数の例外を除いて正と負の領域が対称になるように
倍数境界を選択できることを発見した。こうした境界を
利用すると、ほぼ対称的で、統一された比復号器が、従
来の比復号器の対が集積回路に占める面積のわずか約１
／２で構成できた。比復号器加算器からの符号ビットを
復号することにより、比復号器は例外的な領域を認識で
き、したがってそれらの領域も処理できる。

【００１４】

【実施例】本明細書で記載されるのは、Ａ）極めて小数
の例外を除いて正と負の領域におけるすべての部分を対
称的にカバーするほぼ対称的な比復号器、Ｂ）対称的な
比復号器を用いた改良型除算器、Ｃ）実行時間を半分に
減らす共通データ経路を用いた除算および２進値変換回
路、Ｄ）桁上げ保存加算器および桁上げ伝播加算器を用
いた実行時間短縮２進値変換回路である。

【００１５】Ａ）２進値の除算の対称型比復号器本項は、極めて少数の例外を除いて正と負の領域におけ
るすべての部分を対称的にカバーするほぼ対称的な比復
号器を記載する。この対称型比復号器を使用することに
より、正負それぞれの復号器は不必要になり、集積回路
のかなりの面積が復号器と２進除算器に割けるようにな
る。図４は、対称型比復号器を持つ２進除算器を示す。
図１の除算器のように、本除算器は、除数レジスタ１１
４、倍数ゲート１１２、桁上げ伝播加算器１４、剰余ラ
ッチ１０２、２ビット配線左桁送り１１０（Ｒ_ｎ−１か
らＰＤ_ｎを形成）、比復号器加算器１１８、および商レ
ジスタ１２６を含む。これらの構成要素は図１に記載さ
れた同じ番号の構成要素と同様に動作する。図４の装置
は、クロック・サイクルｎの開始点で、初期剰余Ｒ
_ｎ−１が剰余ラッチ１０２にあり、初期桁出しと倍数
（ＣＲＹ_ｎ−１とＭ_ｎ−１）は倍数ラッチ３０８に記憶
されている。実際の起動は、図８と図９の実施例に関連
して後により詳細に説明される。

【００１６】図１の２進除算器とは対照的に、本除算器
には、正と負の比復号器１２０、１２２と倍数ラッチ・
ドライバ１２４が除いてある。代わりに、比復号器加算
器から６つの下位ビットが排他的論理和ゲート３０２に
送られる。ここで、それらの６ビットはそれぞれ、比復
号器加算器１１８からの最上位ビット（ビット０）と論
理和が取られる。この方式で、比復号加算器１１８から
の和Ｓ´の６つの下位ビットは、最上位ビットがゼロ
（正の剰余）のとき比復号器３０４に真数の形で、最上
位ビットが１（負の剰余）のとき１の補数の形で供給さ
れる。この仕様の剰余において、任意の比復号器加算器
から送られる結果の最上位ビット（ＭＳＢ）はsumbit0
と呼ばれる。排他的論理和ゲートの出力（Ｓ´の下位の
６つのビットまたはその１の補数）を受け取るととも
に、対称型比復号器３０４は、比復号器加算器１１８か
ら除数Ｄとsumbit0 を受け取る。当然のことながら、図
４の対称型比復号器３０４は単に図１の正と負の復号器
１２０、１２２の組合せを示すものではない。こうした
組合せは、正と負の領域復号論理を１つの大きな復号器
に組み込み、比復号器加算器から最上位ビットを復号を
付け加えさえすれば達成できるが、これだけでは、回路
と集積回路上の面積の節約という目的を達成したことに
ならない。

【００１７】図４の対称復号器の利点は、倍数領域を適
切に選択することにより画定された１つの組合せ領域を
使用して、正と負の部分被除数値を処理することであ
る。比復号器加算器からの最上位ビットを１の補数であ
る負部分被除数として使用することにより、対称型比復
号器３０４は、それらが正であるかのようにすべての部
分被除数を復号して、比復号器加算器からの最上位ビッ
トを使用して、あいまいなケースを解消する。桁上げ伝
播加算器１０４からの桁出しは、Ｍ_ｎ＊Ｄの結果を除数
に加算するか除数から減算するかを選択するために使用
される（すなわち、桁上げなし＝加算、桁上げ＝減
算）。図４の対称型比復号器の動作は、図５を参照する
とよりよく理解できる。図５は正と負の比両方の組合せ
復号図である。図５において、４つの傾斜線４０２−４
０８はそれぞれ、Ｍ_ｎ＝０ないしＭ_ｎ＝２の領域の整数
境界を表す。倍数値は短縮形で指示されている、すなわ
ち、Ｍ_ｎ＝０はＭ_０で示され、Ｍ_ｎ＝１はＭ_１で示さ
れ、Ｍ_ｎ＝２はＭ_２で示される。２つの折れ線４１０、
４１２は、適切な対称性を達成するために発明者が選択
した境界を表す。特に、第１折れ線４１０は、Ｍ_ｎ＝０
とＭ_ｎ＝１の間の選択された境界を示す。同様に、第２
折れ線４１２は、Ｍ_ｎ＝１とＭ_ｎ＝２の間の選択された
境界を示す。

【００１８】図５に示すように境界領域を選択すること
により、本発明者は、わずか５つのあいまいな復号比が
あるように組合せ復号図を構成した（２つはＭ_ｎ＝１領
域で、３つはＭ_ｎ＝２領域）。これらのあいまいな比
（参照番号４１４ないし４２２で示される）は復号器３
０４により認識され、比復号器算器１の出力端からの最
上位ビット（ｓｕｍｂｉｔ０）を参照することにより適
切に処理される。特に、Ｍ_ｎ＝１領域中の部分４１４、
４１６の２つは、それらが１の補数化（ｓｕｍｂｉｔ＝
１）により正になった部分被除数である場合に限りＭ_ｎ
＝０と復号する。そうでない場合、これらの部分４１
４、４１６はＭ_ｎ＝１と復号する。さらに、Ｍ_ｎ＝１領
域の３つの部分４１８、４２０、４２２は、それらが、
１の補数化されてない部分被除数である場合に限り（ｓ
ｕｍｂｉｔ０＝０）Ｍ_ｎ＝２と復号する。そうでない場
合、これら３つの部分はＭ_ｎ＝１と復号する。

【００１９】例として、比復号器加算器１１８（図４）
は部分被除数０４（２進数０００００１００）から部分
除数８（Ｍ_ｎ−１＝１、Ｄ＝００００１０００（２進
数））を減算したと仮定する。比復号器１１８は、以下
に示すように部分除数の１の補数を部分被除数に加算す
ることにより減算を実行することになる。その結果の６つの下位ビットが排他的論理和ゲート３０
２に送られて、そこで、各ビットは比復号器加算器から
のビット０と排他的論理和が取られる。この場合、sumb
it0 は１となるので、その結果は１の補数となり、００
０００１００として復号器に送られる。

【００２０】図５を参照すると、部分除数が１０００で
あり部分被除数の６つの下位ビット（ａｂｃｄｅｆ）が
０００１００である場合、次の繰返しステップでの倍数
Ｍ_ｎは１または０となることが分かる。比復号器加算器
１１８の出力からsumbit0 に目を向けると、比復号器
は、部分被除数が１の補数を取ることにより正になると
設定してある。すなわち、値Ｍ_ｎ＝０は復号の結果とし
て出力される。ビット１は、２つ左に移送された結果
（ＳＬ２）が復号器３０４により入力されるために、不
必要になる。

【００２１】図６は、図４の加算器と排他的論理和部分
の実施例のより詳細な図である。図６に示すように、８
ビット加算器が比復号器加算器１１８として使用され、
ビット１が比復号器に送られず、ビット２ないし７がそ
れぞれsumbit0 と排他的論理和が取られて、その後で、
比復号器に送られる。図７は、部分剰余（排他的論理和
ゲートの出力）がａｂｃｄｅｆの形式であり除数が１ｘ
ｙｚの形式である比復号器３０４に具体化された論理式
を示す。sumbit0=0 は正の和を示すが、sumbit0=1 は負
の符号を示す。

【００２２】図４の実施例の動作がより詳細に記載され
る。クロック・サイクルｎの開始端で、初期剰余Ｒ
_ｎ−１が剰余ラッチ１０２に保持され、初期繰り上げ出
力ＣＲＹ_ｎ−１と倍数Ｍ_ｎ−１が倍数ラッチ３０８に保
持される。この例には、３４ビットの初期剰余と３２ビ
ットの除数も採用できる。サイクルｎの初めには、除数
Ｄ（除数レジスタ１１４から）は倍数ゲート１１２に送
られる。倍数ゲート１１２は、倍数選択線３１６により
選択されたように１Ｘまたは２Ｘ除数倍数を真数または
補数の形で形成する。倍数選択線３１６は前のサイクル
の倍数Ｍ_ｎ−１と桁上げ出力ＣＲＹ_ｎ−１を桁上げす
る。１（ＣＲＹ_ｎ−１＝１）の桁上げ出力により、倍数
ゲート１１２はＭ_ｎ−１＊Ｄの１の補数を出力する。桁
上げがない場合（ＣＲＹ_ｎ−１＝０）、倍数ゲート１１
２は真数の形式でＭ_ｎ−１＊Ｄを出力する。Ｍ_ｎ−１＊
Ｄ（倍数ゲート１１２から出力され、真数または補数形
式は平行に桁上げ伝播加算器１０４と比復号器加算器１
１８に供給される。桁上げ伝播加算器１０４は部分被除
数ＰＤ_ｎと倍数ゲートから出力されたＭ_ｎ−１＊Ｄ値の
和をとる。ＣＲＹ_ｎ−１（倍数選択線上）は、補数化さ
れた除数の倍数が選択されると（ＣＲＹ_ｎ−１＝１）新
たに１を生成して、桁上げ伝播加算器１０４に送る。そ
の結果現われた剰余Ｒ_ｎは剰余ラッチ１０２にラッチさ
れる。図４に示してあるように、部分被除数ＰＤ_ｎは２
ビット位置分左にＲ_ｎ−１を桁移動することにより形成
される。

【００２３】桁上げ伝播加算器１０４に平行して、比復
号器加算器は、部分被除数ＰＤ_ｎの下位８ビットと倍数
ゲートから出力されたＭ_ｎ−１＊Ｄ値の和をとる。その
和の最上位ビット（ビット０）は排他的論理和ゲート３
０２と上記のように倍数値Ｍ_ｎを作成するよう動作する
対称型比復号器３０４に入力される。そうしで生成され
たＭ_ｎ値は、桁上げ伝播加算器１０４からの桁上げ出力
ＣＲＹ_ｎとともに、倍数ラッチ３０８に記憶される。こ
のＭ_ｎ値、桁上げ出力ＣＲＹ_ｎ、および（比復号器加算
器からの）sumbit0は商生成器３０６に送られる。図１
の商生成器１０６のように、図４の商生成器３０６は、
桁上げ伝播加算器１０４からの桁上げ出力ＣＲＹ_ｎを使
用して、復号された倍数Ｍ_ｎから商のビットを判断す
る。しかし、図４の装置では、対称型比復号器３０４
は、復号された倍数の絶対値だけを供給する。したがっ
て、たとえば、比復号器加算器からの結果が負で、復号
された倍数がＭ１である場合、比復号器はＭ_ｎ＝１（２
進数０１）を出力することになるが、実さいには、適切
な倍数はＭ_ｎ＝−１（２進数１１）である。

【００２４】復号倍数が絶対値の形で供給されることを
補うために、比復号器加算器からのsumbit0 は商生成器
３０６に供給される。sumbit0=1 は復号された倍数の実
際の符号を示すので（sumbit0=1は負の倍数を、sumbit0
=0 は正の倍数を示す）、商生成器はこのビットを使用
して、適切な符号を反映するように復号された倍数値を
調整する。これは、sumbit0=1 のときに復号された倍数
を２の補数化することにより容易に実現できる。桁上げ
伝播加算器１０４からの桁上げ出力ＣＲＹ_ｎは、商生成
器により生成された商は倍数Ｍ_ｎまたは倍数マイナス１
（Ｍ_ｎ−１）に等しいかどうかを決定する。桁上げ出力
が１に等しい場合は、商Ｑ_ｎはＱ_ｎ＝（Ｍ_ｎ−１）とな
る。桁上げ出力ＣＲＹ_ｎが０（桁上げなし）に等しい場
合、Ｑ_ｎ＝Ｍ_ｎとなる。１度決定されると、商（２ビッ
ト）は商レジスタ１２６に蓄えられる。商レジスタ１２
６は最下位の２ビットで充足する。当然のことながら、
上記の原理は、復号当たり３ビット以上を生成する対称
型比復号器を考案するのにも使用できる。こうした実施
例では、倍数領域の数は、復号器が消化できるビット数
が増えるにつれて増加する。

【００２５】Ｂ）対称型比復号器を用いた改良型除算器図７の方程式により定義された対称型比復号器は、各繰
返しステップで４ビットの商を回収できる改良型除算回
路で使用できることが利点である。このような回路が図
８及び９に示されている。図８及び９の装置の動作は、
３２ビット除数が正になり００１ＸＸ．．．Ｘ．の形に
正規化される起動段階を取り入れている。除数レジスタ
（Ｗ−ＲＥＧ）７０２は正規化された除数を保持する。
上位ビット・オーバーフロー・トリガー７０４は、除数
が１を右に桁移送することにより正規化された場合に元
の除数の最下位ビット（ビット３１）を保持する。たと
えば、元の除数は０１ＸＸ．．．０１である場合、１の
右への移送が実行されて００１ＸＸ．．．Ｘの形に正規
化されて、オーバーフロー・トリガーが１に設定され
る。追加部分である起動段階では、６４ビットの固定小
数点被除数が正になり正規化される（すなわち、除数と
同じ量で同じ方向に桁移送される）。被除数の高位の３
２ビットは、高位被除数レジスタ（Ｈ−ＲＥＧ）７０６
に保持される。被除数の下位の３２ビットは、下位被除
数レジスタ（Ｌ−ＲＥＧ）７１０に保持される。Ｈ−Ｒ
ＥＧとＬ−ＲＥＧはそれぞれ２つのオーバーフロー・ト
リガー７０８、７１２を含む。Ｌ−ＲＥＧのオーバーフ
ロー・トリガー７１２は、起動段階で除数が最高の負の
数であり２ビット右に桁移送が必要なとき、または除数
が０１ＸＸ．．．Ｘの形の正の数であり１ビット右に桁
移送が必要なときに使用される。Ｈ−ＲＥＧのオーバー
フロー・トリガー７０８は、ＣＰＡ２７２８からの下
位の２ビットを保持するのに使用されるので、Ｈ−ＲＥ
Ｇ７０６、７０８は３４ビット・レジスタとして機能す
る。

【００２６】１度初期化されると、図８及び９の装置
は、繰返しステップ毎に４ビット（２つのビット対）の
割合で商の生成を始める。初期の商の対は第１商生成器
（Ｑ_ｎ−ＧＥＮ）７１４により生成される。初期の商の
対を生成するために、倍数Ｍ_ｎは、第１対称型比復号器
７１６でＨ−ＲＥＧビット２−７とＷ−ＲＥＧビット３
−５から復号される。倍数ゲート７１７の第１の組合せ
は、Ｍ_ｎ復号器７１６により供給されたＭ_ｎの値に応じ
て、２の補数化除数、左に１桁移送された２の補数化除
数（ＳＬ１）、またはゼロの２の補数のうち任意のもの
を第１の３４ビットＣＰＡ（ＣＰＡ１）７１８に供給す
る。次いで、第１の３４ビットＣＰＡはそのように供給
された値を左に２桁移送された正規化された被除数（Ｓ
Ｌ２）に加える。Ｍ_ｎと３４ビット桁上げ伝播加算器
７１８の動作の間の特定の関係は、以下の表３に示され
る。表３Ｍ_ｎ３２ビットＣＰＡ１の動作００の２の補数を減算する（ＣＰＡ１’７１８からの桁上げ出力ＣＲＹ_ｎを取り出す）１除数を減算する２左に１桁移送された除数を減算する

【００２７】当然のことであるが、動作サイクル中に、
第１のサイクル以外に、倍数ゲート７１７、７２５も、
桁上げＣＲＹ_ｎ＋１＝０のときに補数化除数または補数
化除数ＳＬ１を供給する。しかし、減算は第１サイクル
で行なわれなければならないので、桁上げが開始される
（第１サイクルのみで）。すなわち、この要因は表３で
は考慮されない。ＣＰＡ１７１８からの桁上げ出力
（ＣＲＹ_ｎ）と８ビット桁上げ伝播加算器（ＣＰＡ
２’）７２０からの結果（sumbit0 ）の最上位ビット
は、商生成器７１４で使用され、復号された倍数から商
の最初の２ビットを決定する。図４の実施例に関連して
説明すると、sumbit0 は、倍数の実際の符号を示す（倍
数は、対称型比復号器により絶対値の形でのみ供給され
る）。

【００２８】商の最初の２ビットを決定するために、su
mbit0 は０に設定される。これは、ＣＰＡ２’７２０が
これらのビットの決定に役割を果たさないことと正規化
された被除数が最初に正になることから第１倍数Ｍ_ｎが
常に正になることのためである。その後のサイクルで
は、sumbit0 は８ビット加算器７２０からＭ_ｎ＋２復号
器／ラッチ７３０にラッチされて、第１商生成器７１４
に送り返される。第１商生成器７１４による商ビットの
生成は以下の表４に示される。

【００２９】表４条件：ＣＲＹ_ｎ＝１（桁上げ出力）とｓｕｍｂｉｔ０＝
０条件：ＣＲＹ_ｎ＝０（桁上げ出力なし）とｓｕｍｂｉｔ
０＝０条件：ＣＲＹ_ｎ＝１とｓｕｍｂｉｔ０＝１条件：ＣＲＹ_ｎ＝０とsumbit0=１

【００３０】ＣＰＡ１７１８の動作に平行して、８ビ
ット桁上げ伝播加算器（ＣＰＡ１’）７２４は、ＳＬ２
から被除数の高位の８ビットを減算する。この減算は、
（Ｗ−ＲＥＧ７０２からの）除数の高位の８ビットの１
の補数またはＳＬ１の１の補数をＳＬ２に加えることに
より実施される。再び、加算器７２０に供給する適切な
値が、第２の倍数ゲート組合せ７２５に選択入力を供給
するＭ_ｎ復号器７１６により選択される。ＣＰＡ１’７
２４からのビット２ないし７は適切な部分被除数ＰＤ´
を表す。sumbit0 は、ＣＰＡ１’の最上位ビットであ
り、の結果の符号を表す。

【００３１】ＣＰＡ１’７２４からのsumbit0 は、ＣＰ
Ａ１’７２４からの出力されたビット２ないし７と排他
的論理和（ＸＯＲゲート７２２において）が取られる。
図６で説明されたように、ＸＯＲゲートは、これらのビ
ットが真数形式または１の補数形式で復号器に送られる
かどうかを決定する。sumbit0=1 は、第１の８ビットＣ
ＰＡ７２４からのビット２ないし７が、第２の倍数復号
器（Ｍ_ｎ＋１復号器）７２６により使用される前に補数
化されたビットでなければならないことを示している。
ＣＰＡ１’７２４のsumbit0=0 は、ビット２ないし７が
Ｍ_ｎ＋１復号器７２６により使用されている時に使用で
きることを示す。除数の高位３ないし５ビットもＷ−Ｒ
ＥＧ７０２（ＰＤ´／Ｄ´、ただしＤ´は部分除数であ
る）からの倍数復号器７２４にも供給される。Ｍ_ｎ＋１
復号器７２６により生成された倍数とＣＰＡ１７１８
（ＣＲＹ_ｎ）からの桁上げ出力が、第３の倍数ゲート７
２７の組合せに入力され、そこで、それらは、真数、Ｓ
Ｌ１真数、除数の２の補数、またはＳＬ１除数の２の補
数の任意のものを選択して、ＣＰＡ２７２８に送られ
る。ＣＰＡ２７２８は、ＣＰＡ１７１８から出力さ
れたＳＬ２剰余に上記のように供給された値を加算す
る。

【００３２】ＣＰＡ２の動作は以下の表５に記載されて
いる。表５Ｍ_ｎＣＲＹ_ｎ３２ビットＣＰＡ２の動作Ｍ_ｎ＝０ＣＲＹ_ｎ＝１ＰＤ＋０の２の補数（強制桁上げ）Ｍ_ｎ＝０ＣＲＹ_ｎ＝０ＰＤ＋０Ｍ_ｎ＝１ＣＲＹ_ｎ＝１ＰＤ＋除数の２の補数Ｍ_ｎ＝１ＣＲＹ_ｎ＝０ＰＤ＋除数Ｍ_ｎ＝２ＣＲＹ_ｎ＝１ＰＤ＋ＳＬ１除数の２の補数Ｍ_ｎ＝２ＣＲＹ_ｎ＝０ＰＤ＋ＳＬ１除数（ＣＲＹ_ｎ＝１は桁上げを示し、ＣＲＹ_ｎ＝０は桁上げなしを示す。）

【００３３】Ｍ_ｎ＋１復号器７２６により生成された倍
数も、第２商生成器（Ｑ_ｎ＋１ＧＥＮ）７２３において
３４ビットＣＰＡ２７２８からのＣＲＹ_ｎ＋１と組み
合わされる。この第２商生成器７２３は、以前記載され
た規則により第２の商の対を生成する。Ｌ−ＲＥＧ７１
０、７１２の内容は、左に４桁移送されて（ＳＬ
４）、４つの商ビットはレジスタの空の低位４ビット部
分にロードされる。ＣＰＡ２７２８からの３４ビット
剰余は、Ｈ−ＲＥＧ７０６、７０８に供給され、次のサ
イクルで使用される。ＣＰＡ２７２８の動作と平行し
て、ＣＰＡ２’７２０は、ＣＰＡ１７１８からの剰余
ＳＬ２の高位８ビットをとり、Ｍ_ｎ＋１復号器７２６に
より生成された倍数にしたがって、Ｗ−ＲＥＧ７０２
の真数、ＳＬ１真数または補数、またはＳＬ１補数の高
位８ビットを加える。ふたたび、Ｍ_ｎ＋１復号器７２６
により選択された倍数は、倍数ゲート７２９の第４の組
合せによりＣＰＡ２’７２０に供給される。

【００３４】ＣＰＡ２’７２０からのsumbit２ないし７
は、適切な部分被除数ＰＤ’を表し、sumbit0 は符号ビ
ットを表す。図６に関連して記載されたように、排他的
論理和ゲートの第２の組合せ７３２はsumbit0 を使用し
て、Ｍ_ｎ＋２復号器からの倍数が絶対値の形でのみ供給
されることを補正する。再び、８ビットＣＰＡ２’７２
０からのsumbit0=1 は、ＣＰＡ２’７２０からのビット
２ないし７が、第３の倍数復号器７３０（Ｍ_ｎ＋２復号
器）により使用される前に１の補数化される必要があ
る。ＣＰＡ２’７２０からのsumbit0=0 は、ＣＰＡ２’
７２０からのビット２ないし７は、それらがＭ_ｎ＋２復
号器７３０により使用されるときに使用できる。（Ｗ−
ＲＥＧ７０２からの）除数もＭ_ｎ＋２復号器７３０に供
給されて、その除数から次の倍数を生成できるようにな
る。

【００３５】Ｍ_ｎ＋２復号器７３０により生成された倍
数、ＣＰＡ２’７３０からのsumbit0 、ＣＰＡ２７２
８からの桁上げ出力（ＣＲＹ_ｎ＋１）は、Ｍ_ｎ＋２復号
器ラッチ７３１においてラッチされて、次のサイクルで
使用できる。Ｍ_ｎ＋２復号器７３０でラッチされた倍数
とラッチされたＣＲＹ_ｎ＋１は、次の除算繰返しステッ
プのために、真数の除数、ＳＬ１真数の除数、２の補数
の除数、またはＳＬ１の２の補数の除数のどれかを、Ｈ
−ＲＥＧ７０６、７０８からのＳＬ２除数に加算するか
を決定する。次の除算繰返しステップと以後の繰返しサ
イクルにおける第１の商の対は、ラッチされた倍数、ラ
ッチされたsumbit0 （Ｍ_ｎ＋２復号器ラッチ７３１によ
りラッチされている）およびＣＰＡ１７１８の桁上げ
出力ＣＲＹ_ｎから決定される。商ビットをＬ−ＲＥＧ
７１０、７１２の空の部分にロードする代わりに、商は
別の商レジスタにロードできる。従来そうであるよう
に、商を保持するレジスタは、固定小数点除算の例外を
検出する論理を備えることができる。それらの例外は割
込みによりシステムに報告される。

【００３６】Ｃ）実行時間を半減する共通データ経路を
使用する除算および２進数変換回路図８及び９の２つの空の３４ビット加算器７１８、７２
８は、２進数変換（ＣＶＢ）回路と共有できることが利
点である。除算とＣＶＢ命令用の共通データ経路を使用
することにより、かなりの量のチップ論理とチップ面積
が節約できる。さらに、チップの交点の数も、それぞれ
の時間の損失とともに、減少させることができる。さら
に有利なことは、２つの空の加算器の使用によりＣＶＢ
の実行時間を半分に削減でき（１６サイクルから８サイ
クルに）、除算の実行時間も削減できる（２８から１３
サイクルに）。２進数への変換命令は、図１０を参照し
て説明される。この変換命令とは、２進形で表された１
０進ディジットを２進数に変換する命令である。たとえ
ば、１６のディジット（１５のディジットは数を表し、
１つは数の符号を表す）で表された１０進数は３２ビッ
ト２進ワードに変換できる。１０進ディジットのダブル
・ワードの高位３２ビット・ワード８０２は、汎用レジ
スタからのＣＶＢ回路に供給される。高位３２ビット・
ワード８０２において、８つの１０進ディジットはそれ
ぞれ４ビットで表される。低位の３２ビット・ワード
（図示せず）では、７つの１０進ディジットはそれぞれ
４ビットであらわされ、低位の４ビットは１０進数の符
号を表す。図１０に示すように、高位３２ビット・ワー
ドのビット０−３により定義された高位１０進ディジッ
ト（Ａ）が第１復号器８０４により復号され、その復号
結果はＣＰＡ１７１８に送られる。第２復号器８０６
は、高位３２ビット・ワードのビット４−７により定義
された第２の１０進ディジット（Ｂ）を復号して、その
復号結果をＣＰＡ２７２８に送り（ＣＰＡ１７１８
からの出力のＳＬ１とＳＬ３により空になった位置に送
られる）。ＣＰＡ２からの出力は、第１の２つの変換１
０進ディジットの２進数であり、Ｗ−ＲＥＧ７０２に
ラッチされる。

【００３７】次に、１つ（ＳＬ１）左に桁送りされたＷ
−ＲＥＧ７０２の内容と３つ（ＳＬ３）左に桁送りさ
れたＷ−ＲＥＧ７０２の内容をＣＰＡ１に送り、次の１
０進ディジットの復号結果を各桁上げ伝播加算器の空の
ビット位置に加算する。変換された数のＳＬ１およびＳ
Ｌ３加算により１０の乗算が行なわれたことになる。各
１０進ディジットの最上位ビット（ビット０）は、対応
する桁上げ伝播加算器７１８、７２８の左側に直接ゲー
トされる（すなわち、ＣＰＡ１７１８は１０進ディジ
ットＡのビットＡ０を受け取り、ＣＰＡ２は１０進ディ
ジットＢのビットＢ０を受け取る）。復号器８０４、８
０６は、４つのオリジナル・ビットから各ディジットの
残りの３つのビットを作成し、それらを対応する桁上げ
伝播加算器の右側にゲートする。１０進ディジットが
「８」（１０００２進法）の場合、復号器はビット１
−３（たとえば、Ａ１−Ａ３またはＢ１−Ｂ３）に対し
て「１１１」を出力する。１０進ディジットが「９」
（１００１２進法）の場合、復号器はビット１−３に
対して「１１１」を出力し、新しい１を対応する桁上げ
伝播加算器に追加する。他の１０進数（００００ないし
０１１１、２進法）の下位の３ビットは、元の形のまま
復号器から桁上げ伝播加算器にゲートされる。

【００３８】ダブル・ワードの最下位１０進ディジット
（ＬＳＤ）は、１０進数の符号を示す。負の数は１６進
ディジット値ＢまたはＤにより示される。１６進ディジ
ット値Ａ、Ｃ、ＥまたはＦは正の数を示す。最下位ディ
ジットが１０（１６進数）よりも小さいと例外データを
合図するような回路構成も追加できる。負の数（ＬＳＤ
＝ＢまたはＤ）では、ＣＰＡ１からの結果が２の補数の
形でＣＰＡ２に供給される。１０進数が正であると（Ｌ
ＳＤ＝Ａ、Ｃ、ＥまたはＦ）、ＣＰＡ１の結果は補数の
形でＣＰＡ２に供給される。上記の実施例では、ＬＳＤ
以外の１０進ディジットは決して１０以上にはならない
ことが理解されるであろう。この状態が発生すると（す
なわち、ＬＳＤ以外のディジットが１０以上である）例
外データを合図するような回路構成も追加できる。２つ
のカスケード式の桁上げ伝播加算器を使用すると、１サ
イクル当たり２つの１０進ディジットの変換が可能にな
る（１６ディジットで表された１つの１０進数に対して
８サイクルづつ利用できる）。

【００３９】Ｄ）実行時間矩縮２進変換回路ＣＶＢ動作の実行時間を４サイクルに減少する２進変換
回路の他の実施例を図１１に示す。図１０の回路と同
様、図１１の回路は１５ディジット＋１符号ディジット
からなる１０進数を２進形式に変換し、左から右に（最
上位から最下位へ）１０進ディジットを検査する。図１
１の装置は第１桁上げ保存加算器９０２と第１桁上げ伝
播加算器９０４によりダブル・ワードの１０進ディジッ
トの第１の対を変換し、第２ＣＳＡ／ＣＰＡ対９０６、
９０８によりダブル・ワードの１０進ディジットの第２
対を変換し、その後変換された数はレジスタ（Ｗ−ＲＥ
Ｇ）９１０にラッチされる。図１１では、４（２つの
対）で１グループのそれぞれで１０進ディジットが文字
ＡないしＤにより表される。図１０のＷ−ＲＥＧ７０
２と同様に、Ｗ−ＲＥＧ９１０は３２ビット・レジス
タである。図１１では、Ｗ−ＲＥＧ９１０の３２ビッ
トはＷ０−Ｗ３１（Ｗ０は最上位ビット）により示され
る。同時に４つの１０進ディジットの正確なビットにア
クセスするとともに正確な新しい１の値に（ＨＡ−Ｈ
Ｄ）にアクセスするために、図１１の回路は、図１０の
実施例の復号器８０４、８０６と同様に動作する４つの
復号器９１２−９１８を使用する。

【００４０】桁上げ保存加算器９０２、９０６はそれぞ
れ、４つの４−２ＣＳＡ（９２０−９２６と９３２−９
３８）と２８の３−２ＣＳＡ（参照番号９２８、９３
０、９４０、９４２により示された形式）を含む。４−
２ＣＳＡは、以下に示す最初の４つの列の加算を処理す
る。３−２ＣＳＡは、残りの列の加算を処理する。４−
２ＣＳＡと単一レベルＣＳＡトリーの例は「４−２桁上
げ保管加算器モジュール」ＩＢＭテクニカル・ディスク
ロージャ・ブルテンＶｏｌ．２３，Ｎｏ．８、１９８９
年１月、ｐｐ．３８１１−３８１４（ＩＢＭＴｅｃｈ
ｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ
Ｖｏｌ．２３，Ｎｏ．８，Ｊａｎｕａｒｙ１９８
９，ｐｐ．３８１１−３８１４，ｅｎｔｉｔｌｅｄ″４
−２Ｃａｒｒｙ−ＳａｖｅＡｄｄｅｒＭｏｄｕｌ
ｅ″）に示してある。この論文は参考のために本明細書
に組み込まれている。

【００４１】２進値の結果を得るのに加算される数字の
量が異なること以外は図１１の装置で使用されたＣＶＢ
は図１０のそれと同様である。図１１の装置の方が多く
の数字が加算される。図１０のＣＶＢ回路におけるよう
に、第１の変換２進数（図８の実施例のＣＰＡ１７１
８）は以下のように式１により定義される。（式１）Ｗ３．．．Ｗ３０Ｗ３１Ａ１Ａ２Ａ３＋Ｗ１．．．Ｗ２８Ｗ２９Ｗ３０Ｗ３１Ａ０＋ＨＡ第１変換数さらに、図１０のＣＰＡ１／ＣＰＡ２７１８、７２８
のように、図１１の実施例の第１ＣＳＡ／ＣＰＡ対は、
以下のようにして第１の２つの変換数を生成する。

【００４２】第１変換数に式１を代入すると、式２は次
のようになる。（式３） W3 ・・・W30 W31 A1 A2 A3 B1 B2 B3 + W1 ・・・W28 W29 W30 W31 A0 + HA + W3 ・・・・・・ W30 W31 A1 A2 A3 B0 + W1 ・・・・・・ W28 W29 W30 W31 A0 + HA + HB ( 第１および第２変換数）

【００４３】ディジットＡに対して、Ｗ−ＲＥＧ９１
０のＳＬ１とＳＬ３、第１復号器９１２のディジットＡ
の正確なビットおよび復号器９１２からのＨＡが一緒に
加算される。ディジットＢに対して、第１変換ディジッ
トＡのＳＬ１とＳＬ３、第２復号器９１４のディジット
Ｂの正確のビットおよび復号器９１４のＨＢは一緒に加
算される。この加算をより効率よく行なうために、第１
ディジットからの新しい１（ＨＡ）が第１列に動かされ
て、３つのＨＡが行２に加算される。ＨＡは行５に加算
される（以下を参照のこと）

【００４４】列８７６５４３２１行 W30 W31 A1 A2 A3 B1 B2 B3 １ + W28 W29 W30 W31 A0 HA HA HA ２ + HA ３ + W28 W29 W30 W31 A1 A2 A3 B0 ４ + W26 W27 W28 W29 W30 W31 A0 HA ５ + HA ６ + HB ７（第１の２つの１０進数の２進数への変換）

【００４５】上記の加算を実行するのに、４−２ＣＳＡ
９２０−９２６は、第１の４つの列のそれぞれに使用
され、３−２ＣＳＡ９２８、９３０は、４番目の列以
降の各列に使用される。列１は４−２ＣＳＡ９２０に
より加算される。５つの入力は行１ないし行５である。
行６はＣＰＡ１９０４の左側のビット位置３１に加算
される。行７は（新しい１）の桁上げとしてＣＰＡ１
９０４に加算される。列４の後で１行削除されているの
は、その位置では行２と４が等しくなるからである。行
２と４は、列５からビットが左に１つ桁移送される（２
倍化と等価である）場合に１つの行に結合される（列５
から始まる）。図１１では、第１桁上げ保存加算器９０
２が各列を加算して、和と桁上げを作成する。第１桁上
げ伝播加算器９０４は、第１桁上げ保存加算器９０２か
らの和と桁上げを加算する。上記の処理は、１０進ディ
ジット（Ｃ、Ｄ）の第２対にも続いて行なわれ、第２桁
上げ保存加算器９０６でＸビットを使用するので、ＣＰ
Ａ１からの出力ＸバスはＷビットとＸビットを置換す
る。、同様に、第２ＣＳＡ／ＣＰＡ対では、Ａディジッ
トがＣディジットと置換され、ＢディジットがＤディジ
ットと置換される。ＣＰＡ２９０８から出力された和
はＷ−ＲＥＧにラッチされ、次のサイクルで使用され
る。次のサイクルでは、１０進ディジットの次の２つの
対が変換される。

【００４６】ダブルワードの最後の４つのディジットＡ
ＢＣＤが復号されるときには、上記とは異なる変換が行
なわれる。ＡとＢディジットは第１ＣＳＡ９０２と第
１ＣＰＡ９０４により（上記のように）変換される。
ディジットＣは変換される最後のデータ・ディジットで
ある。ディジットＣは、第１ＣＰＡ９０４の出力を取
り、第２ＣＰＡ９０８によりその出力を左に１および
３桁移送することにより変換される。ディジットＣの復
号結果は、対応する空のビット位置に挿入される（たと
えば、図１０の実施例ではＣＰＡ２７２８が行ったの
と同様である）。第２ＣＳＡ９０６はその処理には加
わらない。ダブルワードの最後のディジットは符号ディ
ジットである。符号ディジットが正である場合（すなわ
ち、１６進数のＢでもＣでもない）、第２ＣＰＡ９０
８の出力が最終的な結果になり、汎用レジスタに保管さ
れる。符号ディジットが負の場合、第２ＣＰＡ９０８の
出力はＷ−ＲＥＧ９１０に入力される。別のサイクル
が加算されて、Ｗ−ＲＥＧ９１０の内容を２の補数化
し（第２ＣＰＡ９１０を介して）、その後その符号が付
けられ変換された数が汎用レジスタに送られる。本発明
の範囲と精神から逸脱しない変更と修正は当業者にとっ
て明らかであろう。すなわち、当然のことながら、上記
の実施例は本発明を制限するものではなく例として開示
されたものである。

【図面の簡単な説明】

【図１】従来の２進除算器のハードウェアの構成図。

【図２】比復号器の境界領域と部分被除数／除数の比を
示し、正の部分被除数を表す図。

【図３】比復号器の境界領域と部分被除数／除数の比を
示し、負の部分被除数を表す図。

【図４】対称型比復号器を備えた改良型２進除算器を示
す構成図。

【図５】図４、図８、図９の対称型比復号器の実施例の
境界領域を示す図。

【図６】図４の比復号器加算器と排他的論理和ゲートの
より詳細な構成図。

【図７】図４、図８、図９の対称型比復号器に具体化さ
れた論理方程式を示す図。

【図８】１クロック・サイクル当たり４つの商ビットを
生成可能な非復元除算を実行する装置の実施例を示す構
成図。

【図９】１クロック・サイクル当たり４つの商ビットを
生成可能な非復元除算を実行する装置の実施例を示す構
成図。

【図１０】図８および図９の装置と共通データ・パスを
共有する２進変換回路の実施例を示す構成図。

【図１１】４つのサイクルで１０進ディジットの６４ビ
ット・ダブル・ワードを回収可能な２進値変換回路の他
の実施例を示す構成図。

【符号の説明】

１０４桁上げ伝播加算器１１２倍数ゲート１１４除数レジスタ１１８比復号器加算器３０２排他的論理和ゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−214037（ＪＰ，Ａ) 特開昭61−7939（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】多重ディジット１０進数を２進数に変換す
る装置において、前記多重ディジット１０進数を保持する記憶手段と、この記憶手段に接続されて前記多重ディジット１０進数
内の１０進ディジットの第１の対を第１の２進表現に同
時に変換する第１の変換手段であって、前記記憶手段から前記１０進ディジットの第１の対を受
け取り、第１および第２の復号されたディジットを生成
する第１の論理復号器と、前記第１および第２の復号さ
れたディジットを受け取り、それらから前記第１の２進
表現を生成する第１の加算器とを有する第１の変換手段
と、前記第１の変換手段および前記記憶手段に接続されて前
記多重ディジット１０進数内の１０進ディジットの第２
の対および前記第１の２進表現を前記第１および第２の
１０進ディジットの対によって決定される１０進数の第
２の２進表現に同時に変換する第２の変換手段であっ
て、前記記憶手段から前記１０進ディジットの第２の対
を受け取り、第３および第４の復号されたディジットを
生成する第２の論理復号器と、前記第１の加算器からの
結果および前記第２の論理復号器からの第３および第４
の復号されたディジットを受け取り、それらから前記第
１の２進表現を生成する第２の加算器とを有する第２の
変換手段と、を備えていることを特徴とする装置。
【請求項２】前記第２の変換手段に接続されて前記第２
の２進表現を記憶し、この第２の２進表現の少なくとも
一部分を前記第１の変換手段に与える第２の記憶手段を
更に備え前記第１の変換手段は前記第２の２進表現の少なくとも
一部分を、前記１０進ディジットの次のものと結合して
その結合された１０進表現を形成する結合手段を有して
いることを特徴とする請求項１記載の装置。
【請求項３】多重ディジット１０進数を２進数に変換す
る装置において、前記多重ディジット１０進数を保持する記憶手段と、前記記憶手段に接続されて前記多重ディジット１０進数
内の１０進ディジットの第１の対を第１の２進表現に同
時に変換する第１の変換手段と、前記第１の変換手段および前記記憶手段に接続されて、
前記多重ディジット１０進数内の１０進ディジットの第
２の対を、前記第１および第２の１０進ディジットの対
によって決定される１０進数の第２の２進表現に同時に
変換するための第２の変換手段と、を備え、（ａ）前記第１の変換手段は、（ｉ）前記記憶手段から前記第１の対内の前記１０進
ディジットの第１の連続部を受け取り第１の復号された
ディジットを生成する第１の復号器と、（ｉｉ）前記記憶手段から前記第１の対内の前記１０
進ディジットの第２の連続部を受け取り第２の復号され
たディジットを生成する第２の復号器と、（ｉｉｉ）前記第１および第２の復号されたディジッ
トを受け取り、これらから前記第１の２進表現を生成す
る第１の論理加算器と、を有し、（ｂ）前記第２の変換手段は、（ｉ）前記記憶手段から前記第２の対内の前記１０進
ディジットの第１の連続部を受け取り、第３の復号され
たディジットを生成する第３の復号器と、（ｉｉ）前記第２記憶手段から前記第２の対内の前記
１０進ディジットの第２の連続部を受け取り第４の復号
されたディジットを生成する第４の復号器と、（ｉｉｉ）前記第３の復号されたディジット、前記第
４の復号されたディジット、および前記第１の２進表現
を受け取り、これらから前記第２の２進表現を生成する
第２の論理加算器と、を有していることを特徴とする装置。
【請求項４】前記第１および第２の論理加算器の各々
は、桁上げ伝播加算器を直列接続した桁上げ保存加算器
を有していることを特徴とする請求項３記載の装置。
【請求項５】前記第１の論理加算器は、前記第１の復号されたディジットを受け取るように前記
第１の復号器に接続され、かつ前記第２の復号されたデ
ィジットの少なくとも一部分を受け取るように前記第２
の復号器に接続された第１の桁上げ保存加算器と、この第１の桁上げ保存加算器と直列に接続され、その出
力を受け取る第１の桁上げ伝播加算器と、を有し、前記第２の論理加算器は、前記第３の復号されたディジットを受け取るように前記
第３の復号器に接続されるとともに、前記第４の復号さ
れたディジットの少なくとも一部分を受け取るために前
記第４の復号器に接続され、更に前記第１の桁上げ伝播
加算器に接続された第２の桁上げ保存加算器と、前記第２の桁上げ保存加算器に直列に接続されてその出
力を受け取り、前記第２の２進表現を生成する第２の桁
上げ伝播加算器と、を有していることを特徴とする請求項３記載の装置。
【請求項６】多重ディジット１０進数を２進数に変換す
る装置において、（ａ）前記多重ディジット１０進数を複数の２進コー
ド化された１０進ディジットとして記憶する第１のレジ
スタと、（ｂ）前記第１のレジスタから、前記２進コード化さ
れた１０進ディジットの第１のものを受け取り第１の復
号されたディジットを生成する第１の復号器と、（ｃ）前記第１のレジスタから、前記２進コード化さ
れた１０進ディジットの連続した第２のものを受け取
り、第２の復号されたディジットを生成する第２の復号
器と、（ｄ）前記第１の復号されたディジットを受け取るよ
うに接続された第１の桁上げ伝播加算器と、（ｅ）前記第１の桁上げ伝播加算器からシフトされた
結果を受け取るように接続されるとともに、前記第２の
復号されたディジットを受け取るように接続されて前記
第１および第２の２進コード化された１０進ディジット
の２進表現を生成する第２の桁上げ伝播加算器と、（ｆ）前記第１および第２の２進コード化された１０
進ディジットの前記２進表現を受け取るように接続され
た第２のレジスタと、を備えていることを特徴とする装置。
【請求項７】多重ディジット１０進数を２進数に変換す
る装置において、（ａ）前記多重ディジット１０進数を複数の２進コー
ド化された１０進ディジットとして記憶する第１のレジ
スタと、（ｂ）前記第１のレジスタから前記２進コード化され
た１０進ディジットの第１の連続するものを受け取り第
１の復号されたディジットを生成する第１の復号器と、（ｃ）前記第１のレジスタから前記２進コード化され
た１０進ディジットの第２の連続するものを受け取り第
２の復号化されたディジットを生成する第２の復号器
と、（ｄ）前記第１のレジスタから前記２進コード化され
た１０進ディジットの第３の連続するものを受け取り第
３の復号化されたディジットを生成する第３の復号器
と、（ｅ）前記第１のレジスタから前記２進コード化され
た１０進ディジットの第４の連続するものを受け取り第
４の復号化されたディジットを生成する第４の復号器
と、（ｆ）前記第１の復号器から前記第１の復号されたデ
ィジットを受け取るとともに前記第２の復号器から前記
第２の復号されたディジットを受け取る第１の桁上げ保
存加算器と、（ｇ）前記第１および第２の復号器に接続されるとと
もに、前記第１の桁上げ保存加算器から第１の結果を受
け取る第１の桁上げ伝播加算器と、（ｈ）前記第１の桁上げ伝播加算器からの結果、前記
第３の復号器からの前記第３の復号されたディジット、
および前記第４の復号器からの前記第４の復号されたデ
ィジットを受け取るように接続された第２の桁上げ保存
加算器と、（ｉ）前記第３および第４の復号器に接続されるとと
もに前記第２の桁上げ保存加算器からの第２の結果を受
け取るように接続されて、前記２進コード化された１０
進ディジットの第１乃至第４の連続するものの２進表現
を生成する第２の桁上げ伝播加算器と、（ｊ）前記第２の桁上げ伝播加算器からの前記２進コ
ード化された１０進数の第１乃至第４の連続するものの
前記２進表現を受け取るように接続されるとともに、前
記第１の桁上げ保存加算器に前記２進表現の少なくとも
一部分を与えるように接続された第２のレジスタと、を備えていることを特徴とする装置。
【請求項８】被除数から除数の倍数を引くことによって
部分剰余が求められる非回復型２進除算装置に用いら
れ、前記部分剰余の正および負の値用の統一された比復
号器において、前記部分剰余および前記除数の少なくとも高位部分を受
け取り、前記部分剰余および前記部分除数から復号され
た倍数を決定する論理手段を含み、前記論理手段は、前記部分剰余および前記部分除数を受
け取るために接続され、前記部分剰余および前記部分除数の値の部分集合であっ
て、前記部分剰余の符号に依存する復号された倍数が５
個以下である部分集合を復号する復号手段を備えている
ことを特徴とする統一された比復号器。
【請求項９】被除数から除数の倍数を引くことによって
部分剰余が求められる非回復型２進除算装置に用いられ
る比復号器において、前記除数が１ｘｙｚの形のとき、この１ｘｙｚの第１の
オペランドを受け取るための第１の入力手段と、前記部分剰余が左に２だけシフトされた後の前記部分剰
余の６個の連続する高位ビットａｂｃｄｅｆの形の第２
のオペランドを受け取るための第２の入力手段と、前記部分剰余の符号（ｓｕｂｍｉｔ０）を示すビット受
け取る第３の入力手段と、Ｍ_０に等しい倍数を決定
し、【数１】の論理演算を実行する第１論理ゲート手段を含む第１手
段と、Ｍ_２に等しい倍数を決定し、【数２】の論理演算を実行する第２論理ゲート手段を含む第２手
段と、Ｍ_１に等しい倍数を決定し、【数３】の論理演算を実行する第３論理ゲート手段を含む第３手
段と、を含み、ｓｕｂｍｉｔ０＝１は前記部分剰余の負の符号
を示す、請求項８記載の統一された比復号器。
【請求項１０】被除数と除数を使用して非回復型除算を
実行する装置において、前記被除数の高位部分および前記除数の高位部分を受取
るように接続された第１の比復号器と前記第１の比復号
器に結合されて前記被除数の前記高位部分を受け取るよ
うに接続された第１の桁上げ伝播加算器と、この第１の桁上げ伝播加算器に直列に接続された第２の
桁上げ伝播加算器と、前記第１の比復号器に結合されて前記被除数および前記
除数を受取りキャリアウトを示す出力を含む第３の桁上
げ伝播加算器と、この第３の桁上げ伝播加算器に直列に接続され、キャリ
アウトを示す出力を含む第４の桁上げ伝播加算器と、前記第１の桁上げ伝播加算器の出力と前記第２の桁上げ
伝播加算器の入力との間に配置され、前記第３の桁上げ
伝播加算器からの前記キャリアウトを受け取る第２の比
復号器と、前記直列接続された第１および第２の桁上げ伝播加算器
の出力に結合された第３の比復号器と、前記第１乃至第３の比復号器および第３乃至第４の桁上
げ伝播加算器に結合され、前記第３乃至第４の桁上げ伝
播加算器の各々からの前記キャリアウトと、前記第１乃
至第３の比復号器によって発生された倍数とに応じた商
を発生する商発生手段と、を備えていることを特徴とする装置。
【請求項１１】部分剰余および部分除数から倍数を復号
する装置において、前記部分剰余が負であるときを決定する決定手段と、この決定手段に接続されて前記部分剰余が負であるとき
に前記部分剰余の一部分を補数化する補数化手段と、前記補数化手段および前記決定手段に接続されるととも
に前記部分除数を受け取るように接続され、前記部分剰
余および前記部分除数に応答して前記倍数を生成する復
号手段と、を備え、前記生成された倍数は５個以下であることを特徴とする
装置。
【請求項１２】前記部分除数が１ｘｙｚの形をとり、前
記部分剰余が左に２だけシフトされた後の前記部分剰余
の６個の連続する高位ビットがａｂｃｄｅｆの形をと
り、前記復号手段は、Ｍ_０に等しい倍数を決定し、【数４】の論理演算を実行する第１論理ゲート手段を含む第１手
段と、Ｍ_２に等しい倍数を決定し、【数５】の論理演算を実行する第２論理ゲート手段を含む第２手
段と、Ｍ_１に等しい倍数を決定し、【数６】の論理演算を実行する第３論理ゲート手段を含む第３手
段と、を含み、ｓｕｂｍｉｔ０＝１は前記部分剰余の負の符号
を示す、請求項１１記載の装置
【請求項１３】正規化された被除数から正規化された除
数の倍数を引くことによってその差およびキャリアウト
を求める第１の加算手段と、前記正規化された被除数の一部分から前記正規化された
除数の倍数の一部分を引くことによって部分剰余および
この部分剰余の符号を示す符号ビットを求める第２の加
算手段と、前記部分剰余および前記符号ビットを受け取るように接
続されて前記部分剰余の一部分と前記符号ビットの排他
的論理和を取ることによって正の部分被除数を求める補
数化手段と、前記補数化手段および前記第２の加算手段に結合され
て、前記符号ビット、前記正規化された除数および前記
正の部分被除数に応答して正の倍数を生成する復号手段
であって、値が前記符号ビットの値に依存する、５個以
下の値の倍数を復号する手段を含む復号手段と、前記キャリアウト、前記符号ビット、および前記正の倍
数を受け取るように接続されて前記部分剰余が負であっ
たことを符号ビットが示しているときに真の倍数を生成
するように前記正の倍数の２の補数を求め、前記真の倍
数から前記キャリアウトを引くことによって部分商を生
成する商決定手段と、を備えていることを特徴とする非回復型の２進除算を実
行する装置。
【請求項１４】正規化された部分被除数および正短化さ
れた除数の倍数の高位部が減じられて部分剰余およびこ
の部分剰余の符号を示す符号ビットを生成する、非回復
型除算を実行する装置において、前記部分剰余および前記符号ビットを受け取るように接
続されて、前記部分剰余の一部および前記符号ビットの
排他的論理和を演算して正の部分被除数を生成する補数
化手段と、前記補数化手段に結合されるとともに前記符号ビットお
よび前記正規化された除数の少なくとも一部分を受け取
るように接続されて前記符号ビット、前記正の部分被除
数および前記正規化された除数に応答して正の倍数を生
成する復号手段であって、値が前記符号ビットに依存す
る５個以下の倍数を復号する手段を含む復号手段と、を備えていることを特徴とする比復号器。