JPS617939A - 高基数非回復型除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高基数非回復型除算装置に係り、特に部分商
の予測を、より高速に行う制御回路に関する。

従来から、除算の一方式として除数のに倍を加減算する
ことを繰り返すことにより、商を求めてゆく非回復型除
算方式が多く用いられてきた。

（例えば、特願昭５９−０１５６２１．特願昭５９−０
５７６７６、特願昭５９−０７０３５３参照） この非回復型除算の第ｉステップでは、次の式％式％ 但し、ｐｉは部分剰余 ｄは除数、ｒは基数 ｍｉは部分商で基数をｒとすると、 −ｒ＋１≦ｍｉ≦ｒ−１ ■式を演算して得られるρｉ１１が条件■を満たすよう
にｌ１ｌｉが選択され、そのｍｉを用いて■が計算され
る。

実際の計算機上では、ｐｉ及びｄの上位ビット（それぞ
れ、Ｐｉ＋Ｄとする）をｌｌ１ｉを決定するのに充分な
精度の桁数だけ取り出し、部分商予測テーブルを検索す
ることによりｌｌ１ｉを決定し、そのｌｌ１ｉを用いて
■式から正確なｐｉ＋１を確定する。

ここで、■式のｍ１Ｘｄの演算は、乗算器を用いる方法
１倍数毎の減数レジスタを持つ方法１桁上げ保存加算器
を用いる方法等、種々の実現手法が公知となっており、
ｒｘｐｉ　　＋ｎ１ｘｄの減算は通常の加減算回路等公
知の手法で実現できる。

又、部分商の予測回路の実現方法としては、階層的に構
成することにより、予測回路を縮少する工夫、Ｐｉの正
、負に対して、予測表が対称に近い形であることに着目
して予測回路を縮少させる工夫等も公知となっている。

上記Ｐｉの正、負に対して、予測表が対称に近い形であ
ることに着目して予測回路を縮少させる方法については
、特願昭５９−０７０３５３に開示されおり、Ｐｉの正
、負の符号に応じて、２種類備えるべきテーブルを、一
方の符号（例えば、正の符号）のテーブルに圧縮して構
成したもので、高基数非回復型除算装置における部分商
予測回路のハードウェア量を、従来方式の約半分に削減
したものである。

然して、この方式においては、該Ｐｉによって、上記予
測テーブルを検索する為のデコード時間（復号化時間）
が長くかかり、部分商の予測に時間がかかる問題があり
、高速化の為の手法が要望されていた。

〔従来の技術〕

第２図は高基数非回復型除算装置の従来例をブロック図
で示したものである。

先ず、除数レジスタ（１１Ｓ１１）　１に除数が置数さ
れ、倍数発生回路（ＭｕＬＴ）２に入力される。

倍数発生回路（ＭＵＬＴ）　２においては、部分商予測
回路（ＱＰ）　３からの部分商予測信号（以下ｍと云う
）を受けて、基数が１６の場合には−１５，−１４，−
１３，−。

−２，−１，０，＋Ｌ＋２．−、＋１４．＋１５倍の除
数を作成する回路であり、例えば総ての倍数を予め作成
しておき選択する方法、汎用的乗算器を利用する方法。

上記基数よりも数の少ない減数レジスタと、多段の桁上
げ保存加算器（Ｃ３Ａ）で計算する方法（特願昭５９−
０１５６２１参照）等、種々の方法が知られている。

部分剰余レジスタ（ＰＲ）　４においては、演算の最初
に被除数が設定された後、以後毎演算サイクル毎に、新
たな部分剰余（Ｐｉ）が置数される。

加算器１（ＡＤＤＥｌ？ｌ）　５１は部分剰余レジスタ
（ＰＲ）　４の上位数ビットと、倍数発生回路（Ｍ［Ｉ
ＬＴ）　２の出力である！ＤＳＲの上位数ビット、及び
加算器２（ＡＤＤＥＲ２）５２からの桁上げ信号〔桁上
げ先見回路（ＣＬＡ）　５２１の出力信号〕とを用いて
加算を行い、補数発生器（ＣＯＭＰ）　１０と、剰余レ
ジスタ（ＲＭＤ）　６に出力される。

補数発生器（ＧＯＭＰ）　１０においては、加算器１　
（ＡＤＤＥｌ？１）　５１の符号ビットが°１”の時に
は、入力データ〔加算器１（ＡＤＤＨＲＩ）　５１の出
力〕の１の補数を、該符号ビットが“０゛の時には、該
入力データをその侭、デコーダ（ＤＥＣ）　Ｉｆに出力
するように機能する。

デコーダ（ＤＥＣ）　１１においては、補数発生器（Ｃ
ＯＭＰ）１０で得られた結果を復号化して、部分商予測
回路（ＱＰ）　３に入力する。

部分商予測回路（ＱＰ）　３においては、ｒＰＲｉ＋’
ｍＤｓＲ」　〔即ち、加算器１（ＡＤＤＩ！Ｒ１）　５
１の出力〕の上位数ビットのデコード結果と、除数レジ
スタ（ＤＳＲ）　１の上位数ビットを入力として、部分
商、及び倍数発生回路（ＭＩＪＬＴ）　２に対する上記
制御信号（部分商予測信号）ｍを生成する。

部分商発生器（ＩＩＩＧ）　８は、上記部分商予測回路
（ＱＰ）　３の出力と、部分剰余レジスタ（ＰＲ）　４
の符号ビットを参照して、正確な部分商を決定し、商レ
ジスタ（ＱＲ）　９に蓄積する。

加算器２（ＡＤＤＥＲ２）　５２は部分剰余レジスタ（
ＰＲ）　４の下位のビットと、倍数発生回路（ＭＩＩＬ
Ｔ）　２の出力（ｍＤｓＲ）の下位ビット〔即ち、加算
器１（八〇Ｄｌｌｉｌ１１）５１の入力とならなかった
部分のデータ）を人力とする加算器で、高速演算の為に
、桁上げ先見回路（ＣＬＡ）　５２１が付加されている
。

剰余レジスタ（ＲＭＤ）　６は、繰り返し演算（ＰＲｉ
＋ｍＤＳＲ）の最終的な予測剰余を保持するレジスタで
、該加減縁り返し演算の終了後、剰余補正器（ＲＭＤＣ
）７を通して正しい剰余が出力される。

剰余補正器（ＲＭＤＣ）　７での具体的な補正方法は、
剰余レジスタ（ＲＭＤ）　６の出力が負の場合には、「
剰余レジスタ（ＲＭＤ）　６の出力＋除数レジスタ（Ｄ
ＳＲ）１の出力」を生成して出力するが、剰余レジスタ
（ＩＩＭＤ）　６の出力が正の場合は、剰余レジスタ（
ＲＭＤ）　６の出力をその侭出力するように動作する。

本図から明らかなように、従来方式においては、加算器
２（ＡＤＤｆ！Ｒ２）　５２に付加されている桁上げ先
見回路（ＣＬＡ）５２１の出力が加算器１（ＡＤＤＥＲ
Ｉ）　５１に入力され、その結果によって補数発生器（
ＣＯＭＰ）　１０の出力がデコーダ（ＤＩＩＣ）　１１
でデコードされ、部分商予測回路（ＯＰ）　３で部分商
予測信号ｍを生成している所に特徴がある。

〔発明が解決しようとする問題点〕

第２図、の従来方式においては、一般に加算器２（ＡＤ
ＤＥＲ２）　５２のビット幅は、加算器１（ＡＤＤＥＲ
Ｉ）　５１のビット幅に比較して、非常に大きい為、加
算器２（ＡＤＤＥＲ２）　５２からの桁上げ信号〔即ち
、桁上げ先見回路（ＣＬＡ）　５２１の出力信号〕はが
なり遅れて生成されることになる。

従って、加算器１　（ＡＤＤＥＲＩ）　５１の出力が得
られる迄には多くの時間が必要であり、該高基数非回復
型除算装置の全体の１演算サイクルタイムを長くする要
因となっていた。

本発明は上記従来の欠点に鑑み、「部分剰釡レジスタ（
ＰＲ）　４の上位数ビット、倍数発生回路（ＭＩＪＬＴ
）　２（ａ＋ＤｓＲ）の上位数ビット、桁上げ先見回路
（ＣＬＡ）５２１からの桁上げ信号、デコーダ（ＤＥｃ
）　Ｉｌｌ　ト云う従来方式の構成を変形し、［部分剰
余レジスタ（ＰＲ）　４の上位数ビット、倍数発生回路
（ＭｔｌＬＴ）　２（ａ＋ＤｓＲ）の上位数ビット、修
飾機能付きデコーダ（ＭＤＥＣ）　、桁上げ先見回路（
ＣＬＡ）　５２１がらの桁上げ信号と、それに対応した
補正回路」と云う構成にすることにより、■サイクルタ
イムの高速化を図る方法を提供することを目的とするも
のである。

〔問題点を解決する為の手段〕

この目的は、１サイクルタイムでｎビットの商を得る高
基数非回復型除算装置であって、部分剰余レジスタ（Ｐ
Ｒ）と、除数レジスタ（ＤＳＲ）と２倍数発生回路（Ｍ
ＵＬＴ）と９桁上げ先見回路（ＣＬＡ）を持つ加算回路
と１部分商予測器（ＯＰ）と３部分商発生器（ＯＧ）と
、剰余補正回路（ＲＭＤＣ）とからなる除算装置におい
て、該部分剰余の符号を検出する回路と。

該回路で検出された符号が負の時には、上記部分剰余の
上位桁の補数を出力し、該符号が正の時には、該部分剰
余の上位桁をその侭出力する補数発生器（ＣＯＭＰ）と
、該補数発生器（ＣＯＭＰ）の出力を復号するデコーダ
（Ｄ［ＩＣ）と、上記符号により上記復号の方式を制御
できる修飾付き復号回路（ＭＤＥＣ）と、該２つの復号
回路の出力から、上記桁上げ先見回路（ＣＬＡ）からの
桁上げ信号によって、上記倍数発生回路（ＭＯＬＴ）へ
の制御信号（ｍ）を選択する回路を備える本発明による
方法を提供することによって達成される。

〔作用〕

即ち、本発明によれば、部分剰余レジスタ（ＰＲ）と、
除数レジスタ（ＤＳＲ）の値から予測部分商（ＰＰＱ）
を求める際に、 ０部分剰余レジスタ（ＰＲ）、除数レジスタ（ＤＳＲ）
の上位数ビットを参照することにより予測部分商（ＰＰ
口）が求められる。

■桁上げ信号の伝播は、桁数が大きくなると急激に大と
なること。

の２点に着目して、 （１１上記の上位数ビットのみで仮加算を行い、その結
果を桁上げがある場合と９桁上げがない場合の２通りに
ついて設けた部分商予測器に入力し、（２）それぞれの
部分商予測器から得られた結果と、桁上げ信号から、真
の部分商予測信号ｍ〔倍数発生回路（ＭＵＬＴ）に対す
る制御信号〕を作成、するようにしたものであるので、
当該高基数非回復型除算装置の、１演算サイクルタイム
の短縮を図ることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図が本発明の一実施例をブロック図で示したもので
あり、１，２．３，４．５１，５２，５２１，６．７．
８．９．１０．１１は第２図で説明したものと同じもの
であり、修飾機能付き復号回路（ＭＤＥＣ）１１１．セ
レクタ（ｓｇＬ＞ｔ２．及び第２図で説明した部分商予
測回路（ＱＰ）　３と同じ機能を有する部分商予測回路
（ＱＰＩ）　３１が本発明を実施するのに新たに付加さ
れた機能ブロックである。

本発明を実施した高基数非回復型除算装置の基本的な動
作は従来方式と同じであるので、ここでは本発明の特徴
的な部分のみ説明する。

先ず、修飾機能付き復号回路（ＭＤＥＣ）１１１は、原
則として、加算器１　（ＡＤＤＥＲＩ）の符号ビットが
０゛（正）の時は、＋１を想定したデコード信号を、該
符号ビットが１゛（負）の時は、−１を想定したデコー
ド信号を作成する回路であり、セレクタ（ＳＥＬ）１２
は、桁上げ先見回路（ＣＬＡ）　５２１の出力信号によ
って、部分商予測回路（ＵＰＩ）　３．（口Ｐ２）　３
１の何れかを選択する回路である。

具体的には、桁上げ先見回路（ＣＬＡ）５２１の出力が
°１°（即ち、キャリー有り）の場合には、部分商予測
回路（ＱＰＩ）　３１を選択し、該出力が“θ′（即ち
、キャリー無し）の場合には部分商予測回路（口Ｐ２）
３を選択するように機能する。

次に、通常のデコーダ（ＤＥＣ）　ＩＩのデコード回路
の例を第３図（イ）に示し、本発明を実施するのに必要
な修飾機能付き復号回路（ＭＤＥＣｍｌのデコード回路
の例を第３図（ロ）に示す。

今、加算器１（ＡＤＤＥＲＩ）　５１の出力データ〔即
ち、ＰＲｉ＋ｍＤＳＲの上位桁〕が正、負の２つの場合
について、本発明によって部分商予測信号ｍを出力する
場合の動作例について、具体データを用いて説明する。

（例１） 加算器１（ＡＤＤＥＲＩ）　５１の出力データが００１
００’の場合、該データの符号ビットは“０゛で（正）
であるので、桁上げ先見回路（ＣＬＡ）　５２１からキ
ャリーがなければ、デコーダ（ＤＥＣ）　１１の通常の
デコード回路の出力〔■で示す、ライン４をオンとする
デコード出力〕を部分商予測回路（ＱＰ２）　３に入力
して得られた部分商予測信号を、該キャリーが有ると、
上記データは００１０１”となることを予測して、修飾
機能付き復号回路（ＭＤＥＣ）１１１に、符号付きで°
００１００’　が入力された時のデコード回路の出力〔
■で示す、ライン５をオンとするデコード出力〕を、部
分商予測回路（ＱＰＩ）　３１に入力して得られた部分
商予測信号を、それぞれ桁上げ先見回路（ＣＬＡ）　５
２１からのキャリーに基づいて、セレクタ（ＳＥＬ）１
２で選択するように制御することにより、正しい部分商
予測信号ｍを得ることができる。

（例２） 加算器１（＾ＤＤｔ！Ｒ１）　５１の出力データが１１
０１１’の場合、該データの符号ビットはｌ゛で（負）
であるので、特願昭−０７０３５３に開示されている論
理に従って、加算器１（ＡＤＤｔ！Ｒ１）　５１の出力
の１の補数出力が復号回路１１．及びＩＩＩに入力され
、その値によって部分商予測信号ｍの絶対値が出力され
る。

従って、この場合、桁上げ先見回路（ＣＬＡ）　５２１
からのキャリーがなければ、符号を除いたデータ’１０
１１’の１の補数は“０１００’であるから、該補数出
力に対するデコーダ（ＤＥＣ）　１１の通常のデコード
回路の出力〔■で示す、ライン４をオンとするデコード
出力〕を部分商予測回路（ＱＰ２）　３に入力して得ら
れる部分商予測信号を、若し該キャリーがあると、元の
データは１１１００’となるので、その補数出力は符号
を除いて００１１’　となることを予測して、修飾機能
付き復号回路（ＭＤＥＣ）１１１に、符号付きで１０１
００“が入力された時のデコード回路の出力〔■で示す
、ライン３をオンとするデコード出力〕を、部分商予測
回路（ＱＰＩ）　３１に入力して得られる部分商予測信
号を、それぞれ桁上げ先見回路（ＣＬＡ）　５２１から
のキャリーに基づいて、セレクタ（ＳＥＬ）　１２で選
択するように制御することにより、正しい部分商予測信
号ｍを得ることができる。

このように、本発明においては、上記修飾機能付き復号
回路（ＭＤＨＣ）　１１１が、原則として、加算器ｌ（
八〇〇ＥＲＩ）の符号ビットが°０゛（正）の時は、＋
１を想定したデコード信号を、該符号ビットが“１゛（
負）の時は、−１を想定したデコード信号を作成するよ
うに構成されている所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の高基数非回復型
除算装置は、部分剰余レジスタ（ＰＩ？）と。

除数レジスタ（ＤＳＲ）の値から予測部分商（ＰＰＱ）
を求める際に、 ０部分剰余レジスタ（ＰＲ）　、除数レジスタ（ＤＳＲ
）の上位数ビットを参照することにより予測部分商（Ｐ
ＰＱ）が求められる。

■桁上げ信号の伝播は、桁数が大きくなると急激に大と
なること。

の２点に着目して、 （１）上記の上位数ビットのみで仮加算を行い、その結
果ｆ耐上げがある場合と２桁上σ乃・ζし・場′Ｃ５の
２通りについて設けた部分商予測器に入力し、（２）そ
れぞれの部分商予測器から得られた結果と、桁上げ信号
から、真の部分商予測信号ｍ（倍数発生回路（ＭＵＬＴ
）に対する制御信号）を作成するようにしたものである
ので、当該高基数非回復型除算装置の、■演算サイクル
タイムの短縮を図ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は従来方式による高基数非回復型除算装置の構成
例をブロック図で示した図。 第３図は本発明を実施するのに必要な復号回路のデコー
ド回路の例を示した図、である。 図面において、 １は除数レジスタ（ＤＳＲ）　、　２は倍数発生回路（
ＭＯＬＴ）　。 ３は部分商予測回路（ＱＰ、　ＱＰ２）　。 ３１は部分商予測器１ｔｌｒ　（ＱＰＩ）　。 ４−は部分剰余レジスタ（ＰＲ）　。 ５１は加算器１（ＡＤＤＥＲＩ）、　　５２は加算器２
（八〇ＤＩ！１１２）　。 ５２１は桁上げ先見回路（ＣＬＡ）　。 ６は剰余レジスタ（ＲＭＤ）　、　７は剰余補正器（Ｒ
ＭＤＣ）　。 ８は部分商発生器（ＱＧ）、　９は商レジスタ（口Ｒ）
。 １０は補数発生器（ＣＯＭＰ）、　１１はデコーダ（Ｄ
ＥＣ）　。 １１１は修飾機能付き復号回路（ＭＤＥＣ）　。 １２はセレクタ（ＳＢＬ）、　　　ｍは部分商予測信号
。 ｍＤｓＲば倍数発生回路（ＭＯＬＴ）の出力信号。 をそれぞれ示す。 除数　　　　　　　　被除数 高　　　　　島　２　図 ビ＋）Ｏｆ＋）Ｉ　　ビＪ２　　Ｃ’７ト３　　０１　
２３４５６１Ｂ’ｌ　　Ａ　ａｃｏＥＰ晃　３　図 ン）子　Ｌ・ノドＯｉ畦１　ビット２　ビ・＋Ｌ３　　
　ＱＩ２３４５６７ｆ１９Ａ８ＣＤＥ　　Ｆ第　３　図 １、事件の表示 昭和５９年特許願第１２８６１０号 ２、発明の名称 高基数非回復型除算装置 住所　神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代理人 住所　神奈川県用崎市中原区上小田中１０１５番地５、
補正命令の日付 昭和５９年　９月２５日　（発送日） （１，１本願明細書の第１２頁第５行目の「デコート回
路」を１テコ一ド機能」と補正する。 （２）同書第１２頁第６行目の「第３図（イ）」を１第
３図」と補正する。 （３）同門第１２頁第７行目乃至第８行目の「デコート
回路」を１デコ一ド機能」と補正する。 （４）同門第１２頁第８行目の「第３図（ロ）」を１−
第４図」と補正する。 （５）同書第１２真第１９行目の［■」を「第３図■」
と補正する。 （６）同書第１３貞第４行目の「■」を１−第４図■」
と補止する。 （７）同書第１４真第２行目の「■」を「第３図■」と
補正する。 （８）同門第１４頁第９行目の「■」を「第４図■」と
補正する。 （９）同門第１６頁第６行目乃至第７行目を下記の通り
補正する。 ［第３図は通常のデコーダのデコード機能の例を示した
図。 第４図は本発明を実施するのに必要な修飾機能イ」き復
号回路のデコート機能の例を示した図、である。」 θ０）図面第３図（イ）〜（ロ）を別紙の通り、第３図
、及び第４図のように補正する。 阜　３　口 ビット０　　Ｗ：Ｊｌ　　ヒレト２　ビレト３　　　Ｃ
ｒ　　１２３４５６”ｌＢ’？ＡＢＣＤＦ−Ｆ−第　４
−　図

Claims (1)

【特許請求の範囲】
1. １サイクルタイムでｎビットの商を得る高基数非回復型
   除算装置であって、部分剰余レジスタ（ＰＲ）と、除数
   レジスタ（ＤＳＲ）と、倍数発生回路（ＭＵＬＴ）と、
   桁上げ先見回路（ＣＬＡ）を持つ加算回路と、部分商予
   測器（ＱＰ）と、部分商発生器（ＱＧ）と、剰余補正回
   路（ＲＭＤＣ）とからなる除算装置において、該部分剰
   余の符号を検出する回路と、該回路で検出された符号が
   負の時には、上記部分剰余の上位桁の補数を出力し、該
   符号が正の時には、該部分剰余の上位桁をその儘出力す
   る補数発生器（ＣＯＭＰ）と、該補数発生器（ＣＯＭＰ
   ）の出力を復号するデコーダ（ＤＥＣ）と、上記符号に
   より上記復号の方式を制御できる修飾付き復号回路（Ｍ
   ＤＥＣ）と、該２つの復号回路の出力を入力とする２つ
   の部分商予測器（ＱＰ１、ＱＰ２）の出力から、上記桁
   上げ先見回路（ＣＬＡ）からの桁上げ信号によって、上
   記倍数発生回路（ＭＵＬＴ）への制御信号（ｍ）を選択
   する回路とを備えたことを特徴とする高基数非回復型除
   算装置。