JPH02115928A - ステイツキ‐ビツト値を予測する回路およびその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル乗算器の分野に関し、特Ｋ。

ステイツキービットの予測に関スる。

〔従来の技術及び発明が解決しようとする問題点〕

２つの数の乗算は数学では基本的表算術演算として知ら
れているが、そのような演算をコンピュータ又はプロセ
ッサで実行する場合、２つの数の積を求めるためにノ・
−ドウエア回路を使用するという問題が必然的に生じる
。プロセッサは半導体デバイス、すなわち、シリコンチ
ップにまで縮小されるので、２つの数を乗算する上で最
良の方式を決定する役割を担うのは付加釣力拘束条件で
らる。２つの数を乗算するために利用できる方式は種々
あるが、最も良く知られている方法の１つは。

積を計算するために、ウオレストＩＪ−などの木構造を
使用するものである。さらに、非常に大きな数中前常に
小さな数を含む高精度の計算が要求されるたびに、プロ
セッサは、積を得な高度な演算のために、浮動小数点乗
算を実行する。

通常、浮動小数点乗算器においては、被乗数と乗数の小
数部は、積を引出す丸めに、高速木構造乗算器を使用し
て乗算される。様に々浮動小数点規格を利用することが
できるが、最も良く知られているものの１つはＩＥＥＥ
　（を気電子学会）の２進浮動小数点規格７５４でおる
。この浮動小数点規格のまるめ条件によれば、浮動小数
点乗算を実行する際に、まるめビットと、ステイツキー
ビットとを使用しなければならない。まるめビットは。

まるめられていない小数部積の中で、結果小数部におい
て使用される最下位ビットより位置１つ分だけ下位にあ
るビットとして定義されている。ステイツキービットは
、まるめられていない小数部積の中で、まるめビットよ
り下位にある全てのビットの論理和として定義されてい
る。従来の既存の実現方式では、ステイツキービットの
計算が可能となる前に、小数部積の全て又は一部を計算
することが必要である。すなわち、小数部積が計算され
た後に、ステイツキービットを決定するために、適切な
ビットの論理和が求められることになる。

従来の方法の別の高速実現方法においては、ステイツキ
ービットは、積がいくつかの過程を経て計算される間に
計算される。この従来の方法は、第１のクロックサイク
ルで、小数部積の最下位の若干のビットを計算し、第２
のクロックサイクルの間に、小数部積の次の若干のビッ
トが計算される。そして、第１のクロックブイクルから
得られた小数部積ビットの論理和は、この第２のクロッ
クサイクルの間に計算される。追加のクロックサイクル
ごとに小数部積の新たな若干のビットと。

先のクロックサイクルで計算された小数部積のビットの
論理和とが計算される。積を計算するためにはいくつか
のクロックサイクルが必要であるので、この方法により
スティツキ−ピントを計算することに問題はないのであ
るが、このよう高速の方法を実現したとしても、尚、ス
テイッキービットを決定するための論理和の計算を実行
可能とする前に、小数部積又はその一部を計算しなけれ
ばならないということに変わシはない。

従来の方法の欠点は、小数部積の計算後に始めてステイ
ツキービットの計算が可能になることを考えれば、自ら
明らかである。これは、ステイッキーピットが既知の値
となるまでまるめ演算を開始できず、また、小数部積の
下半分がわかるまでステイツ千−ビットを決定できない
という事態を招くので、処理動作をさらに遅らせてしま
う。従って、積を取出す前に又はそれと同時にステイッ
キービットの計算を可能にするような方式を開発すれば
有利である。プロセッサが２つの小数部の積を求めてい
る間にステイツキービットを決定スるためには、単に、
並列処理方式を実行すれば良い。小数部積の下半分が計
算されたときにステイツキービットはわかるので、この
並列処理１方式はプロセッサの乗算演算における遅延を
短縮することができる。この方法は、プロセッサの速度
が向上する点と、演算を従来より短時間で実行し表けれ
ばならないという点で、特に重要である。

〔問題点を解決するための手段〕

本発明は、浮動小数点乗算が適用される場合にステイツ
キービットの値を予測する回路及び方法を記載する。被
乗数オペランド小数部と乗数オペランド小数部は、それ
ぞれ、トレーリングゼロエンコーダに入力として結合さ
れる。各トレーリングゼロエンコーダは、対応する小数
部における後続のゼロの数を確定する。この数はｉ２つ
のトレーリングゴロエンコーダから、後続のゼロカウン
トとして提供される。それぞれのオペランド小数部の後
続のゼロの数の和は、この後、ステイッキービットを求
めるために、定数と比較される。

好ましい実施例は、後続のゼロのカウントを得るために
、トレーリングゼロエンコーダのそれぞれについて、特
別の回路を実現する。各トレーリングゼロエンコーダは
、複数の列を成して配置された複数のエンコーダから構
成される。オペランド小数部は第１列のエンコーダに入
力として結合され、各列のエンコーダの出力は後続する
列のエンコーダに結合される。第１列のエンコーダハ後
続のゼロのカウントの最下位ビットを提供し、それぞれ
後続する列は、最終列に達するまで、後続のゼロのカウ
ントの次に上位のビットを提供し続け、最終列のエンコ
ーダは後続のゼロのカウントの最上位ビットを提供する
。さらに、ゼロでない最下位ビットを有する適正なエン
コーダの出力を選択するために、様４表エンコーダにマ
ルチプレクサが結合されている。

〔実施例〕

以下、浮動ｌト数点乗算のステイッキービットを予測す
る回路及び方法を説明する。以下の説明中。

本発明の理解を深めるために特定の回路などの特定の詳
細な事項を数多く挙げるが、そのような特定の詳細な事
項を抜きにしても本発明を実施しりることは当業者には
自明であろう。また９周知の／ 構造及び方法については１本発明を無用に不明瞭にしな
いために詳細に説明しなかった場合もある。

第４図に関して説明すると、２つの数Ｘ及びＹの乗算演
算が示されている。第１の数Ｘは、この例では、被乗数
であシ、第２の数Ｙは乗数である。

さらに１図示される通シ、２つの数Ｘ及びＹは８つの数
値位置を有する。Ｘとｙｔｉ＋共に、１以上であり且つ
厳密には２より小さいので、正規化数である。Ｘ　ｏ　
＝　Ｘ　６が全てゼロであれば、Ｘは正確に１と等しく
なるであろう。Ｘ、−ｙＸ、が全て１であれば、Ｘは２
よりわずかに小さくなるであろう。

ＸＫついて可能な値の範囲を表記法［１，２）にょシ記
述することができるが、その場合、角括弧はｌが区間に
含まれることを示し、丸括弧は２が区間に含まれないこ
とを示す。

これら２つの数Ｘ及びＹについて乗算演算が実行される
と、積２が得られる。積２は１６の数値位置を有する。

ＸとＹは範囲（１，２）にあるので。

ＸとＹの積は範囲（１，４）にある。Ｘ、！−Ｙの積の
最上位ビット、この例ではＺｌＢは、積が範囲〔１゜２
）Ｋあるか、又は範囲［２，４）にあるかを決定する。

ｚ１５が０であれば、積Ｚは範囲［１，２）Ｋあシ、ｚ
１６が１であれば、積は範囲［２，４）にある。

積２が取出された後は、その積の上位小数部のみが使用
されるのが普通である。たとえば、ＸとＹを８つの数字
位置Ｏ〜７により表示した場合。

積も８つの数字位置を有することになる。さらに。

積２は９通常、正規化数であるので、まるめられていな
い積ビットは、ＺｔＳが１であるか否かに従って＋Ｚ＠
〜ＺｔＳ又は２γ〜Ｚ１４のいずれかとなる。

１つの正規化数の最上位ビットは１でなければならない
。小数部の下半分、すなわち＋Ｚ？〜ＺＯ又はｚ６〜Ｚ
ｏは実際の積には表示されない。未使用の数字の最上位
のものはまるめビットと呼ば１れる。スティンキービッ
トは、まるめビットより下位にある全てのビットの論理
和でおる。ＺｔＳがゼｏ−ｔ’６れば、するめビットは
ｚ６であシ、ステイッキービットはビットＺＯ％ＺＳの
論理和となるであろう。ｚ１５が１であれば、まるめビ
ットは２゜であり、スティンキービットはビットＺ（１
−２８の論理和となるであろう。

まるめビットとスティンキービットは、小数部積の上位
部分がまるめを実行するために増分されるか、又は不変
のままであるかを決定する。たとえば、ＩＥＥＺ浮動小
数点規格１５４の正の無限大に向かうまるめモードの場
合には、小数部積が正であり且つまるめビット又はステ
ィンキービットのいずれか一方が１であれば、小数部積
の上位部分は増分される。スティンキービットが１であ
ることは、完全小数部積（Ｚｏ”Ｚｔｉ）が小数部積の
上位部分より大きいことを示す。従って、正の無限大に
向かってまるめるとき、結果が正でｓｂ且つスティンキ
ービットが１であれば、小数部積の上位部分を増分し力
ければならない。

先に〔従来の技術〕の項で述べたように、従来の方法で
は、スティンキービットを決定するのに先立って積を解
く必要がある。すなわち、ｉるめビットより下位である
ビットの計算は２乗算の全て又は一部を実際に実行する
ことによって始めて可能であった。本発明は、小数部積
が範囲〔１゜２）にあると仮定して、オペランド小数部
からスティンキービットを予測する。このようなスティ
ンキービットの予測は小数部積の計算と並行して実行さ
れる。

第２図に関して説明する。本発明は、積の中の後尾のＯ
の数は被乗数と乗数とにおける後続の０の数の和に等し
いということを考慮する。第２図には、その仮定として
の１例が示されている。Ｘが後続の５つの０を有し、Ｙ
は後続の４つのＯを有するならば、その積は後続の合わ
せて９つ（５十４）の０を有することになる。スティン
キービットはビットｚ、−Ｚ、の論理和である（小数部
積が範囲（：１．２）にあると仮定する）ので、／ト数
部積が６つ以上のゼロを有する場合、スティンキービッ
トはゼロになる。この例では、　ｌＪＳ数部積は９つの
ゼロを有してお沙、従って、スティンキービットはゼロ
というととくなるであろう。このように、被乗数及び乗
数の小数部の後続の００数をカウントし、後続のゼロの
数の和を定数と比較することにより、スティンキービッ
トの値を予測することができる。

２つの数が公知の方法を利用して乗算されている間に、
別個の回路でこの予測を実行することができるので、２
つの数の乗算中にスティンキービットを並行して予測す
ることが可能である。従って９本発明の趣旨は、被乗数
及び乗数における後続の０の総数を決定することにより
スティツキ−ビット値を予測することである。すなわち
、スティンキービットは、下位小数部積の論理和を求め
るのではなく、オペランドの小数部から予測されるので
ある。

第３図に関して説明すると１本発明の回路のブロック線
図が示されている。回路１０は、トレーリングゼロエン
コーダ１１及び１２から構成される。トレーリングゼロ
エンコーダ１１はその入力として被乗数の小数部を受取
るように結合され。

トレーリングゼロエンコーダ１２はその入力として乗数
の小数部を受取るように結合されている。

それぞれのエンコーダ１１及び１２は、対応するオペラ
ンドの小数部に含まれる後続のゼロの数を決定スる。ト
レーリングゼロエンコーダ１１及び１２はキャリー保存
加算器１３に結合されており。

そこで、それぞれのエンコーダ１１．１２の出力がその
対応するオペランド小数部の後続のゼロの数を表示する
。キャリー保存加算器１３は、さらに、その入力として
定数を受取るように結合される。この定数は、ステイッ
キービットが０である場合にキャリールックアヘッド回
路（けた上げ先見回路）１６の実行を生じさせるように
設定される。キャリー保存加算器１３は２つの数（Ｃ及
びＳ）を発生するが、それらの数の和は加算器の３つの
入力の和に等しい。キャリー保存加算器の動作は従来の
技術で良く知られておシ、さらに、そのようなキャリー
保存加算器は３ｈｌｏｍｏ　Ｗ口ｓｒ。

Ｍｉｃｈａ＠ｌ　Ｆｌｙｎｎ共著［１ｎｔｒｏｄｕｃｔ
ｉｏｎ　ｔｏ　Ａｒｉｔｈ−ｍ＠ｔｌｃ　ｆｏｒ　Ｄｉ
ｇｉｔａｌ　＋３ｙａｌｅｍａ　Ｄ＠ｍｉｇｎａｒａＪ
　（１９８２年刊）の１０３〜１０４ページにも記載さ
れている。

キャリー保存加算器１３の２つの出力はキャリールック
アヘッド回路１６に結合され、そこで。

この回路がステイツキービットを決定する。たとえば、
オペランドの小数部が第１図に示すように８ビツトの数
であれば、後続のゼロのカウントの和が６以上である場
合に、ステイッキービットはゼロになると考えられる。

この例では、後続のゼロのカウントの和に定数として１
０を加算することができるであろう。キャリールックア
ヘッド回路は、２つの後続のゼロカウントと定数１０と
の和が１６以上になるか否かを判定する。それら３つの
数の和が１６以上であれば、ステイッキービットはゼロ
になるものと考える。

キャリー保存加算器１３及びキャリールックアヘッド回
路１６０目的は、２つの後続のゼロのカウントの和が定
数より大きいか否かを判定することである。このタスク
を実行するためにこの回路の数多くの変形を使用して良
いことは当業者には自明であろう。その１つの変形例が
第５図に示されている。ただし９本発明が第３図及び第
５図に示す２つの変形例に限定されないとと祉明白であ
る。

第５図に関して説明すると、ステイツキービットを予測
する第３図の回路の別の実施例が示されている。第３図
のトレーリングゼロエンコーダ１１及び１２のような２
つのトレーリングゼロエンコーダの出力は加算器４７に
供給され、加算器４７は０の総数の和を計算し、それを
出力として比較器４８に供給する。比較器は別の入力と
して定数を受取るように結合されている。比較器の出力
はステイッキービットの値を表わす。第１図の例をとれ
ば、第５図の場合の定数は５となる。加算器４７からの
後続のゼロのカウントの和が６以上である場合に、比較
器はステイッキーピットをゼロにすると考えられる。

第４図に関して説明すると、後続のゼロのカウントを決
定する回路２０が示されている。回路２０は第３図のト
レーリングゼロエンコーダ１１及び１２にそれぞれ含ま
れる。回路２０の第１のレベルは、入力としてオペラン
ド小数部の１つを受取る複数のエンコーダ２１−１から
構成される。１３ノエンコーダ２１−１に図示されてい
るが、各エンコーダは小数部の４つの異なるビットを受
取る。

好ましい実施例のプロセッサは、その浮動小数点乗算に
際して、５２ビツトのオペランド小数部について演算を
実行するように設計されているので。

５２ビツトのオペランド小数部を受取るように合わせて
１３のエンコーダ２１が設けられている。

この例ではオペランド小数部に関して特定のビット数が
挙げられているが、オペランド小数部を構成するビット
の数は設計ごとに設定されるもので。

実際のプロセッサの構成によって決まる。

各エンコーダ２１は入力として４つのビットを受取シ、
２ビット出力と、セット信号とを発生する。各エンコー
ダ２１からのセット信号は４つの入力の論理和演算の結
果であるので、４つの入力が全て０であれば、セット信
号もゼロになる。これに対し、エンコーダ２１への４つ
の入力の中の１つ以上が１の値を有する場合には、セッ
ト信号も１の値を有することに々る。セット信号が１で
あるとき、エンコーダ２１からの他の２本の出力線は、
真先に現われる１０ビット位置を表わすコードを提供す
る。エンコーダ２１の機能を実行するために様々々従来
のエンコーダを使用すると゛とができるが、そのような
エンコーダの１例はＴ＠ｘ口Ｉｎｓｔｒｕｍ＠ｎｔｓ　
、Ｉｎｃ、製造のＰａ　ｒ　ｔ　Ｎａ　７４１４８であ
る。

仮定として１例を挙げると、与えられたオペランドの小
数部に後続する２１個の０がめる場合。

最初の１のビットはビット位置２２（図中符号Ｕでも示
しである）に現われるため、エンコーダ２３からのセッ
ト値は１となシ、エンコーダ２３の出力は、その第２の
入力がエンコーダ２３に真先に現われた１であることを
示すために、０１などの値を有する。ビット２２が１の
値を有していれば。

後続するビット値は後続のゼロのカウントの決定に関与
しない。この例では、エンコーダ２３より下位にあるエ
ンコーダのセット信号値は０の値を有するのでそれらの
エンコーダの出力は「留意不要」状態にある。

複数の第２レベルのエンコーダ２ｌ−２ｉｊ＋レベル１
のエンコーダ２１−２のセット信号を入力とじて受信す
るために設けられる。エンコーダ２１−２はレベル１の
エンコーダ２１−１と同等であるので。

レベル２のエンコーダは４つの入力を受取シャセット信
号と、１の値を有するレベル１の最初のセット信号の位
置を示す位置コードとを発生するように構成される。レ
ベル２では３つのエンコーダ２１−２が使用され、レベ
ル１のエンコーダ２１−１の中の１２個からのセット信
号が入力としてレベル２のエンコーダ２１−２に結合さ
れることになる。

様々のレベルで実際に使用されるべきエンコーダ２１の
数がオペランド小数部を構成する実際のピット数によっ
て決まるのは自明である。

レベル２のエンコーダ２１−２からのセット信号は、レ
ベル３のエンコーダ２１−３に結合される。

レベル１の残るエンコーダ（１３番目の位置のエンコー
ダ）の出力は、第４の入力として、レベル３のエンコー
ダ２１−３に結合される。レベル１のエンコーダ２１−
１が４つずつのグループに分けられるときに、レベル１
の１３番目のエンコーダはそれらのグループに属さない
単独のエンコーダであるので、このエンコーダについて
はレベル２のエンコーダは不要である。当然のことなが
ら、レベルＩＫ別のエンコーダがｓれば、レベル１の１
３番目及び１４番目のエンコーダに対してレベル２のエ
ンコーダを使用しなければならないであろう。

様々なレベルにおる様々のエンコーダ２１は、上位のビ
ット位置を表わすエンコーダが上位の入力位置を有する
入力として次のレベルのエンコーダに結合されるように
配置されることＫなっている。

これは、１の値を有する最初の小数部ビットの相対位置
を維持するために必要であり、この最初の１のピントよ
り下位にある全てのビットをＯの値を有するように変換
する。

適切なエンコーダ出力を選択するために、２つのレベル
で４：１マルチプレクサ（ＭＵＸ）２５を利用する。回
路２０においては、レベル２のエンコーダごとに１つの
４　：　Ｉ　ＭＵＸ２５−２が設けられている。レベル
１のそれぞれのエンコーダに対して、その出力は、関連
するレベル２のエンコーダ２１−２に対応するＭＵＸ２
５−２に結合される。

最初の１の設定値を有するレベル１のエンコーダの出力
を選択するために、関連するエンコーダ２１−２から対
応するＭＵＸ２５−２に適切凌制御信号（ＣＴＬ）が供
給される。従って、上述の例では。

最初の１のビットはビット位置２２に現われるので、エ
ンコーダ２３の出力はそのエンコーダ２３と関連するＭ
ＵＸ２５−２を介して結合される。

第３のレベルのエンコーダ２１−３と関連するＭＵＸ２
５−３はレベル２のエンコーダ２１−２から入力を直接
受取ると共に、対応する第１のレベルのエンコーダ２１
−１から４レベル２のエンコーダと関連するＭＵＸ２５
−２を介して入力を受取る。また、レベル１の最上位の
エンコーダの出力もマルチフレフサ２５−３に結合され
る。このレベル１の最上位のエンコーダと関連するレベ
ル２のエンコーダはないので、第４図に示すようＫ　、
　ＭＵＸ２５−３Ｋａ２つのＯが入力される。レベル３
のエンコーダ２１−３の出力は後続のゼロのカウントに
関して２つの最上位ビットを提供し、一方、レベル３の
エンコーダ２１−３と関連する４：ＩＭＵＸ２５は、同
様に後続のゼロのカウントを決定する２対のビットを提
供する。制御（ＣＴＬ）信号線は、ＭＵＸ２５に制御信
号を供給するために、親エンコーダ２１からＭＵＸ２５
に結合される。

後続のゼロのカウントを決定する６つのビットのうち、
２つの最上位ビットは、レベル１のエンコーダの４つの
グループの中のどれがオペランド小数部における最初の
１のビット（最下位の１のビット値）を有するかを決定
する。中央の２つのビットハ、レベル１のどのエンコー
ダ２１−１が最下位の１のビットを有するかを示す。最
後の２つの最下位ビットは、レベル１の選択されたエン
コーダ２１−１のどのビットが最下位の１のビットを有
するかを示す。従って、６本の信号線は、オペランド小
数部において最下位の１のビットを有するビットを正確
に決定する。最下位の１のビットより下位にある全ての
ビットは０の値を有する。

オペランド小数部にある実際のビット数が上記の例とは
異なる場合には、第４図の構造に対して必要に応じて回
路を省略又は追加できることは自明である。実際のレベ
ル数、並びにそれぞれのレベルに含まれるエンコーダ２
１及びＭＵＸ　２５の数は、オペランド小数部の実際の
ビット数と、使用するエンコーダ及びＭ［］Ｘの種類と
によって決まる。

本発明の実施によってステイツキービットを予測するこ
とにより、ステイツキービットの計算は乗算演算の重！
！表経路から外されるので、最終的な積を計算するとき
にステイツキービットを利用することができる。ステイ
ツキービットを予測するために並行処理を使用すること
は、少数のクロックサイクルで又は唯１回のクロックサ
イクルで浮動小数点乗算を実行することができるプロセ
ッサにおいては重要である。好ましい実施例のステイツ
キービット予測装置は、実現されているように、クロッ
クサイクルごとに新たな単精度乗算を完了し且つ２回の
クロックサイクルごとに倍精度乗算を完了することがで
きるプロセッサに利用される。数値プロセッサにおける
本発明を使用する単精度乗算と１倍精度乗算の待ち時間
は、それぞれ、３クロック分と４クロック分である。

先に説明したように、ステイツキービット予測装置は、
小数部積が範囲（１，２）にあるものと仮定して、ステ
イツキービットを予測する。小数部積が範囲Ｃ２，４）
にある場合のステイツキービットを求めるときには、後
続のゼロのカウントの和を異表る定数と比較することが
できるであろう。

小数部積が範囲（２，４）にある場合のステイツキービ
ットを求める別の方法は、範囲［１，２）のステイッキ
ービットと、範囲（１，２）のまるめビットとの論理和
を計算するものである。本発明を適用するに当たっては
、この第２の方法を採用する。

２つの８ビツトキャリールックアヘッド回路を使用して
、演算の９９．６％において小数部積の範囲と、まるめ
ビットとを決定する。それらのキャリールックアヘッド
回路が小数部積の範囲又はまるめビットのいずれか一方
を決定できない場合には。

その計算を実行するために、さらに２つのクロックサイ
クルが余分に使用される。

通常は、ステイツキービットとまるめビットは。

和が小数部積の上位部分を成すような２つの数のまるめ
及び加算を共に実行するために１回の桁上げ伝播加算を
使用することができるように、十分高速で計算される。

ステイツキービット予測装置は、小数部積の上位部分を
まるめのために増分すべきか否かの計算と並行して小数
部積を計算することを可能にする。

尚、後続のＯの数を確定するために他の様々な構造を利
用できること、及び第４図に示すよう表後尾ゼロエンコ
ーダは単に後続の０の数をカウントするための方式の１
つにすぎないことは明白で以上、ステイツ中−ビット予
測装置について説明した。

【図面の簡単な説明】

第１図は、２つのオペランド小数部の乗算演算及びその
結果として得られる積を示す図、第２図は、オペランド
小数部における後続のゼロの合計により後続のゼロのカ
ウントを求める過程を示す図、第３図は、好ましい実施
例のステイツキービット予測装置の概略ブロック線図、
第４図は、第３図に示されるトレーリングゼロエンコー
ダの概略ブロック線図、第５図は、ステイツキービット
予測装置の別の実施例の概略ブロック線図である。 １１．１２・・・・トレーリングゼロエンコーダ、１３
・・・・キャリー保存加算器、１６・・・・キャリール
ックアヘッド回路、　２１−１　、２１−２．２１−３
・・争・エンコーｆ、２３・・・・エンコーダ、２５−
２．２５−３・・０・マルチプレクサ（ＭＵＸ）、４７
−・・・加Ｘ器、４８・・睡・比較器。 ＩＥ’ＩＯ１

Claims (1)

1. 【特許請求の範囲】 １）２つの数を乗算する際にステイツキービット値を予
   測する回路において、 第１のオペランド小数部における後続のゼロの数を確定
   する第１のトレーリングゼロエンコーダと、 第２のオペランド小数部における後続のゼロの数を確定
   する第２のトレーリングゼロエンコーダと； 前記第１及び第２のトレーリングゼロエンコーダの出力
   を受取るように結合され、２つの前記オペランド小数部
   における後続のゼロの総数を確定するため前記出力の和
   を提供する加算器と；前記加算器に結合されて、前記ス
   テイツキービット値を決定する比較手段とを具備する回
   路。 ２）浮動小数点乗算演算を実行するために被乗数オペラ
   ンド小数部と、乗数オペランド小数部とを乗算するに際
   して、前記２つのオペランド小数部の積のまるめビット
   より下位であるビットの論理和として規定されるステイ
   ツキービットの値を予測する回路において、 前記被乗数オペランド小数部を受取るように結合されて
   、前記被乗数オペランド小数部における後続のゼロの数
   を確定する第１のトレーリングゼロエンコーダと； 前記乗数オペランド小数部を受取るように結合されて、
   前記乗数オペランド小数部における後続のゼロの数を確
   定する第２のトレーリングゼロエンコーダと； 前記第１及び第２のトレーリングゼロエンコーダの出力
   を入力として受取るように結合され、ゼロの総数の和を
   提供する加算器と； 前記加算器に結合されて、前記和が定数より大きいか否
   かを判定することにより、前記ステイツキービットを決
   定する比較手段とを具備する回路。 ３）浮動小数点乗算演算を実行するために波乗数オペラ
   ンド小数部と、乗数オペランド小数部とを乗算するに際
   して、前記２つのオペランド小数部の積のまるめビット
   より下位であるビットの論理和として規定されるステイ
   ツキービットの値を予測する方法において、 前記オペランド小数部のそれぞれについて、それぞれ対
   応するオペランド小数部における後続のゼロの数を確定
   するトレーリングゼロエンコーダを設ける過程と、 前記オペランド小数部をそれぞれ対応するトレーリング
   ゼロエンコーダに入力する過程と；前記トレーリングゼ
   ロエンコーダのそれぞれにおいて、それぞれ対応するオ
   ペランド小数部の中のゼロでない最下位ビットを確定す
   る過程と；前記トレーリングゼロエンコーダのそれぞれ
   から、前記ゼロでない最下位ビットより下位であるビッ
   トの数のカウントを提供する過程であつて、前記カウン
   トはそれぞれのオペランド小数部における後続のゼロの
   数であるものと； 前記２つのオペランド小数部の前記後続のゼロの数を加
   算して、和を提供する過程と； 前記ステイツキービットの値を決定するために前記和を
   定数と比較する過程とから成る方法。