JP3418711B2 - スティッキービット値予測回路及びこれを備えた半導体装置 - Google Patents
スティッキービット値予測回路及びこれを備えた半導体装置Info
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Description
れるスティッキービット値予測回路及びこれを備えた半
導体装置に関する。
回路を示す。
計算され、この回路は、高速処理のために例えばウォレ
スツリー(Wallace tree)及びブースリコーダを備えて
いる。被乗数X及び乗数Yはいずれも、最上位ビットが
1で1≦X<2、1≦Y<2となるように正規化されて
いる。積Zは丸め回路11で丸められ、積ZH’が得ら
れる。
キービットSの説明図であり、被乗数X及び乗数Yがい
ずれも8ビットで、積Zが16ビットである場合を示し
ている。
上位2ビットZ15及びZ14であり、Z14=‘1’
である。
れていない上位8ビットの積ZHの最下位ビットは、Z
7である。Z6はラウンドビットRであり、それより下
位のZ5〜Z0のいずれかが‘1’であるとき、スティ
ッキービットSは‘1’、そうでないときスティッキー
ビットSは‘0’と定められている。積ZHに対する丸
め処理は、ラウンドビットとスティッキービットSとを
用いIEEE(The Institute of Electrical and Elec
tronic Engineers, Inc.)2進浮動小数点数規格754
に従って行われ、ZH’=ZH又はZH’=ZH+1と
なる。
に積Zが右に1ビットシフトされ、積ZHの最下位ビッ
トはZ8となり、ラウンドビットがZ7と置き換えら
れ、Z6とシフト前に得られた仮のスティッキービット
Sとの論理和が、スティッキービットSの値として求め
られる。
によりスティッキービットSを求めると、丸め処理され
た積ZH’を得るのに計算時間が長くなる。
公報では、図9に示すスティッキービット値予測回路2
0を備え、乗算と並列してスティッキービットSを求め
ている。
個数(語尾ゼロ個数)Mは、被乗数Xの語尾ゼロ個数C
と乗数Yの語尾ゼロ個数Dとの和に等しい。例えばC=
2、D=3の場合には、M=5となる。M≧6のときS
=‘0’となり、M<6のときS=‘1’となる。
回路20では、プライオリティエンコーダ(語尾ゼロエ
ンコーダ)21及び22によりそれぞれ被乗数X及び乗
数Yの語尾ゼロ個数C及びDが求められ、語尾ゼロ個数
CとDとの和Mが加算器23で計算され、Mが所定値C
ONSTと比較器24で比較され、その結果がスティッ
キービットSとして求められる。
ィエンコーダ21及び22の回路規模が比較的大きい。
上記特許公報に記載されているように、52ビットのプ
ライオリティエンコーダは、第1段に備えられた13個
の4ビットプライオリティエンコーダ21と、第2段に
備えられた3個の4ビットプライオリティエンコーダ2
1及び3個の4ビット入力マルチプレクサと、第3段に
備えられた1個の4ビットプライオリティエンコーダ2
1及び1個の4ビット入力マルチプレクサとからなる。
み、より簡単な構成のスティッキービット値予測回路及
びこれを備えた半導体装置を提供することにある。
1では、第1仮数と第2仮数との積のスティッキービッ
ト値を予測するスティッキービット値予測回路におい
て、該第1仮数の語尾ゼロビットパターンに基づいて、
該第2仮数の任意の語尾ゼロ個数に対するスティッキー
ビット値のパターンを生成するビットパターン生成回路
と、該第2仮数が供給され、下位側であるほど優先度が
高いビット‘1’の位置に対応した値を出力するプライ
オリティエンコーダと、該プライオリティエンコーダの
出力値に応じて該ビットパターン中の1ビットをスティ
ッキービットとして選択し出力するスティッキービット
選択回路とを有する。
ば、従来のプライオリティエンコーダ、加算器及び比較
器の替わりに、より簡単な構成のビットパターン生成回
路及びスティッキービット選択回路を用いているので、
スティッキービット値予測回路の構成が簡単になり、そ
の回路規模を従来よりも小さくすることができる。
では、請求項1において、上記ビットパターン生成回路
は、少なくとも下位iビットがいずれも‘0’であり、
ここにiは上記第1仮数の語尾ゼロ個数であり、残りの
上位ビットが全て‘1’であるビットパターンを生成す
る。
では、請求項2において、上記ビットパターン生成回路
は、最下位ビットとして固定値‘0’のビットを出力す
る。
では、請求項3において、上記第1及び第2仮数のビッ
ト数がいずれもnであるとき、上記ビットパターンのビ
ット数が実質的にnであり、そのnビットの下位2ビッ
トがいずれも固定値‘0’である。
では、請求項3において、上記ビットパターン生成回路
は、少なくとも上記第1仮数の任意の1ビットの値とこ
の1ビットの下位側に隣り合うビットの位置に対応した
上記ビットパターンのビットの値との論理和を、該第1
仮数の該1ビットの位置に対応した該ビットパターンの
ビットの値として求める。
では、請求項5において、上記ビットパターン生成回路
は、上記ビットパターンの1ビットの値を、この1ビッ
トより上位側のビットの値を決定する論理ゲートに供給
する。
ば、ビットパターン生成回路の動作速度を高速化するこ
とができる。
では、請求項3において、上記スティッキービット選択
回路は、上記ビットパターンの最上位側から(j+1)
番目のビットをスティッキービット値として選択し、こ
こにjは上記第2仮数の語尾ゼロ個数である。
では、請求項7において、上記選択回路は、上記jが最
大値又は該最大値より1小さい値であるとき、上記固定
値‘0’を選択する。
スティッキービット値を予測するスティッキービット値
予測回路において、該第1仮数が供給され、下位側であ
るほど優先度が高いビット‘1’の位置に対応した値を
出力する第1プライオリティエンコーダと、該第2仮数
が供給され、下位側であるほど優先度が高いビット
‘1’の位置に対応した値を出力する第2プライオリテ
ィエンコーダと、該第2プライオリティエンコーダの出
力値を、該第1プライオリティエンコーダの任意の値に
対するスティッキービット値のパターンに変換するコー
ド/ビットパターン変換回路と、該第1プライオリティ
エンコーダの出力値に応じて該ビットパターン中の1ビ
ットをスティッキービットとして選択し出力するスティ
ッキービット選択回路とを有する。
ば、2つのプライオリティエンコーダを用いているので
請求項1のスティッキービット値予測回路よりも構成が
複雑になるが、コード/ビットパターン変換回路及びス
ティッキービット選択回路の構成が比較的簡単であるの
で、従来よりも構成が簡単になる場合がある。
至9のいずれか1つに記載のスティッキービット値予測
回路が半導体チップに形成されている。
施形態を説明する。
施形態の浮動小数点数仮数部乗算回路の概略構成を示す
ブロック図である。
に用いられる。
値予測回路20の替わりに、スティッキービット値予測
回路20Aを用いている。回路20Aでは、被乗数X及
び乗数Yがそれぞれプライオリティエンコーダ21及び
ビットパターン生成回路25に供給される。プライオリ
ティエンコーダ21は、被乗数Xの下位側であるほど優
先度が高い‘1’のビット位置に対応した値、例えば語
尾ゼロ個数Cを求める。ビットパターン生成回路25
は、乗数Yの語尾ゼロビットパターンに基づいて、被乗
数Xの語尾ゼロ個数Cの全ての値に対するスティッキー
ビットSの値のビットパターンBを生成する。すなわ
ち、プライオリティエンコーダ21の処理と並行して、
その出力Cの任意の値に対するスティッキービットの値
のビットパターンBを求める。
れぞれスティッキービット選択回路26のデータ入力端
及び制御入力端に供給される。スティッキービット選択
回路26は、語尾ゼロ個数Cに応じてビットパターンB
の中の1ビットをスティッキービットSとして選択し出
力する。
回路20Aの動作説明図である。
及び乗数Yがいずれも8ビットである場合を考える。被
乗数X及び乗数Yの正規化並びに小数点の位置は、図1
0の場合と同一である。
トからなる。ビットパターンBの下位のB1及びB0は
‘0’に固定されている。ビットB7〜B2はそれぞれ
乗数YのビットY5〜Y0に対応している。B7〜B2
の語尾ゼロ個数は乗数YのそれDと同じであり、この語
尾ゼロより上位側のビットは全て‘1’である。図2で
は、Y0〜Y2がいずれも‘0’であるので、これに対
応してB2〜B4がいずれも‘0’となっている。ま
た、Y3が下位側から最初の‘1’であるので、B7〜
B5はいずれも‘1’となっている。
乗数Xの語尾ゼロ個数Cが2以下であれば‘1’であ
り、語尾ゼロ個数Cが3以上であれば‘0’である。C
=0、すなわちX0=‘1’の場合には、ビットパター
ンBの最上位側から第1ビットB7をスティッキービッ
トSとして選択する。C=1、すなわちX0=‘0’、
X1=‘1’の場合には、B6をスティッキービットS
として選択する。C=2、すなわちX0=‘0’、X1
=‘0’、X2=‘1’の場合には、B5をスティッキ
ービットSとして選択する。6≧C≧3の場合も同様で
ある。Y6=‘0’の場合は、B=0であり、Cの値に
よらずS=‘0’となる。
がいずれも‘0’であり、また、ビットパターンBが8
ビットであるので、ビットパターンBの最上位側から
(C+1)番目のビットをスティッキービットSとして
選択すと、(C+1)+(D+2)≧9、すなわちC+
D≧6のときS=‘0’となり、(C+1)+(D+
2)≦8、すなわちC+D≦5のとき、S=‘1’とな
る。
は、ビットパターンBの下位(D+2)ビットがいずれ
も‘0’であり、また、ビットパターンBがnビットで
あるので、ビットパターンBの最上位側から(C+1)
番目のビットをスティッキービットSとして選択すと、
(C+1)+(D+2)≧n+1、すなわちC+D≧n
−2のときS=‘0’となり、(C+1)+(D+2)
≦n、すなわちC+D≦n−3のとき、S=‘1’とな
る。
ビットである場合の、D=0〜7の各々に対するビット
パターンBを示す。
ビットである場合のスティッキービット値予測回路20
Aの構成例を示す。
ート30〜34の一方の入力端にそれぞれY1〜Y5が
供給され、他方の入力端にそれぞれY0及びオアゲート
30〜33の出力が供給される。B2はY0と同じであ
り、B3〜B7はそれぞれオアゲート30〜34の出力
である。B0及びB1は、例えばグランド電位の配線で
ある。
2が‘1’の場合には、B2及びB3がいずれも
‘0’、B4〜B7がいずれも‘1’となる。
イオリティエンコーダ21の出力に応じてトーナメント
方式でビットパターンBを選択するために、スイッチン
グトランジスタとしてのNMOSトランジスタ60〜7
3がツリー状に接続されている。
は、ビットC2〜C0と、これらの各々と相補的なビッ
ト*C2〜*C0とからなる。C0=‘0’のときに
は、NMOSトランジスタ60〜63がオン、NMOS
トランジスタ64〜67がオフになり、C0=‘1’の
ときには逆に、NMOSトランジスタ60〜63がオ
フ、NMOSトランジスタ64〜67がオンになる。同
様に、C1=‘0’のときには、NMOSトランジスタ
68及び69がオン、NMOSトランジスタ70及び7
1がオフになり、C2=‘0’のときには、NMOSト
ランジスタ72がオン、NMOSトランジスタ73がオ
フになる。
6は、その全トランジスタが同時にオン/オフ制御され
るので、動作が高速である。
ジスタ60〜63、68、69、72がオンになり、そ
の他がオフになるので、B7がスティッキービットSと
して選択される。また、C=3の場合には、NMOSト
ランジスタ64〜67、NMOSトランジスタ70、7
1及び72がオンになり、その他がオフになるので、B
4がスティッキービットSとして選択される。
値が決定される。
リティエンコーダ22、加算器23及び比較器24の替
わりに、より簡単な構成のビットパターン生成回路25
及びスティッキービット選択回路26を用いているの
で、スティッキービット値予測回路20Aの構成が簡単
になり、その回路規模を従来よりも小さくすることがで
きる。
施形態の、図4に対応したスティッキービット値予測回
路20Bを示す。
おいて、NMOSトランジスタ63と67とはいずれか
一方がオンであり、NMOSトランジスタ71及び73
がオンの場合には必ず‘0’が選択されるので、NMO
Sトランジスタ63及び67は省略可能である。そこ
で、図5のスティッキービット選択回路26Aでは、こ
れらが省略され、NMOSトランジスタ71の入力端に
‘0’が供給されている。この‘0’はB1及びB0に
対応しており、ビットパターン生成回路25Aの出力は
図4の場合よりも1ビット少なく、7ビットとなってい
る。
測回路20Aと同一である。
施形態のビットパターン生成回路25Bを示す。
アゲート32のみならずオアゲート33A及び34Aに
も供給することにより、ビットパターン生成回路25B
の入力が確定してからその出力が確定するまでの時間を
短縮している。動作が最も遅いのはY5〜Y1がいずれ
も‘0’で、Y0が‘1’の場合である。この場合、Y
0によりオアゲート30の出力が‘1’となり、これが
オアゲート31に供給されてその出力が‘1’となり、
次にこれがオアゲート32、33A及び34Aに同時に
供給されてこれらの出力が‘1’になる。
である。
と、回路のゲート段数が従来よりも少なくなることか
ら、パス遅延時間が短くなって、従来よりも動作が高速
になる。
施形態のビットパターン生成回路25Cを示す。
あり、その下位22ビットY21〜Y0がビットパター
ン生成回路25Cに供給される。ビットパターン生成回
路25Cはオアゲート30〜50を備え、これらが図4
と同様に接続されると共に、動作を高速化するために、
オアゲート32の出力がオアゲート33のみならずオア
ゲート37、41、45及び49にも供給されている。
同様に、オアゲート36の出力がオアゲート37のみら
なず、オアゲート41、45及び49にも供給され、オ
アゲート40の出力がオアゲート41のみならずオアゲ
ート45及び49にも供給されている。
となる。
施形態の浮動小数点数仮数部乗算回路を示す。
図1の25の替わりに、プライオリティエンコーダ22
及びバイナリコード/ビットパターン変換回路27を用
いている。プライオリティエンコーダ22は、乗数Yの
語尾ゼロ個数Dを求め、バイナリコード/ビットパター
ン変換回路27に供給する。変換回路27は、論理回路
であり、この語尾ゼロ個数Dに応じて、例えば乗数Yが
8ビットの場合には図3中の1行のビットパターンBを
出力し、スティッキービット選択回路26に供給する。
ンコーダ22を用いているので上述の第1〜4実施形態
よりも構成が複雑になるが、バイナリコード/ビットパ
ターン変換回路27及びスティッキービット選択回路2
6の構成が比較的簡単であるので、図9のスティッキー
ビット値予測回路20よりも構成が簡単になる場合があ
る。
まれる。
の一方がプライオリティエンコーダ21に供給され他方
がビットパターン生成回路25に供給されればよく、被
乗数Xと乗数Yとが逆であってもよい。
数Yがnビットで積Zがmビット(m<n)でもよく、
この場合、図2のビットパターンBの最上位側にさらに
(n−m)ビットが付加される。
が8ビットの場合、スティッキービットは積の下位6ビ
ットを考慮すればよいので、図2においてプライオリテ
ィエンコーダには下位6ビット、すなわちX0〜X5の
み入力すればよく、この場合、ビットB0は不要であ
る。
選択回路26の各トランジスタの替わりに2入力アンド
ゲートを用い、その一方の入力端にプライオリティーエ
ンコーダ21の出力ビットを供給する構成であってもよ
い。
出力が、語尾ゼロ個数Cではなく、最下位側から最初に
‘1’が現れるまでのビット数(C+1)であってもよ
い。この場合、ビットパターンBの最上位側にダミービ
ット‘1’を付加し、又は、(C+1)のときに語尾ゼ
ロ個数Cのときと同じビットを選択するようにスティッ
キービット選択回路の構成を変えてもよい。
例えば入力が‘10011000’のとき語尾ゼロ個数
3の替わりに最下位側から最初に‘1’が現れるビット
のみ‘1’となる‘00001000’を、下位側であ
るほど優先度が高いビット‘1’の位置に対応した値
(請求項1)として出力する構成であってもよい。この
出力は、例えば、図6と同様の回路で、最下位側から最
初に‘1’が現れるビット位置以上のビットを‘1’に
した‘11111000’を生成し、隣り合う出力ビッ
トの排他的論理和をとることにより生成することができ
る。この場合のスティッキービット選択回路では、ビッ
トパターン生成回路の出力の各ビットに1個のトランジ
スタスイッチを接続し、その制御入力端に該プライオリ
ティエンコーダの対応するビットの信号を供給すればよ
いので、スティッキービット選択回路の構成が簡単にな
る。
算回路の概略構成を示すブロック図である。
説明図である。
場合の、乗数Yの語尾ゼロ個数D=0〜7の各々に対す
るビットパターンBを示す図である。
場合の、図1中のスティッキービット値予測回路の構成
例を示す図である。
ィッキービット値予測回路を示す図である。
路を示す図である。
路を示す図である。
算回路を示す図である。
ある。
説明図である。
Claims (10)
- 【請求項1】 第1仮数と第2仮数との積のスティッキ
ービット値を予測するスティッキービット値予測回路に
おいて、 該第1仮数の語尾ゼロビットパターンに基づいて、該第
2仮数の任意の語尾ゼロ個数に対するスティッキービッ
ト値のパターンを生成するビットパターン生成回路と、 該第2仮数が供給され、下位側であるほど優先度が高い
ビット‘1’の位置に対応した値を出力するプライオリ
ティエンコーダと、 該プライオリティエンコーダの出力値に応じて該ビット
パターン中の1ビットをスティッキービットとして選択
し出力するスティッキービット選択回路と、 を有することを特徴とするスティッキービット値予測回
路。 - 【請求項2】 上記ビットパターン生成回路は、少なく
とも下位iビットがいずれも‘0’であり、ここにiは
上記第1仮数の語尾ゼロ個数であり、残りの上位ビット
が全て‘1’であるビットパターンを生成することを特
徴とする請求項1記載のスティッキービット値予測回
路。 - 【請求項3】 上記ビットパターン生成回路は、最下位
ビットとして固定値‘0’のビットを出力することを特
徴とする請求項2記載のスティッキービット値予測回
路。 - 【請求項4】 上記第1及び第2仮数のビット数がいず
れもnであるとき、上記ビットパターンのビット数が実
質的にnであり、そのnビットの下位2ビットがいずれ
も固定値‘0’であることを特徴とする請求項3記載の
スティッキービット値予測回路。 - 【請求項5】 上記ビットパターン生成回路は、少なく
とも上記第1仮数の任意の1ビットの値とこの1ビット
の下位側に隣り合うビットの位置に対応した上記ビット
パターンのビットの値との論理和を、該第1仮数の該1
ビットの位置に対応した該ビットパターンのビットの値
として求めることを特徴とする請求項3記載のスティッ
キービット値予測回路。 - 【請求項6】 上記ビットパターン生成回路は、上記ビ
ットパターンの1ビットの値を、この1ビットより上位
側のビットの値を決定する論理ゲートに供給することを
特徴とする請求項5記載のスティッキービット値予測回
路。 - 【請求項7】 上記スティッキービット選択回路は、上
記ビットパターンの最上位側から(j+1)番目のビッ
トをスティッキービット値として選択し、ここにjは上
記第2仮数の語尾ゼロ個数であることを特徴とする請求
項3記載のスティッキービット値予測回路。 - 【請求項8】 上記選択回路は、上記jが最大値又は該
最大値より1小さい値であるとき、上記固定値‘0’を
選択することを特徴とする請求項7記載のスティッキー
ビット値予測回路。 - 【請求項9】 第1仮数と第2仮数の積のスティッキー
ビット値を予測するスティッキービット値予測回路にお
いて、 該第1仮数が供給され、下位側であるほど優先度が高い
ビット‘1’の位置に対応した値を出力する第1プライ
オリティエンコーダと、 該第2仮数が供給され、下位側であるほど優先度が高い
ビット‘1’の位置に対応した値を出力する第2プライ
オリティエンコーダと、 該第2プライオリティエンコーダの出力値を、該第1プ
ライオリティエンコーダの任意の値に対するスティッキ
ービット値のパターンに変換するコード/ビットパター
ン変換回路と、 該第1プライオリティエンコーダの出力値に応じて該ビ
ットパターン中の1ビットをスティッキービットとして
選択し出力するスティッキービット選択回路と、 を有することを特徴とするスティッキービット値予測回
路。 - 【請求項10】 請求項1乃至9のいずれか1つに記載
のスティッキービット値予測回路が半導体チップに形成
されていることを特徴とする半導体装置。
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