JP2000194536A - スティッキ―ビット値予測回路及びこれを備えた半導体装置 - Google Patents
スティッキ―ビット値予測回路及びこれを備えた半導体装置Info
- Publication number
- JP2000194536A JP2000194536A JP10370437A JP37043798A JP2000194536A JP 2000194536 A JP2000194536 A JP 2000194536A JP 10370437 A JP10370437 A JP 10370437A JP 37043798 A JP37043798 A JP 37043798A JP 2000194536 A JP2000194536 A JP 2000194536A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- value
- sticky
- circuit
- mantissa
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4876—Multiplying
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49952—Sticky bit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】構成をより簡単化する。
【解決手段】仮数Ｘの語尾ゼロビットパターンに基づい
て、仮数Ｙの任意の語尾ゼロ個数に対するスティッキー
ビット値のパターンＢを生成するビットパターン生成回
路２５Ａと、仮数Ｙが供給され、下位側であるほど優先
度が高いビット‘１’の位置Ｃを出力するプライオリテ
ィエンコーダ２１と、この位置Ｃに応じてビットパター
ンＢ中の１ビットをスティッキービットとして選択し出
力するスティッキービット選択回路２６Ａとを備えて、
仮数Ｘと仮数Ｙとの積のスティッキービット値を予測す
る。
て、仮数Ｙの任意の語尾ゼロ個数に対するスティッキー
ビット値のパターンＢを生成するビットパターン生成回
路２５Ａと、仮数Ｙが供給され、下位側であるほど優先
度が高いビット‘１’の位置Ｃを出力するプライオリテ
ィエンコーダ２１と、この位置Ｃに応じてビットパター
ンＢ中の１ビットをスティッキービットとして選択し出
力するスティッキービット選択回路２６Ａとを備えて、
仮数Ｘと仮数Ｙとの積のスティッキービット値を予測す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、乗算回路に用いら
れるスティッキービット値予測回路及びこれを備えた半
導体装置に関する。
れるスティッキービット値予測回路及びこれを備えた半
導体装置に関する。
【０００２】
【従来の技術】図９は、従来の浮動小数点数仮数部乗算
回路を示す。
回路を示す。
【０００３】被乗数Ｘと乗数Ｙの積Ｚは、乗算器１０で
計算され、この回路は、高速処理のために例えばウォレ
スツリー（Wallace tree）及びブースリコーダを備えて
いる。被乗数Ｘ及び乗数Ｙはいずれも、最上位ビットが
１で１≦Ｘ＜２、１≦Ｙ＜２となるように正規化されて
いる。積Ｚは丸め回路１１で丸められ、積ＺＨ’が得ら
れる。
計算され、この回路は、高速処理のために例えばウォレ
スツリー（Wallace tree）及びブースリコーダを備えて
いる。被乗数Ｘ及び乗数Ｙはいずれも、最上位ビットが
１で１≦Ｘ＜２、１≦Ｙ＜２となるように正規化されて
いる。積Ｚは丸め回路１１で丸められ、積ＺＨ’が得ら
れる。
【０００４】図１０は、丸め処理で用いられるスティッ
キービットＳの説明図であり、被乗数Ｘ及び乗数Ｙがい
ずれも８ビットで、積Ｚが１６ビットである場合を示し
ている。
キービットＳの説明図であり、被乗数Ｘ及び乗数Ｙがい
ずれも８ビットで、積Ｚが１６ビットである場合を示し
ている。
【０００５】１≦Ｚ＜４であるので、積Ｚの整数部は、
上位２ビットＺ１５及びＺ１４であり、Ｚ１４＝‘１’
である。
上位２ビットＺ１５及びＺ１４であり、Ｚ１４＝‘１’
である。
【０００６】Ｚ１５＝‘０’の場合、正規化され丸めら
れていない上位８ビットの積ＺＨの最下位ビットは、Ｚ
７である。Ｚ６はラウンドビットＲであり、それより下
位のＺ５〜Ｚ０のいずれかが‘１’であるとき、スティ
ッキービットＳは‘１’、そうでないときスティッキー
ビットＳは‘０’と定められている。積ＺＨに対する丸
め処理は、ラウンドビットとスティッキービットＳとを
用いＩＥＥＥ（The Institute of Electrical and Elec
tronic Engineers, Inc.）２進浮動小数点数規格７５４
に従って行われ、ＺＨ’＝ＺＨ又はＺＨ’＝ＺＨ＋１と
なる。
れていない上位８ビットの積ＺＨの最下位ビットは、Ｚ
７である。Ｚ６はラウンドビットＲであり、それより下
位のＺ５〜Ｚ０のいずれかが‘１’であるとき、スティ
ッキービットＳは‘１’、そうでないときスティッキー
ビットＳは‘０’と定められている。積ＺＨに対する丸
め処理は、ラウンドビットとスティッキービットＳとを
用いＩＥＥＥ（The Institute of Electrical and Elec
tronic Engineers, Inc.）２進浮動小数点数規格７５４
に従って行われ、ＺＨ’＝ＺＨ又はＺＨ’＝ＺＨ＋１と
なる。
【０００７】Ｚ１５＝‘１’の場合には、正規化のため
に積Ｚが右に１ビットシフトされ、積ＺＨの最下位ビッ
トはＺ８となり、ラウンドビットがＺ７と置き換えら
れ、Ｚ６とシフト前に得られた仮のスティッキービット
Ｓとの論理和が、スティッキービットＳの値として求め
られる。
に積Ｚが右に１ビットシフトされ、積ＺＨの最下位ビッ
トはＺ８となり、ラウンドビットがＺ７と置き換えら
れ、Ｚ６とシフト前に得られた仮のスティッキービット
Ｓとの論理和が、スティッキービットＳの値として求め
られる。
【０００８】積Ｚを求めた後に、オアゲート１２〜１６
によりスティッキービットＳを求めると、丸め処理され
た積ＺＨ’を得るのに計算時間が長くなる。
によりスティッキービットＳを求めると、丸め処理され
た積ＺＨ’を得るのに計算時間が長くなる。
【０００９】そこで、米国特許第４，９２８，２５９号
公報では、図９に示すスティッキービット値予測回路２
０を備え、乗算と並列してスティッキービットＳを求め
ている。
公報では、図９に示すスティッキービット値予測回路２
０を備え、乗算と並列してスティッキービットＳを求め
ている。
【００１０】図１０に戻って、積Ｚの下位側‘０’連続
個数（語尾ゼロ個数）Ｍは、被乗数Ｘの語尾ゼロ個数Ｃ
と乗数Ｙの語尾ゼロ個数Ｄとの和に等しい。例えばＣ＝
２、Ｄ＝３の場合には、Ｍ＝５となる。Ｍ≧６のときＳ
＝‘０’となり、Ｍ＜６のときＳ＝‘１’となる。
個数（語尾ゼロ個数）Ｍは、被乗数Ｘの語尾ゼロ個数Ｃ
と乗数Ｙの語尾ゼロ個数Ｄとの和に等しい。例えばＣ＝
２、Ｄ＝３の場合には、Ｍ＝５となる。Ｍ≧６のときＳ
＝‘０’となり、Ｍ＜６のときＳ＝‘１’となる。
【００１１】図９に戻って、スティッキービット値予測
回路２０では、プライオリティエンコーダ（語尾ゼロエ
ンコーダ）２１及び２２によりそれぞれ被乗数Ｘ及び乗
数Ｙの語尾ゼロ個数Ｃ及びＤが求められ、語尾ゼロ個数
ＣとＤとの和Ｍが加算器２３で計算され、Ｍが所定値Ｃ
ＯＮＳＴと比較器２４で比較され、その結果がスティッ
キービットＳとして求められる。
回路２０では、プライオリティエンコーダ（語尾ゼロエ
ンコーダ）２１及び２２によりそれぞれ被乗数Ｘ及び乗
数Ｙの語尾ゼロ個数Ｃ及びＤが求められ、語尾ゼロ個数
ＣとＤとの和Ｍが加算器２３で計算され、Ｍが所定値Ｃ
ＯＮＳＴと比較器２４で比較され、その結果がスティッ
キービットＳとして求められる。
【００１２】
【発明が解決しようとする課題】しかし、プライオリテ
ィエンコーダ２１及び２２の回路規模が比較的大きい。
上記特許公報に記載されているように、５２ビットのプ
ライオリティエンコーダは、第１段に備えられた１３個
の４ビットプライオリティエンコーダ２１と、第２段に
備えられた３個の４ビットプライオリティエンコーダ２
１及び３個の４ビット入力マルチプレクサと、第３段に
備えられた１個の４ビットプライオリティエンコーダ２
１及び１個の４ビット入力マルチプレクサとからなる。
ィエンコーダ２１及び２２の回路規模が比較的大きい。
上記特許公報に記載されているように、５２ビットのプ
ライオリティエンコーダは、第１段に備えられた１３個
の４ビットプライオリティエンコーダ２１と、第２段に
備えられた３個の４ビットプライオリティエンコーダ２
１及び３個の４ビット入力マルチプレクサと、第３段に
備えられた１個の４ビットプライオリティエンコーダ２
１及び１個の４ビット入力マルチプレクサとからなる。
【００１３】本発明の目的は、このような問題点に鑑
み、より簡単な構成のスティッキービット値予測回路及
びこれを備えた半導体装置を提供することにある。
み、より簡単な構成のスティッキービット値予測回路及
びこれを備えた半導体装置を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】請求項
１では、第１仮数と第２仮数との積のスティッキービッ
ト値を予測するスティッキービット値予測回路におい
て、該第１仮数の語尾ゼロビットパターンに基づいて、
該第２仮数の任意の語尾ゼロ個数に対するスティッキー
ビット値のパターンを生成するビットパターン生成回路
と、該第２仮数が供給され、下位側であるほど優先度が
高いビット‘１’の位置に対応した値を出力するプライ
オリティエンコーダと、該プライオリティエンコーダの
出力値に応じて該ビットパターン中の１ビットをスティ
ッキービットとして選択し出力するスティッキービット
選択回路とを有する。
１では、第１仮数と第２仮数との積のスティッキービッ
ト値を予測するスティッキービット値予測回路におい
て、該第１仮数の語尾ゼロビットパターンに基づいて、
該第２仮数の任意の語尾ゼロ個数に対するスティッキー
ビット値のパターンを生成するビットパターン生成回路
と、該第２仮数が供給され、下位側であるほど優先度が
高いビット‘１’の位置に対応した値を出力するプライ
オリティエンコーダと、該プライオリティエンコーダの
出力値に応じて該ビットパターン中の１ビットをスティ
ッキービットとして選択し出力するスティッキービット
選択回路とを有する。
【００１５】このスティッキービット値予測回路によれ
ば、従来のプライオリティエンコーダ、加算器及び比較
器の替わりに、より簡単な構成のビットパターン生成回
路及びスティッキービット選択回路を用いているので、
スティッキービット値予測回路の構成が簡単になり、そ
の回路規模を従来よりも小さくすることができる。
ば、従来のプライオリティエンコーダ、加算器及び比較
器の替わりに、より簡単な構成のビットパターン生成回
路及びスティッキービット選択回路を用いているので、
スティッキービット値予測回路の構成が簡単になり、そ
の回路規模を従来よりも小さくすることができる。
【００１６】請求項２のスティッキービット値予測回路
では、請求項１において、上記ビットパターン生成回路
は、少なくとも下位ｉビットがいずれも‘０’であり、
ここにｉは上記第１仮数の語尾ゼロ個数であり、残りの
上位ビットが全て‘１’であるビットパターンを生成す
る。
では、請求項１において、上記ビットパターン生成回路
は、少なくとも下位ｉビットがいずれも‘０’であり、
ここにｉは上記第１仮数の語尾ゼロ個数であり、残りの
上位ビットが全て‘１’であるビットパターンを生成す
る。
【００１７】請求項３のスティッキービット値予測回路
では、請求項２において、上記ビットパターン生成回路
は、最下位ビットとして固定値‘０’のビットを出力す
る。
では、請求項２において、上記ビットパターン生成回路
は、最下位ビットとして固定値‘０’のビットを出力す
る。
【００１８】請求項４のスティッキービット値予測回路
では、請求項３において、上記第１及び第２仮数のビッ
ト数がいずれもｎであるとき、上記ビットパターンのビ
ット数が実質的にｎであり、そのｎビットの下位２ビッ
トがいずれも固定値‘０’である。
では、請求項３において、上記第１及び第２仮数のビッ
ト数がいずれもｎであるとき、上記ビットパターンのビ
ット数が実質的にｎであり、そのｎビットの下位２ビッ
トがいずれも固定値‘０’である。
【００１９】請求項５のスティッキービット値予測回路
では、請求項３において、上記ビットパターン生成回路
は、少なくとも上記第１仮数の任意の１ビットの値とこ
の１ビットの下位側に隣り合うビットの位置に対応した
上記ビットパターンのビットの値との論理和を、該第１
仮数の該１ビットの位置に対応した該ビットパターンの
ビットの値として求める。
では、請求項３において、上記ビットパターン生成回路
は、少なくとも上記第１仮数の任意の１ビットの値とこ
の１ビットの下位側に隣り合うビットの位置に対応した
上記ビットパターンのビットの値との論理和を、該第１
仮数の該１ビットの位置に対応した該ビットパターンの
ビットの値として求める。
【００２０】請求項６のスティッキービット値予測回路
では、請求項５において、上記ビットパターン生成回路
は、上記ビットパターンの１ビットの値を、この１ビッ
トより上位側のビットの値を決定する論理ゲートに供給
する。
では、請求項５において、上記ビットパターン生成回路
は、上記ビットパターンの１ビットの値を、この１ビッ
トより上位側のビットの値を決定する論理ゲートに供給
する。
【００２１】このスティッキービット値予測回路によれ
ば、ビットパターン生成回路の動作速度を高速化するこ
とができる。
ば、ビットパターン生成回路の動作速度を高速化するこ
とができる。
【００２２】請求項７のスティッキービット値予測回路
では、請求項３において、上記スティッキービット選択
回路は、上記ビットパターンの最上位側から（ｊ＋１）
番目のビットをスティッキービット値として選択し、こ
こにｊは上記第２仮数の語尾ゼロ個数である。
では、請求項３において、上記スティッキービット選択
回路は、上記ビットパターンの最上位側から（ｊ＋１）
番目のビットをスティッキービット値として選択し、こ
こにｊは上記第２仮数の語尾ゼロ個数である。
【００２３】請求項８のスティッキービット値予測回路
では、請求項７において、上記選択回路は、上記ｊが最
大値又は該最大値より１小さい値であるとき、上記固定
値‘０’を選択する。
では、請求項７において、上記選択回路は、上記ｊが最
大値又は該最大値より１小さい値であるとき、上記固定
値‘０’を選択する。
【００２４】請求項９では、第１仮数と第２仮数の積の
スティッキービット値を予測するスティッキービット値
予測回路において、該第１仮数が供給され、下位側であ
るほど優先度が高いビット‘１’の位置に対応した値を
出力する第１プライオリティエンコーダと、該第２仮数
が供給され、下位側であるほど優先度が高いビット
‘１’の位置に対応した値を出力する第２プライオリテ
ィエンコーダと、該第２プライオリティエンコーダの出
力値を、該第１プライオリティエンコーダの任意の値に
対するスティッキービット値のパターンに変換するコー
ド／ビットパターン変換回路と、該第１プライオリティ
エンコーダの出力値に応じて該ビットパターン中の１ビ
ットをスティッキービットとして選択し出力するスティ
ッキービット選択回路とを有する。
スティッキービット値を予測するスティッキービット値
予測回路において、該第１仮数が供給され、下位側であ
るほど優先度が高いビット‘１’の位置に対応した値を
出力する第１プライオリティエンコーダと、該第２仮数
が供給され、下位側であるほど優先度が高いビット
‘１’の位置に対応した値を出力する第２プライオリテ
ィエンコーダと、該第２プライオリティエンコーダの出
力値を、該第１プライオリティエンコーダの任意の値に
対するスティッキービット値のパターンに変換するコー
ド／ビットパターン変換回路と、該第１プライオリティ
エンコーダの出力値に応じて該ビットパターン中の１ビ
ットをスティッキービットとして選択し出力するスティ
ッキービット選択回路とを有する。
【００２５】このスティッキービット値予測回路によれ
ば、２つのプライオリティエンコーダを用いているので
請求項１のスティッキービット値予測回路よりも構成が
複雑になるが、コード／ビットパターン変換回路及びス
ティッキービット選択回路の構成が比較的簡単であるの
で、従来よりも構成が簡単になる場合がある。
ば、２つのプライオリティエンコーダを用いているので
請求項１のスティッキービット値予測回路よりも構成が
複雑になるが、コード／ビットパターン変換回路及びス
ティッキービット選択回路の構成が比較的簡単であるの
で、従来よりも構成が簡単になる場合がある。
【００２６】請求項１０の半導体装置では、請求項１乃
至９のいずれか１つに記載のスティッキービット値予測
回路が半導体チップに形成されている。
至９のいずれか１つに記載のスティッキービット値予測
回路が半導体チップに形成されている。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００２８】［第１実施形態］図１は、本発明の第１実
施形態の浮動小数点数仮数部乗算回路の概略構成を示す
ブロック図である。
施形態の浮動小数点数仮数部乗算回路の概略構成を示す
ブロック図である。
【００２９】この回路は、プロセッサなどの半導体装置
に用いられる。
に用いられる。
【００３０】この回路では、図８のスティッキービット
値予測回路２０の替わりに、スティッキービット値予測
回路２０Ａを用いている。回路２０Ａでは、被乗数Ｘ及
び乗数Ｙがそれぞれプライオリティエンコーダ２１及び
ビットパターン生成回路２５に供給される。プライオリ
ティエンコーダ２１は、被乗数Ｘの下位側であるほど優
先度が高い‘１’のビット位置に対応した値、例えば語
尾ゼロ個数Ｃを求める。ビットパターン生成回路２５
は、乗数Ｙの語尾ゼロビットパターンに基づいて、被乗
数Ｘの語尾ゼロ個数Ｃの全ての値に対するスティッキー
ビットＳの値のビットパターンＢを生成する。すなわ
ち、プライオリティエンコーダ２１の処理と並行して、
その出力Ｃの任意の値に対するスティッキービットの値
のビットパターンＢを求める。
値予測回路２０の替わりに、スティッキービット値予測
回路２０Ａを用いている。回路２０Ａでは、被乗数Ｘ及
び乗数Ｙがそれぞれプライオリティエンコーダ２１及び
ビットパターン生成回路２５に供給される。プライオリ
ティエンコーダ２１は、被乗数Ｘの下位側であるほど優
先度が高い‘１’のビット位置に対応した値、例えば語
尾ゼロ個数Ｃを求める。ビットパターン生成回路２５
は、乗数Ｙの語尾ゼロビットパターンに基づいて、被乗
数Ｘの語尾ゼロ個数Ｃの全ての値に対するスティッキー
ビットＳの値のビットパターンＢを生成する。すなわ
ち、プライオリティエンコーダ２１の処理と並行して、
その出力Ｃの任意の値に対するスティッキービットの値
のビットパターンＢを求める。
【００３１】ビットパターンＢ及び語尾ゼロ個数Ｃはそ
れぞれスティッキービット選択回路２６のデータ入力端
及び制御入力端に供給される。スティッキービット選択
回路２６は、語尾ゼロ個数Ｃに応じてビットパターンＢ
の中の１ビットをスティッキービットＳとして選択し出
力する。
れぞれスティッキービット選択回路２６のデータ入力端
及び制御入力端に供給される。スティッキービット選択
回路２６は、語尾ゼロ個数Ｃに応じてビットパターンＢ
の中の１ビットをスティッキービットＳとして選択し出
力する。
【００３２】図２は、図１のスティッキービット値予測
回路２０Ａの動作説明図である。
回路２０Ａの動作説明図である。
【００３３】簡単化のために、図１０と同様に被乗数Ｘ
及び乗数Ｙがいずれも８ビットである場合を考える。被
乗数Ｘ及び乗数Ｙの正規化並びに小数点の位置は、図１
０の場合と同一である。
及び乗数Ｙがいずれも８ビットである場合を考える。被
乗数Ｘ及び乗数Ｙの正規化並びに小数点の位置は、図１
０の場合と同一である。
【００３４】ビットパターンＢは、Ｂ７〜Ｂ０の８ビッ
トからなる。ビットパターンＢの下位のＢ１及びＢ０は
‘０’に固定されている。ビットＢ７〜Ｂ２はそれぞれ
乗数ＹのビットＹ５〜Ｙ０に対応している。Ｂ７〜Ｂ２
の語尾ゼロ個数は乗数ＹのそれＤと同じであり、この語
尾ゼロより上位側のビットは全て‘１’である。図２で
は、Ｙ０〜Ｙ２がいずれも‘０’であるので、これに対
応してＢ２〜Ｂ４がいずれも‘０’となっている。ま
た、Ｙ３が下位側から最初の‘１’であるので、Ｂ７〜
Ｂ５はいずれも‘１’となっている。
トからなる。ビットパターンＢの下位のＢ１及びＢ０は
‘０’に固定されている。ビットＢ７〜Ｂ２はそれぞれ
乗数ＹのビットＹ５〜Ｙ０に対応している。Ｂ７〜Ｂ２
の語尾ゼロ個数は乗数ＹのそれＤと同じであり、この語
尾ゼロより上位側のビットは全て‘１’である。図２で
は、Ｙ０〜Ｙ２がいずれも‘０’であるので、これに対
応してＢ２〜Ｂ４がいずれも‘０’となっている。ま
た、Ｙ３が下位側から最初の‘１’であるので、Ｂ７〜
Ｂ５はいずれも‘１’となっている。
【００３５】図２の場合、スティッキービットＳは、被
乗数Ｘの語尾ゼロ個数Ｃが２以下であれば‘１’であ
り、語尾ゼロ個数Ｃが３以上であれば‘０’である。Ｃ
＝０、すなわちＸ０＝‘１’の場合には、ビットパター
ンＢの最上位側から第１ビットＢ７をスティッキービッ
トＳとして選択する。Ｃ＝１、すなわちＸ０＝‘０’、
Ｘ１＝‘１’の場合には、Ｂ６をスティッキービットＳ
として選択する。Ｃ＝２、すなわちＸ０＝‘０’、Ｘ１
＝‘０’、Ｘ２＝‘１’の場合には、Ｂ５をスティッキ
ービットＳとして選択する。６≧Ｃ≧３の場合も同様で
ある。Ｙ６＝‘０’の場合は、Ｂ＝０であり、Ｃの値に
よらずＳ＝‘０’となる。
乗数Ｘの語尾ゼロ個数Ｃが２以下であれば‘１’であ
り、語尾ゼロ個数Ｃが３以上であれば‘０’である。Ｃ
＝０、すなわちＸ０＝‘１’の場合には、ビットパター
ンＢの最上位側から第１ビットＢ７をスティッキービッ
トＳとして選択する。Ｃ＝１、すなわちＸ０＝‘０’、
Ｘ１＝‘１’の場合には、Ｂ６をスティッキービットＳ
として選択する。Ｃ＝２、すなわちＸ０＝‘０’、Ｘ１
＝‘０’、Ｘ２＝‘１’の場合には、Ｂ５をスティッキ
ービットＳとして選択する。６≧Ｃ≧３の場合も同様で
ある。Ｙ６＝‘０’の場合は、Ｂ＝０であり、Ｃの値に
よらずＳ＝‘０’となる。
【００３６】ビットパターンＢの下位（Ｄ＋２）ビット
がいずれも‘０’であり、また、ビットパターンＢが８
ビットであるので、ビットパターンＢの最上位側から
（Ｃ＋１）番目のビットをスティッキービットＳとして
選択すと、（Ｃ＋１）＋（Ｄ＋２）≧９、すなわちＣ＋
Ｄ≧６のときＳ＝‘０’となり、（Ｃ＋１）＋（Ｄ＋
２）≦８、すなわちＣ＋Ｄ≦５のとき、Ｓ＝‘１’とな
る。
がいずれも‘０’であり、また、ビットパターンＢが８
ビットであるので、ビットパターンＢの最上位側から
（Ｃ＋１）番目のビットをスティッキービットＳとして
選択すと、（Ｃ＋１）＋（Ｄ＋２）≧９、すなわちＣ＋
Ｄ≧６のときＳ＝‘０’となり、（Ｃ＋１）＋（Ｄ＋
２）≦８、すなわちＣ＋Ｄ≦５のとき、Ｓ＝‘１’とな
る。
【００３７】被乗数Ｘ及び乗数Ｙがｎビットの場合に
は、ビットパターンＢの下位（Ｄ＋２）ビットがいずれ
も‘０’であり、また、ビットパターンＢがｎビットで
あるので、ビットパターンＢの最上位側から（Ｃ＋１）
番目のビットをスティッキービットＳとして選択すと、
（Ｃ＋１）＋（Ｄ＋２）≧ｎ＋１、すなわちＣ＋Ｄ≧ｎ
−２のときＳ＝‘０’となり、（Ｃ＋１）＋（Ｄ＋２）
≦ｎ、すなわちＣ＋Ｄ≦ｎ−３のとき、Ｓ＝‘１’とな
る。
は、ビットパターンＢの下位（Ｄ＋２）ビットがいずれ
も‘０’であり、また、ビットパターンＢがｎビットで
あるので、ビットパターンＢの最上位側から（Ｃ＋１）
番目のビットをスティッキービットＳとして選択すと、
（Ｃ＋１）＋（Ｄ＋２）≧ｎ＋１、すなわちＣ＋Ｄ≧ｎ
−２のときＳ＝‘０’となり、（Ｃ＋１）＋（Ｄ＋２）
≦ｎ、すなわちＣ＋Ｄ≦ｎ−３のとき、Ｓ＝‘１’とな
る。
【００３８】図３は、被乗数Ｘ及び乗数Ｙがいずれも８
ビットである場合の、Ｄ＝０〜７の各々に対するビット
パターンＢを示す。
ビットである場合の、Ｄ＝０〜７の各々に対するビット
パターンＢを示す。
【００３９】図４は、被乗数Ｘ及び乗数Ｙがいずれも８
ビットである場合のスティッキービット値予測回路２０
Ａの構成例を示す。
ビットである場合のスティッキービット値予測回路２０
Ａの構成例を示す。
【００４０】ビットパターン生成回路２５では、オアゲ
ート３０〜３４の一方の入力端にそれぞれＹ１〜Ｙ５が
供給され、他方の入力端にそれぞれＹ０及びオアゲート
３０〜３３の出力が供給される。Ｂ２はＹ０と同じであ
り、Ｂ３〜Ｂ７はそれぞれオアゲート３０〜３４の出力
である。Ｂ０及びＢ１は、例えばグランド電位の配線で
ある。
ート３０〜３４の一方の入力端にそれぞれＹ１〜Ｙ５が
供給され、他方の入力端にそれぞれＹ０及びオアゲート
３０〜３３の出力が供給される。Ｂ２はＹ０と同じであ
り、Ｂ３〜Ｂ７はそれぞれオアゲート３０〜３４の出力
である。Ｂ０及びＢ１は、例えばグランド電位の配線で
ある。
【００４１】例えばＹ０及びＹ１がいずれも‘０’でＹ
２が‘１’の場合には、Ｂ２及びＢ３がいずれも
‘０’、Ｂ４〜Ｂ７がいずれも‘１’となる。
２が‘１’の場合には、Ｂ２及びＢ３がいずれも
‘０’、Ｂ４〜Ｂ７がいずれも‘１’となる。
【００４２】スティッキービット選択回路２６は、プラ
イオリティエンコーダ２１の出力に応じてトーナメント
方式でビットパターンＢを選択するために、スイッチン
グトランジスタとしてのＮＭＯＳトランジスタ６０〜７
３がツリー状に接続されている。
イオリティエンコーダ２１の出力に応じてトーナメント
方式でビットパターンＢを選択するために、スイッチン
グトランジスタとしてのＮＭＯＳトランジスタ６０〜７
３がツリー状に接続されている。
【００４３】プライオリティエンコーダ２１の出力Ｃ
は、ビットＣ２〜Ｃ０と、これらの各々と相補的なビッ
ト＊Ｃ２〜＊Ｃ０とからなる。Ｃ０＝‘０’のときに
は、ＮＭＯＳトランジスタ６０〜６３がオン、ＮＭＯＳ
トランジスタ６４〜６７がオフになり、Ｃ０＝‘１’の
ときには逆に、ＮＭＯＳトランジスタ６０〜６３がオ
フ、ＮＭＯＳトランジスタ６４〜６７がオンになる。同
様に、Ｃ１＝‘０’のときには、ＮＭＯＳトランジスタ
６８及び６９がオン、ＮＭＯＳトランジスタ７０及び７
１がオフになり、Ｃ２＝‘０’のときには、ＮＭＯＳト
ランジスタ７２がオン、ＮＭＯＳトランジスタ７３がオ
フになる。
は、ビットＣ２〜Ｃ０と、これらの各々と相補的なビッ
ト＊Ｃ２〜＊Ｃ０とからなる。Ｃ０＝‘０’のときに
は、ＮＭＯＳトランジスタ６０〜６３がオン、ＮＭＯＳ
トランジスタ６４〜６７がオフになり、Ｃ０＝‘１’の
ときには逆に、ＮＭＯＳトランジスタ６０〜６３がオ
フ、ＮＭＯＳトランジスタ６４〜６７がオンになる。同
様に、Ｃ１＝‘０’のときには、ＮＭＯＳトランジスタ
６８及び６９がオン、ＮＭＯＳトランジスタ７０及び７
１がオフになり、Ｃ２＝‘０’のときには、ＮＭＯＳト
ランジスタ７２がオン、ＮＭＯＳトランジスタ７３がオ
フになる。
【００４４】このようなスティッキービット選択回路２
６は、その全トランジスタが同時にオン／オフ制御され
るので、動作が高速である。
６は、その全トランジスタが同時にオン／オフ制御され
るので、動作が高速である。
【００４５】例えばＣ＝０のときには、ＮＭＯＳトラン
ジスタ６０〜６３、６８、６９、７２がオンになり、そ
の他がオフになるので、Ｂ７がスティッキービットＳと
して選択される。また、Ｃ＝３の場合には、ＮＭＯＳト
ランジスタ６４〜６７、ＮＭＯＳトランジスタ７０、７
１及び７２がオンになり、その他がオフになるので、Ｂ
４がスティッキービットＳとして選択される。
ジスタ６０〜６３、６８、６９、７２がオンになり、そ
の他がオフになるので、Ｂ７がスティッキービットＳと
して選択される。また、Ｃ＝３の場合には、ＮＭＯＳト
ランジスタ６４〜６７、ＮＭＯＳトランジスタ７０、７
１及び７２がオンになり、その他がオフになるので、Ｂ
４がスティッキービットＳとして選択される。
【００４６】このようにして、スティッキービットＳの
値が決定される。
値が決定される。
【００４７】本第１実施形態によれば、図９のプライオ
リティエンコーダ２２、加算器２３及び比較器２４の替
わりに、より簡単な構成のビットパターン生成回路２５
及びスティッキービット選択回路２６を用いているの
で、スティッキービット値予測回路２０Ａの構成が簡単
になり、その回路規模を従来よりも小さくすることがで
きる。
リティエンコーダ２２、加算器２３及び比較器２４の替
わりに、より簡単な構成のビットパターン生成回路２５
及びスティッキービット選択回路２６を用いているの
で、スティッキービット値予測回路２０Ａの構成が簡単
になり、その回路規模を従来よりも小さくすることがで
きる。
【００４８】［第２実施形態］図５は、本発明の第２実
施形態の、図４に対応したスティッキービット値予測回
路２０Ｂを示す。
施形態の、図４に対応したスティッキービット値予測回
路２０Ｂを示す。
【００４９】図４のスティッキービット選択回路２６に
おいて、ＮＭＯＳトランジスタ６３と６７とはいずれか
一方がオンであり、ＮＭＯＳトランジスタ７１及び７３
がオンの場合には必ず‘０’が選択されるので、ＮＭＯ
Ｓトランジスタ６３及び６７は省略可能である。そこ
で、図５のスティッキービット選択回路２６Ａでは、こ
れらが省略され、ＮＭＯＳトランジスタ７１の入力端に
‘０’が供給されている。この‘０’はＢ１及びＢ０に
対応しており、ビットパターン生成回路２５Ａの出力は
図４の場合よりも１ビット少なく、７ビットとなってい
る。
おいて、ＮＭＯＳトランジスタ６３と６７とはいずれか
一方がオンであり、ＮＭＯＳトランジスタ７１及び７３
がオンの場合には必ず‘０’が選択されるので、ＮＭＯ
Ｓトランジスタ６３及び６７は省略可能である。そこ
で、図５のスティッキービット選択回路２６Ａでは、こ
れらが省略され、ＮＭＯＳトランジスタ７１の入力端に
‘０’が供給されている。この‘０’はＢ１及びＢ０に
対応しており、ビットパターン生成回路２５Ａの出力は
図４の場合よりも１ビット少なく、７ビットとなってい
る。
【００５０】他の点は、図４のスティッキービット値予
測回路２０Ａと同一である。
測回路２０Ａと同一である。
【００５１】［第３実施形態］図６は、本発明の第３実
施形態のビットパターン生成回路２５Ｂを示す。
施形態のビットパターン生成回路２５Ｂを示す。
【００５２】この回路では、オアゲート３１の出力をオ
アゲート３２のみならずオアゲート３３Ａ及び３４Ａに
も供給することにより、ビットパターン生成回路２５Ｂ
の入力が確定してからその出力が確定するまでの時間を
短縮している。動作が最も遅いのはＹ５〜Ｙ１がいずれ
も‘０’で、Ｙ０が‘１’の場合である。この場合、Ｙ
０によりオアゲート３０の出力が‘１’となり、これが
オアゲート３１に供給されてその出力が‘１’となり、
次にこれがオアゲート３２、３３Ａ及び３４Ａに同時に
供給されてこれらの出力が‘１’になる。
アゲート３２のみならずオアゲート３３Ａ及び３４Ａに
も供給することにより、ビットパターン生成回路２５Ｂ
の入力が確定してからその出力が確定するまでの時間を
短縮している。動作が最も遅いのはＹ５〜Ｙ１がいずれ
も‘０’で、Ｙ０が‘１’の場合である。この場合、Ｙ
０によりオアゲート３０の出力が‘１’となり、これが
オアゲート３１に供給されてその出力が‘１’となり、
次にこれがオアゲート３２、３３Ａ及び３４Ａに同時に
供給されてこれらの出力が‘１’になる。
【００５３】他の点は、上記第２実施形態の場合と同一
である。
である。
【００５４】本第３実施形態によれば、上記時間短縮
と、回路のゲート段数が従来よりも少なくなることか
ら、パス遅延時間が短くなって、従来よりも動作が高速
になる。
と、回路のゲート段数が従来よりも少なくなることか
ら、パス遅延時間が短くなって、従来よりも動作が高速
になる。
【００５５】［第４実施形態］図７は、本発明の第４実
施形態のビットパターン生成回路２５Ｃを示す。
施形態のビットパターン生成回路２５Ｃを示す。
【００５６】この実施形態では、乗数Ｙが２４ビットで
あり、その下位２２ビットＹ２１〜Ｙ０がビットパター
ン生成回路２５Ｃに供給される。ビットパターン生成回
路２５Ｃはオアゲート３０〜５０を備え、これらが図４
と同様に接続されると共に、動作を高速化するために、
オアゲート３２の出力がオアゲート３３のみならずオア
ゲート３７、４１、４５及び４９にも供給されている。
同様に、オアゲート３６の出力がオアゲート３７のみら
なず、オアゲート４１、４５及び４９にも供給され、オ
アゲート４０の出力がオアゲート４１のみならずオアゲ
ート４５及び４９にも供給されている。
あり、その下位２２ビットＹ２１〜Ｙ０がビットパター
ン生成回路２５Ｃに供給される。ビットパターン生成回
路２５Ｃはオアゲート３０〜５０を備え、これらが図４
と同様に接続されると共に、動作を高速化するために、
オアゲート３２の出力がオアゲート３３のみならずオア
ゲート３７、４１、４５及び４９にも供給されている。
同様に、オアゲート３６の出力がオアゲート３７のみら
なず、オアゲート４１、４５及び４９にも供給され、オ
アゲート４０の出力がオアゲート４１のみならずオアゲ
ート４５及び４９にも供給されている。
【００５７】このようにしても、従来よりも構成が簡単
となる。
となる。
【００５８】［第５実施形態］図８は、本発明の第５実
施形態の浮動小数点数仮数部乗算回路を示す。
施形態の浮動小数点数仮数部乗算回路を示す。
【００５９】スティッキービット値予測回路２０Ｃは、
図１の２５の替わりに、プライオリティエンコーダ２２
及びバイナリコード／ビットパターン変換回路２７を用
いている。プライオリティエンコーダ２２は、乗数Ｙの
語尾ゼロ個数Ｄを求め、バイナリコード／ビットパター
ン変換回路２７に供給する。変換回路２７は、論理回路
であり、この語尾ゼロ個数Ｄに応じて、例えば乗数Ｙが
８ビットの場合には図３中の１行のビットパターンＢを
出力し、スティッキービット選択回路２６に供給する。
図１の２５の替わりに、プライオリティエンコーダ２２
及びバイナリコード／ビットパターン変換回路２７を用
いている。プライオリティエンコーダ２２は、乗数Ｙの
語尾ゼロ個数Ｄを求め、バイナリコード／ビットパター
ン変換回路２７に供給する。変換回路２７は、論理回路
であり、この語尾ゼロ個数Ｄに応じて、例えば乗数Ｙが
８ビットの場合には図３中の１行のビットパターンＢを
出力し、スティッキービット選択回路２６に供給する。
【００６０】他の点は上記第１実施形態と同一である。
【００６１】この第５実施形態では、プライオリティエ
ンコーダ２２を用いているので上述の第１〜４実施形態
よりも構成が複雑になるが、バイナリコード／ビットパ
ターン変換回路２７及びスティッキービット選択回路２
６の構成が比較的簡単であるので、図９のスティッキー
ビット値予測回路２０よりも構成が簡単になる場合があ
る。
ンコーダ２２を用いているので上述の第１〜４実施形態
よりも構成が複雑になるが、バイナリコード／ビットパ
ターン変換回路２７及びスティッキービット選択回路２
６の構成が比較的簡単であるので、図９のスティッキー
ビット値予測回路２０よりも構成が簡単になる場合があ
る。
【００６２】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００６３】例えば図１において、被乗数Ｘ及び乗数Ｙ
の一方がプライオリティエンコーダ２１に供給され他方
がビットパターン生成回路２５に供給されればよく、被
乗数Ｘと乗数Ｙとが逆であってもよい。
の一方がプライオリティエンコーダ２１に供給され他方
がビットパターン生成回路２５に供給されればよく、被
乗数Ｘと乗数Ｙとが逆であってもよい。
【００６４】また、一般的ではないが、被乗数Ｘ及び乗
数Ｙがｎビットで積Ｚがｍビット（ｍ＜ｎ）でもよく、
この場合、図２のビットパターンＢの最上位側にさらに
（ｎ−ｍ）ビットが付加される。
数Ｙがｎビットで積Ｚがｍビット（ｍ＜ｎ）でもよく、
この場合、図２のビットパターンＢの最上位側にさらに
（ｎ−ｍ）ビットが付加される。
【００６５】また、図１０に示すように被乗数及び乗数
が８ビットの場合、スティッキービットは積の下位６ビ
ットを考慮すればよいので、図２においてプライオリテ
ィエンコーダには下位６ビット、すなわちＸ０〜Ｘ５の
み入力すればよく、この場合、ビットＢ０は不要であ
る。
が８ビットの場合、スティッキービットは積の下位６ビ
ットを考慮すればよいので、図２においてプライオリテ
ィエンコーダには下位６ビット、すなわちＸ０〜Ｘ５の
み入力すればよく、この場合、ビットＢ０は不要であ
る。
【００６６】例えば図４において、スティッキービット
選択回路２６の各トランジスタの替わりに２入力アンド
ゲートを用い、その一方の入力端にプライオリティーエ
ンコーダ２１の出力ビットを供給する構成であってもよ
い。
選択回路２６の各トランジスタの替わりに２入力アンド
ゲートを用い、その一方の入力端にプライオリティーエ
ンコーダ２１の出力ビットを供給する構成であってもよ
い。
【００６７】さらに、プライオリティエンコーダ２１の
出力が、語尾ゼロ個数Ｃではなく、最下位側から最初に
‘１’が現れるまでのビット数（Ｃ＋１）であってもよ
い。この場合、ビットパターンＢの最上位側にダミービ
ット‘１’を付加し、又は、（Ｃ＋１）のときに語尾ゼ
ロ個数Ｃのときと同じビットを選択するようにスティッ
キービット選択回路の構成を変えてもよい。
出力が、語尾ゼロ個数Ｃではなく、最下位側から最初に
‘１’が現れるまでのビット数（Ｃ＋１）であってもよ
い。この場合、ビットパターンＢの最上位側にダミービ
ット‘１’を付加し、又は、（Ｃ＋１）のときに語尾ゼ
ロ個数Ｃのときと同じビットを選択するようにスティッ
キービット選択回路の構成を変えてもよい。
【００６８】また、プライオリティエンコーダ２１は、
例えば入力が‘１００１１０００’のとき語尾ゼロ個数
３の替わりに最下位側から最初に‘１’が現れるビット
のみ‘１’となる‘００００１０００’を、下位側であ
るほど優先度が高いビット‘１’の位置に対応した値
（請求項１）として出力する構成であってもよい。この
出力は、例えば、図６と同様の回路で、最下位側から最
初に‘１’が現れるビット位置以上のビットを‘１’に
した‘１１１１１０００’を生成し、隣り合う出力ビッ
トの排他的論理和をとることにより生成することができ
る。この場合のスティッキービット選択回路では、ビッ
トパターン生成回路の出力の各ビットに１個のトランジ
スタスイッチを接続し、その制御入力端に該プライオリ
ティエンコーダの対応するビットの信号を供給すればよ
いので、スティッキービット選択回路の構成が簡単にな
る。
例えば入力が‘１００１１０００’のとき語尾ゼロ個数
３の替わりに最下位側から最初に‘１’が現れるビット
のみ‘１’となる‘００００１０００’を、下位側であ
るほど優先度が高いビット‘１’の位置に対応した値
（請求項１）として出力する構成であってもよい。この
出力は、例えば、図６と同様の回路で、最下位側から最
初に‘１’が現れるビット位置以上のビットを‘１’に
した‘１１１１１０００’を生成し、隣り合う出力ビッ
トの排他的論理和をとることにより生成することができ
る。この場合のスティッキービット選択回路では、ビッ
トパターン生成回路の出力の各ビットに１個のトランジ
スタスイッチを接続し、その制御入力端に該プライオリ
ティエンコーダの対応するビットの信号を供給すればよ
いので、スティッキービット選択回路の構成が簡単にな
る。
【図１】本発明の第１実施形態の浮動小数点数仮数部乗
算回路の概略構成を示すブロック図である。
算回路の概略構成を示すブロック図である。
【図２】図１中のスティッキービット値予測回路の動作
説明図である。
説明図である。
【図３】被乗数Ｘ及び乗数Ｙがいずれも８ビットである
場合の、乗数Ｙの語尾ゼロ個数Ｄ＝０〜７の各々に対す
るビットパターンＢを示す図である。
場合の、乗数Ｙの語尾ゼロ個数Ｄ＝０〜７の各々に対す
るビットパターンＢを示す図である。
【図４】被乗数Ｘ及び乗数Ｙがいずれも８ビットである
場合の、図１中のスティッキービット値予測回路の構成
例を示す図である。
場合の、図１中のスティッキービット値予測回路の構成
例を示す図である。
【図５】本発明の第２実施形態の、図４に対応したステ
ィッキービット値予測回路を示す図である。
ィッキービット値予測回路を示す図である。
【図６】本発明の第３実施形態のビットパターン生成回
路を示す図である。
路を示す図である。
【図７】本発明の第４実施形態のビットパターン生成回
路を示す図である。
路を示す図である。
【図８】本発明の第５実施形態の浮動小数点数仮数部乗
算回路を示す図である。
算回路を示す図である。
【図９】従来の浮動小数点数仮数部乗算回路を示す図で
ある。
ある。
【図１０】丸め処理で用いられるスティッキービットの
説明図である。
説明図である。
１２〜１６、３０〜５０、３３Ａ、３４Ａ オアゲート ２０、２０Ａ〜２０Ｃ スティッキービット値予測回路 ２１、２２ プライオリティエンコーダ ２５、２５Ａ〜２５Ｃ ビットパターン生成回路 ２６ スティッキービット選択回路 ２７ バイナリコード／ビットパターン変換回路 ６０〜６９、７０〜７３ ＮＭＯＳトランジスタ Ｙ 被乗数 Ｘ 乗数 Ｒ ラウンドビット Ｓ スティッキービット Ｚ、ＺＨ、ＺＨ’ 積 Ｂ ビットパターン Ｃ、Ｄ 語尾ゼロ個数
Claims (10)
- 【請求項１】 第１仮数と第２仮数との積のスティッキ
ービット値を予測するスティッキービット値予測回路に
おいて、 該第１仮数の語尾ゼロビットパターンに基づいて、該第
２仮数の任意の語尾ゼロ個数に対するスティッキービッ
ト値のパターンを生成するビットパターン生成回路と、 該第２仮数が供給され、下位側であるほど優先度が高い
ビット‘１’の位置に対応した値を出力するプライオリ
ティエンコーダと、 該プライオリティエンコーダの出力値に応じて該ビット
パターン中の１ビットをスティッキービットとして選択
し出力するスティッキービット選択回路と、 を有することを特徴とするスティッキービット値予測回
路。 - 【請求項２】 上記ビットパターン生成回路は、少なく
とも下位ｉビットがいずれも‘０’であり、ここにｉは
上記第１仮数の語尾ゼロ個数であり、残りの上位ビット
が全て‘１’であるビットパターンを生成することを特
徴とする請求項１記載のスティッキービット値予測回
路。 - 【請求項３】 上記ビットパターン生成回路は、最下位
ビットとして固定値‘０’のビットを出力することを特
徴とする請求項２記載のスティッキービット値予測回
路。 - 【請求項４】 上記第１及び第２仮数のビット数がいず
れもｎであるとき、上記ビットパターンのビット数が実
質的にｎであり、そのｎビットの下位２ビットがいずれ
も固定値‘０’であることを特徴とする請求項３記載の
スティッキービット値予測回路。 - 【請求項５】 上記ビットパターン生成回路は、少なく
とも上記第１仮数の任意の１ビットの値とこの１ビット
の下位側に隣り合うビットの位置に対応した上記ビット
パターンのビットの値との論理和を、該第１仮数の該１
ビットの位置に対応した該ビットパターンのビットの値
として求めることを特徴とする請求項３記載のスティッ
キービット値予測回路。 - 【請求項６】 上記ビットパターン生成回路は、上記ビ
ットパターンの１ビットの値を、この１ビットより上位
側のビットの値を決定する論理ゲートに供給することを
特徴とする請求項５記載のスティッキービット値予測回
路。 - 【請求項７】 上記スティッキービット選択回路は、上
記ビットパターンの最上位側から（ｊ＋１）番目のビッ
トをスティッキービット値として選択し、ここにｊは上
記第２仮数の語尾ゼロ個数であることを特徴とする請求
項３記載のスティッキービット値予測回路。 - 【請求項８】 上記選択回路は、上記ｊが最大値又は該
最大値より１小さい値であるとき、上記固定値‘０’を
選択することを特徴とする請求項７記載のスティッキー
ビット値予測回路。 - 【請求項９】 第１仮数と第２仮数の積のスティッキー
ビット値を予測するスティッキービット値予測回路にお
いて、 該第１仮数が供給され、下位側であるほど優先度が高い
ビット‘１’の位置に対応した値を出力する第１プライ
オリティエンコーダと、 該第２仮数が供給され、下位側であるほど優先度が高い
ビット‘１’の位置に対応した値を出力する第２プライ
オリティエンコーダと、 該第２プライオリティエンコーダの出力値を、該第１プ
ライオリティエンコーダの任意の値に対するスティッキ
ービット値のパターンに変換するコード／ビットパター
ン変換回路と、 該第１プライオリティエンコーダの出力値に応じて該ビ
ットパターン中の１ビットをスティッキービットとして
選択し出力するスティッキービット選択回路と、 を有することを特徴とするスティッキービット値予測回
路。 - 【請求項１０】 請求項１乃至９のいずれか１つに記載
のスティッキービット値予測回路が半導体チップに形成
されていることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37043798A JP3418711B2 (ja) | 1998-12-25 | 1998-12-25 | スティッキービット値予測回路及びこれを備えた半導体装置 |
| US09/468,852 US6516333B1 (en) | 1998-12-25 | 1999-12-21 | Sticky bit value predicting circuit |
| DE69906027T DE69906027T2 (de) | 1998-12-25 | 1999-12-24 | Schaltung zum Vorhersagen des "Sticky Bit"-Wertes |
| KR1019990061526A KR100621968B1 (ko) | 1998-12-25 | 1999-12-24 | 스티키 비트값 예측 회로 및 이것을 구비한 반도체 장치 |
| EP99204495A EP1014260B1 (en) | 1998-12-25 | 1999-12-24 | Sticky bit value predicting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37043798A JP3418711B2 (ja) | 1998-12-25 | 1998-12-25 | スティッキービット値予測回路及びこれを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000194536A true JP2000194536A (ja) | 2000-07-14 |
| JP3418711B2 JP3418711B2 (ja) | 2003-06-23 |
Family
ID=18496914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37043798A Expired - Fee Related JP3418711B2 (ja) | 1998-12-25 | 1998-12-25 | スティッキービット値予測回路及びこれを備えた半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6516333B1 (ja) |
| EP (1) | EP1014260B1 (ja) |
| JP (1) | JP3418711B2 (ja) |
| KR (1) | KR100621968B1 (ja) |
| DE (1) | DE69906027T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1167823A2 (en) | 2000-06-28 | 2002-01-02 | Nissan Motor Company Limited | Infinite speed ratio transmission |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020048608A1 (en) * | 2000-03-22 | 2002-04-25 | Tsuneo Hattori | Immunostimulator for animals and humans, and method of preventing animal and human infectious diseases and cancer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928259A (en) * | 1988-09-23 | 1990-05-22 | Intel Corporation | Sticky bit predictor for floating-point multiplication |
| USH1222H (en) * | 1991-12-30 | 1993-08-03 | Apparatus for determining sticky bit value in arithmetic operations | |
| US5260889A (en) * | 1992-03-31 | 1993-11-09 | Intel Corporation | Computation of sticky-bit in parallel with partial products in a floating point multiplier unit |
| US5341319A (en) | 1993-02-10 | 1994-08-23 | Digital Equipment Corporation | Method and apparatus for controlling a rounding operation in a floating point multiplier circuit |
| US5424967A (en) * | 1993-11-29 | 1995-06-13 | Hewlett-Packard Company | Shift and rounding circuit and method |
| US5867722A (en) * | 1995-04-25 | 1999-02-02 | United Microelectronics Corporation | Sticky bit detector for a floating-point processor |
| US5944773A (en) | 1997-06-25 | 1999-08-31 | Sun Microsystems, Inc. | Floating-point multiplier circuit for generating the sticky-bit from the input operands |
| US6044391A (en) * | 1997-06-25 | 2000-03-28 | Sun Microsystems, Inc. | Method of generating the sticky-bit from the input operands |
-
1998
- 1998-12-25 JP JP37043798A patent/JP3418711B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-21 US US09/468,852 patent/US6516333B1/en not_active Expired - Lifetime
- 1999-12-24 DE DE69906027T patent/DE69906027T2/de not_active Expired - Lifetime
- 1999-12-24 KR KR1019990061526A patent/KR100621968B1/ko not_active IP Right Cessation
- 1999-12-24 EP EP99204495A patent/EP1014260B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1167823A2 (en) | 2000-06-28 | 2002-01-02 | Nissan Motor Company Limited | Infinite speed ratio transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| US6516333B1 (en) | 2003-02-04 |
| EP1014260A1 (en) | 2000-06-28 |
| EP1014260B1 (en) | 2003-03-19 |
| KR20000057097A (ko) | 2000-09-15 |
| DE69906027D1 (de) | 2003-04-24 |
| JP3418711B2 (ja) | 2003-06-23 |
| KR100621968B1 (ko) | 2006-09-13 |
| DE69906027T2 (de) | 2003-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6535902B2 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| Jothin et al. | High performance compact energy efficient error tolerant adders and multipliers for 16-bit image processing applications | |
| US5957996A (en) | Digital data comparator and microprocessor | |
| US7620677B2 (en) | 4:2 Carry save adder and 4:2 carry save adding method | |
| US6329838B1 (en) | Logic circuits and carry-lookahead circuits | |
| US7349938B2 (en) | Arithmetic circuit with balanced logic levels for low-power operation | |
| US5251164A (en) | Low-power area-efficient absolute value arithmetic unit | |
| CN100533369C (zh) | 比较电路及方法 | |
| US6012079A (en) | Conditional sum adder using pass-transistor logic and integrated circuit having the same | |
| JPH0552530B2 (ja) | ||
| US5586071A (en) | Enhanced fast multiplier | |
| JP3418711B2 (ja) | スティッキービット値予測回路及びこれを備えた半導体装置 | |
| US20220236950A1 (en) | Full adder integrated circuit and 4-2 compressor integrated circuit based on the full adder integrated circuit | |
| Furuya | Design methodologies of comparators based on parallel hardware algorithms | |
| US7277909B2 (en) | High speed adder | |
| Abraham et al. | An ASIC design of an optimized multiplication using twin precision | |
| JP2004265204A (ja) | 桁上げ先見回路およびこれを用いた加算回路 | |
| Ilamathi | High-Speed And Area-Efficient 16, 64-Bit Digital Comparator | |
| Veeramachaneni | Design of efficient VLSI arithmetic circuits | |
| Mathews et al. | Implementation of Efficient Carry Select Adder Using 45nm Technology in Cadence Tool | |
| Srivastava et al. | Design of 16-Bit ALU with Booths Multiplier Using Radix-4 and Its FPGA Implementation | |
| Karunakaran et al. | VLSI Implementation of a High Speed and Area efficient N-bit Digital CMOS Comparator | |
| Yellu et al. | VLSI Implementation of Accuracy Configurable Radix-4 Adder for Digital Image Processing Applications | |
| Patel et al. | An Efficient VLSI Architecture for Carry Select Adder Without Multiplexer | |
| EP1769335A2 (en) | Arithmetic circuit with balanced logic levels for low-power operation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030304 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |