JP2002251281A

JP2002251281A - 浮動小数点乗算器

Info

Publication number: JP2002251281A
Application number: JP2001048522A
Authority: JP
Inventors: Takashi Osada; 孝士長田
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2002-09-06
Anticipated expiration: 2021-02-23
Also published as: JP3492638B2

Abstract

(57)【要約】【課題】浮動小数点乗算器の演算速度を高速化する。【解決手段】乗算アレイ１１は、ｍ［ビット］の仮数
部Ｍ０、Ｍ１を入力し、２ｍ−１の部分積Ａ、Ｂを出力
する。仮数部加算器１２、丸め後正規化判定回路１６
は、Ａの上位ｍ＋１［ビット］、Ｂの上位ｍ［ビット］
を入力し、それぞれ、仮数部加算結果Ｃ０，Ｃ１（＝Ｃ
０＋１），桁上がりＸ、丸め後正規化信号Ｇを出力す
る。スティッキー生成回路１４、キャリー生成回路１５
は、Ａの下位ｍ−２［ビット］、Ｂの下位ｍ−１［ビッ
ト］を入力し、それぞれ、キャリーＦ、スティッキービ
ットＳを出力する。丸め桁合わせ回路１７は、スティッ
キービットＳ、および、丸め後正規化信号Ｇ、桁上がり
Ｘを制御信号として指数部加算器１３の出力Ｄ０、およ
び、Ｄ１と、仮数部加算器１２の出力Ｃ０、および、Ｃ
１とから浮動小数点乗算器の乗算結果Ｈを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮動小数点乗算器
に関し、特に、演算を高速化した浮動小数点乗算器に関
する。

【０００２】

【従来の技術】この種の技術としては、「特開平５−２
６５７１４号」記載の技術がある。この技術は、乗数と
被乗数の部分積を求め、得られた部分積を加算して積を
求める乗算器であって、上記部分積から２つの中間積を
求める部分積加算器と、２つの上記中間積の予め定めた
桁から上位桁について、下位桁からの桁上げの可能な値
を複数仮定して、上記中間積を加算し、仮定した値に対
応して、複数の加算値を求める中間積加算器と、上記中
間積の加算と並行して、２つの上記中間積から、上記中
間積の予め定めた桁より下位桁からの桁上げ情報を生成
する桁上げ先見回路と、上記桁上げ先見回路の出力に基
づいて、上記中間積加算器の加算値を選択する選択回路
とを有するものである。

【０００３】

【発明が解決しようとする課題】上述した従来の技術の
問題点は、遅延時間が大きいことである。

【０００４】その理由は、中間積加算器の出力を条件決
定回路に入力しているため、中間積加算器を経由する
分、遅延時間が増加するからである。

【０００５】また、中間積加算器の内部にオール１予測
器を備えているので、オール１予測信号を生成する際
に、１桁目から５１桁目まで全ての予測信号をその下位
ビット全ての結果を用いて生成しているので遅延時間が
増加するからである。

【０００６】本発明の目的は、乗算アレイの出力を丸め
後正規化判定回路への入力とし、かつ、各ビットの排他
的論理和のみを求めて、その総論理積により、オール１
予測信号（丸め後正規化信号）を生成することにより、
遅延時間の少ない浮動小数点乗算器を実現することであ
る。

【０００７】

【課題を解決するための手段】本発明の第１の浮動小数
点乗算器は、仮数Ｍ０、仮数Ｍ１を入力し乗算を行い部
分積Ａ、部分積Ｂを出力する乗算アレイと、前記乗算ア
レイから部分積Ａの上位の任意の数のビット、および、
部分積Ｂの上位の前記任意の数−１のビットを入力し、
加算を行い加算結果Ｃ０、加算結果Ｃ０に１を加算した
加算結果Ｃ１、および、最上位からの桁上がりＸを出力
する仮数部加算器と、前記乗算アレイから部分積Ａの上
位の前記任意の数の部分を除いた下位のビット、およ
び、部分積Ｂの上位の前記任意の数−１の数の部分を除
いた下位のビットを入力し、最上位からのキャリーＦを
生成、出力するキャリー生成回路と、前記乗算アレイか
ら部分積Ａの上位の前記任意の数のビット、部分積Ｂの
上位の前記任意の数−１のビット、および、前記キャリ
ー生成回路からキャリーＦを入力し、加算結果が全て１
となる場合に１となる丸め後正規化信号Ｇを生成、出力
する丸め後正規化判定回路と、前記乗算アレイから部分
積Ａの上位の前記任意の数の部分を除いた下位のビッ
ト、および、部分積Ｂの上位の前記任意の数−１の数の
部分を除いた下位のビットを入力し、加算結果に１とな
るビットが存在する場合に１となるスティッキービット
Ｓを生成、出力するスティッキー生成回路と、前記乗算
アレイからの加算結果Ｃ０、加算結果Ｃ１を入力し、前
記仮数部加算器からの桁上がりＸ、前記丸め後正規化判
定回路からの丸め後正規化信号Ｇ、および、前記スティ
ッキー生成回路からのスティッキービットＳにしたがっ
て、加算結果Ｃ０、加算結果Ｃ１、または、１００・・
・００のいずれかを選択し、仮数部乗算結果として出力
する丸め桁合わせ回路と、を有することを特徴とする。

【０００８】本発明の第２の浮動小数点乗算器は、指数
Ｅ０、指数Ｅ１を入力し加算を行い指数部加算結果Ｄ
０、指数部加算結果Ｄ０に１を加算した指数部加算結果
Ｄ１を生成、出力する指数部加算器と、仮数Ｍ０、仮数
Ｍ１を入力し乗算を行い部分積Ａ、部分積Ｂを出力する
乗算アレイと、前記乗算アレイから部分積Ａの上位の任
意の数のビット、および、部分積Ｂの上位の前記任意の
数−１のビットを入力し、加算を行い加算結果Ｃ０、加
算結果Ｃ０に１を加算した加算結果Ｃ１、および、最上
位からの桁上がりＸを出力する仮数部加算器と、前記乗
算アレイから部分積Ａの上位の前記任意の数の部分を除
いた下位のビット、および、部分積Ｂの上位の前記任意
の数−１の数の部分を除いた下位のビットを入力し、最
上位からのキャリーＦを生成、出力するキャリー生成回
路と、前記乗算アレイから部分積Ａの上位の前記任意の
数のビット、部分積Ｂの上位の前記任意の数−１のビッ
ト、および、前記キャリー生成回路からキャリーＦを入
力し、加算結果が全て１となる場合に１となる丸め後正
規化信号Ｇを生成、出力する丸め後正規化判定回路と、
前記乗算アレイから部分積Ａの上位の前記任意の数の部
分を除いた下位のビット、および、部分積Ｂの上位の前
記任意の数−１の数の部分を除いた下位のビットを入力
し、加算結果に１となるビットが存在する場合に１とな
るスティッキービットＳを生成、出力するスティッキー
生成回路と、前記乗算アレイからの加算結果Ｃ０、加算
結果Ｃ１を入力し、前記仮数部加算器からの桁上がり
Ｘ、前記丸め後正規化判定回路からの丸め後正規化信号
Ｇ、および、前記スティッキー生成回路からのスティッ
キービットＳにしたがって、加算結果Ｃ０、加算結果Ｃ
１、または、１００・・・００のいずれかを選択し、仮
数部乗算結果として出力し、かつ、前記指数部加算器か
ら指数部加算結果Ｄ０、指数部加算結果Ｄ１を入力し、
前記仮数部加算器からの桁上がりＸ、前記丸め後正規化
判定回路からの丸め後正規化信号Ｇ、および、前記ステ
ィッキー生成回路からのスティッキービットＳにしたが
って、指数部加算結果Ｄ０、指数部加算結果Ｄ１のいず
れかを選択し、指数部乗算結果として出力する丸め桁合
わせ回路と、を有することを特徴とする。

【０００９】本発明の第３の浮動小数点乗算器は、仮数
Ｍ０、仮数Ｍ１を入力し乗算を行い部分積Ａ、部分積Ｂ
を出力する乗算アレイと、前記乗算アレイから部分積Ａ
の上位の任意の数のビット、および、部分積Ｂの上位の
前記任意の数−１のビットを入力し、加算を行い加算結
果Ｃ０、加算結果Ｃ０に１を加算した加算結果Ｃ１、お
よび、最上位からの桁上がりＸを出力する仮数部加算器
と、前記乗算アレイから部分積Ａの上位の前記任意の数
の部分を除いた下位のビット、および、部分積Ｂの上位
の前記任意の数−１の数の部分を除いた下位のビットを
入力し、最上位からのキャリーＦを生成、出力するキャ
リー生成回路と、前記乗算アレイから部分積Ａの上位の
前記任意の数のビット、部分積Ｂの上位の前記任意の数
−１のビット、および、前記キャリー生成回路からキャ
リーＦを入力し、前記乗算アレイからの部分積Ａの上位
の前記任意の数のビット、および部分積Ｂの上位の前記
任意の数−１のビットの各ビット同士の排他的論理和を
求め、その結果の総論理積Ｆ０を算出し、さらに、各ビ
ット同士の排他的論理和と下位の桁のビット同士の論理
和（最下位のみ）、あるいは、下位の桁のビット同士の
論理積との排他的論理和を求め、その結果の総論理積Ｆ
１を算出し、キャリーＦが‘０’であれば、Ｆ０を選択
し、キャリーＦが‘１’であれば、Ｆ１を選択して、丸
め後正規化信号Ｇとして出力する丸め後正規化判定回路
と、前記乗算アレイから部分積Ａの上位の前記任意の数
の部分を除いた下位のビット、および、部分積Ｂの上位
の前記任意の数−１の数の部分を除いた下位のビットを
入力し、加算結果に１となるビットが存在する場合に１
となるスティッキービットＳを生成、出力するスティッ
キー生成回路と、前記乗算アレイからの加算結果Ｃ０、
加算結果Ｃ１を入力し、前記仮数部加算器からの桁上が
りＸ、前記丸め後正規化判定回路からの丸め後正規化信
号Ｇ、および、前記スティッキー生成回路からのスティ
ッキービットＳにしたがって、加算結果Ｃ０、加算結果
Ｃ１、または、１００・・・００のいずれかを選択し、
仮数部乗算結果として出力する丸め桁合わせ回路と、を
有することを特徴とする。

【００１０】本発明の第４の浮動小数点乗算器は、指数
Ｅ０、指数Ｅ１を入力し加算を行い指数部加算結果Ｄ
０、指数部加算結果Ｄ０に１を加算した指数部加算結果
Ｄ１を生成、出力する指数部加算器と、仮数Ｍ０、仮数
Ｍ１を入力し乗算を行い部分積Ａ、部分積Ｂを出力する
乗算アレイと、前記乗算アレイから部分積Ａの上位の任
意の数のビット、および、部分積Ｂの上位の前記任意の
数−１のビットを入力し、加算を行い加算結果Ｃ０、加
算結果Ｃ０に１を加算した加算結果Ｃ１、および、最上
位からの桁上がりＸを出力する仮数部加算器と、前記乗
算アレイから部分積Ａの上位の前記任意の数の部分を除
いた下位のビット、および、部分積Ｂの上位の前記任意
の数−１の数の部分を除いた下位のビットを入力し、最
上位からのキャリーＦを生成、出力するキャリー生成回
路と、前記乗算アレイから部分積Ａの上位の前記任意の
数のビット、部分積Ｂの上位の前記任意の数−１のビッ
ト、および、前記キャリー生成回路からキャリーＦを入
力し、前記乗算アレイからの部分積Ａの上位の前記任意
の数のビット、および部分積Ｂの上位の前記任意の数−
１のビットの各ビット同士の排他的論理和を求め、その
結果の総論理積Ｆ０を算出し、さらに、各ビット同士の
排他的論理和と下位の桁のビット同士の論理和（最下位
のみ）、あるいは、下位の桁のビット同士の論理積との
排他的論理和を求め、その結果の総論理積Ｆ１を算出
し、キャリーＦが０であれば、Ｆ０を選択し、キャリー
Ｆが１であれば、Ｆ１を選択して、丸め後正規化信号Ｇ
として出力する丸め後正規化判定回路と、前記乗算アレ
イから部分積Ａの上位の前記任意の数の部分を除いた下
位のビット、および、部分積Ｂの上位の前記任意の数−
１の数の部分を除いた下位のビットを入力し、加算結果
に１となるビットが存在する場合に１となるスティッキ
ービットＳを生成、出力するスティッキー生成回路と、
前記乗算アレイからの加算結果Ｃ０、加算結果Ｃ１を入
力し、前記仮数部加算器からの桁上がりＸ、前記丸め後
正規化判定回路からの丸め後正規化信号Ｇ、および、前
記スティッキー生成回路からのスティッキービットＳに
したがって、加算結果Ｃ０、加算結果Ｃ１、または、１
００・・・００のいずれかを選択し、仮数部乗算結果と
して出力し、かつ、前記指数部加算器から指数部加算結
果Ｄ０、指数部加算結果Ｄ１を入力し、前記仮数部加算
器からの桁上がりＸ、前記丸め後正規化判定回路からの
丸め後正規化信号Ｇ、および、前記スティッキー生成回
路からのスティッキービットＳにしたがって、指数部加
算結果Ｄ０、指数部加算結果Ｄ１のいずれかを選択し、
指数部乗算結果として出力する丸め桁合わせ回路と、を
有することを特徴とする。

【００１１】本発明の第５の浮動小数点乗算器は、仮数
Ｍ０、仮数Ｍ１を入力し乗算を行い部分積Ａ、部分積Ｂ
を出力する乗算アレイと、前記乗算アレイから部分積Ａ
の上位の任意の数のビット、および、部分積Ｂの上位の
前記任意の数−１のビットを入力し、加算を行い加算結
果Ｃ０、加算結果Ｃ０に１を加算した加算結果Ｃ１、お
よび、最上位からの桁上がりＸ０、Ｘ１を出力する仮数
部加算器と、前記乗算アレイから部分積Ａの上位の前記
任意の数の部分を除いた下位のビット、および、部分積
Ｂの上位の前記任意の数−１の数の部分を除いた下位の
ビットを入力し、最上位からのキャリーＦを生成、出力
するキャリー生成回路と、前記乗算アレイから部分積Ａ
の上位の前記任意の数のビット、部分積Ｂの上位の前記
任意の数−１のビット、および、前記キャリー生成回路
からキャリーＦを入力し、前記乗算アレイからの部分積
Ａの上位の前記任意の数のビット、および部分積Ｂの上
位の前記任意の数−１のビットの各ビット同士の排他的
論理和を求め、その結果の総論理積Ｆ０を算出し、さら
に、各ビット同士の排他的論理和と下位の桁のビット同
士の論理和（最下位のみ）、あるいは、下位の桁のビッ
ト同士の論理積との排他的論理和を求め、その結果の総
論理積Ｆ１を算出し、キャリーＦが０であれば、Ｆ０を
選択し、キャリーＦが１であれば、Ｆ１を選択して、丸
め後正規化信号Ｇとして出力する丸め後正規化判定回路
と、前記乗算アレイから部分積Ａの上位の前記任意の数
の部分を除いた下位のビット、および、部分積Ｂの上位
の前記任意の数−１の数の部分を除いた下位のビットを
入力し、加算結果に１となるビットが存在する場合に１
となるスティッキービットＳを生成、出力するスティッ
キー生成回路と、前記乗算アレイからの加算結果Ｃ０、
加算結果Ｃ１を入力し、桁上がりＸ０＝０、Ｘ１＝０で
あれば、それぞれ加算結果Ｃ０、加算結果Ｃ１を選択
し、桁上がりＸ０＝１、Ｘ１＝１であれば、それぞれ、
「１，加算結果Ｃ０の最下位ビットを削除した残り」＝
加算結果Ｃ３、「１，加算結果Ｃ１の最下位ビットを削
除した残り」＝加算結果Ｃ４を選択し、次に、スティッ
キービットＳが０であれば、加算結果Ｃ３を選択し、ス
ティッキービットＳが１で、かつ、丸め後正規化信号Ｇ
が０あれば、加算結果Ｃ４を選択し、スティッキービッ
トＳが１で、かつ、丸め後正規化信号Ｇが１であれば、
１００・・・００を選択し、仮数部乗算結果として出力
する丸め桁合わせ回路と、を有することを特徴とする。

【００１２】本発明の第６の浮動小数点乗算器は、指数
Ｅ０、指数Ｅ１を入力し加算を行い指数部加算結果Ｄ
０、指数部加算結果Ｄ０に１を加算した指数部加算結果
Ｄ１を生成、出力する指数部加算器と、仮数Ｍ０、仮数
Ｍ１を入力し乗算を行い部分積Ａ、部分積Ｂを出力する
乗算アレイと、前記乗算アレイから部分積Ａの上位の任
意の数のビット、および、部分積Ｂの上位の前記任意の
数−１のビットを入力し、加算を行い加算結果Ｃ０、加
算結果Ｃ０に１を加算した加算結果Ｃ１、および、最上
位からの桁上がりＸ０、Ｘ１を出力する仮数部加算器
と、前記乗算アレイから部分積Ａの上位の前記任意の数
の部分を除いた下位のビット、および、部分積Ｂの上位
の前記任意の数−１の数の部分を除いた下位のビットを
入力し、最上位からのキャリーＦを生成、出力するキャ
リー生成回路と、前記乗算アレイから部分積Ａの上位の
前記任意の数のビット、部分積Ｂの上位の前記任意の数
−１のビット、および、前記キャリー生成回路からキャ
リーＦを入力し、前記乗算アレイからの部分積Ａの上位
の前記任意の数のビット、および部分積Ｂの上位の前記
任意の数−１のビットの各ビット同士の排他的論理和を
求め、その結果の総論理積Ｆ０を算出し、さらに、各ビ
ット同士の排他的論理和と下位の桁のビット同士の論理
和（最下位のみ）、あるいは、下位の桁のビット同士の
論理積との排他的論理和を求め、その結果の総論理積Ｆ
１を算出し、キャリーＦが０であれば、Ｆ０を選択し、
キャリーＦが１であれば、Ｆ１を選択して、丸め後正規
化信号Ｇとして出力する丸め後正規化判定回路と、前記
乗算アレイから部分積Ａの上位の前記任意の数の部分を
除いた下位のビット、および、部分積Ｂの上位の前記任
意の数−１の数の部分を除いた下位のビットを入力し、
加算結果に１となるビットが存在する場合に１となるス
ティッキービットＳを生成、出力するスティッキー生成
回路と、前記乗算アレイからの加算結果Ｃ０、加算結果
Ｃ１を入力し、桁上がりＸ０＝０、Ｘ１＝０であれば、
それぞれ加算結果Ｃ０、加算結果Ｃ１を選択し、桁上が
りＸ０＝１、Ｘ１＝１であれば、それぞれ、「１，加算
結果Ｃ０の最下位ビットを削除した残り」＝加算結果Ｃ
３、「１，加算結果Ｃ１の最下位ビットを削除した残
り」＝加算結果Ｃ４を選択し、次に、スティッキービッ
トＳが０であれば、加算結果Ｃ３を選択し、スティッキ
ービットＳが１で、かつ、丸め後正規化信号Ｇが０あれ
ば、加算結果Ｃ４を選択し、スティッキービットＳが１
で、かつ、丸め後正規化信号Ｇが１であれば、１００・
・・００を選択し、仮数部乗算結果として出力し、か
つ、前記指数部加算器から指数部加算結果Ｄ０、指数部
加算結果Ｄ１を入力し、（桁上がりＸ０＝０）＊（ステ
ィッキービットＳ＝０）、あるいは、（桁上がりＸ１＝
０）＊（スティッキービットＳ＝１）＊（丸め後正規化
信号Ｇ＝０）であれば、指数部加算結果Ｄ０を選択し、
そうでなければ、指数部加算結果Ｄ１を選択して指数部
乗算結果として出力し指数部加算結果Ｄ１を選択し、指
数部乗算結果として出力する丸め桁合わせ回路と、を有
することを特徴とする。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１４】図１は、本発明の実施の形態の浮動小数点
乗算器を示すブロック図である。図１を参照すると、本
発明の実施の形態は、乗算アレイ１１と、仮数部加算器
１２と、スティッキー生成回路１４と、キャリー生成回
路１５と、丸め後正規化判定回路１６と、丸め桁合わせ
回路１７とから構成される。

【００１５】乗算アレイ１１は、仮数部加算器１２、ス
ティッキー生成回路１４、キャリー生成回路１５、およ
び、丸め後正規化判定回路１６と接続され、前処理段階
で切り出された浮動小数点データのｍ（正の整数）［ビ
ット］の仮数部Ｍ０、および、Ｍ１を入力として乗算を
行い、２個の部分積Ａ，Ｂを得る。Ａ，Ｂは、それぞ
れ、２ｍ−１［ビット］である。乗算アレイ１１の出力
である２個の部分積Ａ，Ｂの和が仮数部の乗算結果とな
る。

【００１６】仮数部加算器１２は、乗算アレイ１１、キ
ャリー生成回路１５、および、丸め桁合わせ回路１７と
接続され、乗算アレイ１１の出力である２個の部分積Ａ
の上位ｍ＋１［ビット］，Ｂの上位ｍ［ビット］、およ
び、キャリー生成回路１５の出力であるキャリーＦを入
力として加算、および、加算結果に＋１を行い、加算結
果Ｃ０、加算結果＋１の結果Ｃ１、および、桁上がりＸ
０、Ｘ１を丸め桁合わせ回路１７に出力する。

【００１７】指数部加算器１３は、丸め桁合わせ回路１
７と接続され、前処理段階で切り出された浮動小数点デ
ータの指数部Ｅ０、および、Ｅ１を加算、および、加算
結果に＋１を行い、指数部加算結果Ｄ０、および、指数
部加算結果＋１の指数部加算結果Ｄ１を丸め桁合わせ回
路１７に出力する。

【００１８】図２は、スティッキー生成回路１４を示す
ブロック図である。

【００１９】図２を参照すると、スティッキー生成回路
１４は、乗算アレイ１１、および、丸め桁合わせ回路１
７に接続され、乗算アレイ１１の出力である２個の部分
積Ａの下位ｍ−２［ビット］、および、Ｂの下位ｍ−１
［ビット］を入力として各ビット同士の排他的論理和を
求め、その結果と下位ビット同士の論理和との排他的論
理和を算出し、更にその結果の総論理和を求めることに
より、スティッキービットＳを算出する。これは、切り
捨てられる下位ビットに少なくとも１となるビットが存
在するかどうかを示すビットである。

【００２０】図３は、キャリー生成回路１５を示すブロ
ック図である。

【００２１】図３を参照すると、キャリー生成回路１５
は、乗算アレイ１１、仮数部加算器１２、および、丸め
後正規化判定回路１６と接続され、乗算アレイ１１の出
力である２個の部分積Ａの下位ｍ−２［ビット］，Ｂの
下位ｍ−１［ビット］を入力として、ＢＬＣ方式の加算
器によりキャリーＦを算出し、仮数部加算器１２、およ
び、丸め後正規化判定回路１６へ出力する。

【００２２】図４は、丸め後正規化判定回路１６を示す
ブロック図である。

【００２３】図４を参照すると、丸め後正規化判定回路
１６は、乗算アレイ１１、キャリー生成回路１５、およ
び、丸め桁合わせ回路１７と接続され、乗算アレイ１１
の出力である２個の部分積Ａの上位ｍ＋１［ビット］，
Ｂの上位ｍ［ビット］、および、キャリー生成回路１５
の出力であるキャリーＦを入力として各ビット同士の排
他的論理和を算出し、その結果の総論理積を算出し、キ
ャリー生成回路１５の出力であるキャリーＦにしたがっ
て、結果を丸め後正規化信号Ｇとして丸め桁合わせ回路
１７へ出力する。

【００２４】図５は、丸め桁合わせ回路１７を示すブロ
ック図である。

【００２５】図５を参照すると、丸め桁合わせ回路１７
は、仮数部加算器１２、指数部加算器１３、スティッキ
ー生成回路１４、および、丸め後正規化回路６と接続さ
れ、スティッキー生成回路１４からの出力であるスティ
ッキービットＳ、丸め後正規化判定回路１６からの出力
である丸め後正規化信号Ｇ、および、仮数部加算器１２
からの桁上がりＸ０、Ｘ１を制御信号として指数部加算
器１３の出力Ｄ０、および、Ｄ１と仮数部加算器１２の
出力Ｃ０、および、Ｃ１とから浮動小数点乗算器の乗算
結果Ｈを出力する。

【００２６】次に、本発明の実施の形態の動作について
図面を参照して説明する。図６は、乗算アレイ１１の内
部構成を示すブロック図である。図７は、乗算の概要を
示す説明図である。図８は、乗算の数値例を示す説明図
である。

【００２７】浮動小数点データは、１［ビット］の符号
ビット、ｎ（正の整数）［ビット］の指数部Ｅ、ｍ（正
の整数）［ビット］の仮数部Ｍで構成され、前処理段階
（図示せず）で切り出される。浮動小数点データの乗算
は、指数部の加算と仮数部の乗算を行った後に、丸め、
および、桁合わせを行うことにより結果を得ることがで
きる。

【００２８】まず、前処理段階で切り出された浮動小数
点データの指数部Ｅ０、および、Ｅ１を、指数部加算器
１３により加算、および、加算結果に＋１を行い、得ら
れた指数部加算結果Ｄ０、指数部加算結果の＋１結果Ｄ
１を丸め桁合わせ回路１７に出力する。

【００２９】前処理段階で切り出された浮動小数点デー
タのｍビットの仮数部Ｍ０、および、Ｍ１は、乗算アレ
イ１１に入力される。

【００３０】乗算アレイ１１は、入力された仮数部Ｍ０
を被乗数、Ｍ１を乗数として、乗数の各ビットに被乗数
を乗じたもの（部分積と呼ぶ）を２進数の筆算の形に並
べ、これを加算することによって積を求める。各部分積
の加算には、図６に示すような全加算器で構成される加
算回路を用いることにより、ｍ個の部分積を２個になる
まで加算し、最終的に得られた２つの２ｍ−１［ビッ
ト］の部分積Ａ、およびＢを仮数部加算器１２、スティ
ッキー生成回路１４、キャリー生成回路１５、および、
丸め後正規化判定回路１６に出力する。

【００３１】次に、仮数部加算器１２は、乗算アレイ１
１の２出力Ａの上位ｍ＋１［ビット］、Ｂの上位ｍ［ビ
ット］、キャリー生成回路１５からのキャリーＦを加算
し（正確には、Ａ［０：ｍ］（ビット０からビットｍの
ｍ＋１［ビット］を表す）と‘０’，Ｂ［０：ｍ−１］
（ビット０からビットｍ−１のｍ［ビット］を表す）の
ようにＢを右に１［ビット］ずらして加算）、仮数部Ｍ
１とＭ２の乗算結果としてｍ＋１［ビット］の積Ｃ０を
得る。この積Ｃ０に＋１を行いＣ１を算出する。このと
き、加算の結果Ｃ０が桁上がりしてｍ＋２［ビット］に
なった場合には、最上位からの桁上がりＸ０を‘１’と
し、Ｃ１が桁上がりしてｍ＋２［ビット］になった場合
には、最上位からの桁上がりＸ１を‘１’とする。ｍ＋
２［ビット］にならなかった場合には、桁上がりＸを
‘０’とする。最終的にｍ＋１［ビット］のＣ０、Ｃ
１、および、桁がありＸを丸め桁合わせ回路１７へ出力
する。

【００３２】仮数部加算器１２の遅延時間を少なくする
ためには、たとえば、Ｃ０の算出回路を、Ａ［０：ｍ］
＋（‘０’，Ｂ［０：ｍ−１］）、および、Ａ［０：
ｍ］＋（‘０’，Ｂ［０：ｍ−１］）＋‘１’の計算を
する２つの加算回路と、これらの加算結果をキャリーＦ
によって切り替える選択回路とで構成し、Ｃ１の算出回
路を、Ａ［０：ｍ］＋（‘０’，Ｂ［０：ｍ−１］）＋
‘１’、および、Ａ［０：ｍ］＋（‘０’，Ｂ［０：ｍ
−１］）＋‘２’の計算をする２つの加算回路と、これ
らの加算結果をキャリーＦによって切り替える選択回路
とで構成すればよい。

【００３３】スティッキー生成回路１４は、図２のよう
に、乗算アレイ１１の２出力Ａの下位ｍ−２［ビッ
ト］，‘０’および、Ｂの下位ｍ−１［ビット］を加算
し、結果の総論理和を求め、スティッキービットＳとし
て丸め桁合わせ回路１７へ出力する。

【００３４】キャリー生成回路１５は、図３のように、
乗算アレイ１１の出力である２個の部分積Ａの下位ｍ−
２［ビット］、および、Ｂの下位ｍ−１［ビット］を入
力として、キャリーＦを算出し、仮数部加算器１２、お
よび、丸め後正規化判定回路１６へ出力する。

【００３５】丸め後正規化判定回路１６は、図４のよう
に、乗算アレイ１１の出力である２個の部分積Ａの上位
ｍ＋１［ビット］、および、Ｂの上位ｍ［ビット］の各
ビット同士の排他的論理和を求め、その結果の総論理積
Ｆ０を算出し加算結果が全て‘１’となる場合を検出
し、さらに、各ビット同士の排他的論理和と下位の桁の
ビット同士の論理和（最下位のみ）、あるいは、下位の
桁のビット同士の論理積との排他的論理和を求め、その
結果の総論理積Ｆ１を算出し加算結果が最下位のみ
‘０’で、他が全て‘１’となる場合を検出する。次
に、キャリーＦが‘０’であれば、Ｆ０を選択し、キャ
リーＦが‘１’であれば、Ｆ１を選択して、丸め後正規
化信号Ｇとして出力する。

【００３６】図６を参照すると、乗算アレイ１１の２出
力を加算した結果の有効桁ｍ＋１について、丸めによる
切り上げが発生した場合に仮数部の表現範囲を超える
（オーバーフロー）ことがある。この時の有効桁ｍ＋１
の各ビットは全て‘１’（１１１・・・１１）である。
浮動小数点乗算を高速に行うためには、丸め後に桁合わ
せが発生するかどうかを出来るだけ早く検出しておく必
要があるが、本実施の形態においては乗算アレイ１１の
出力を用いるため、仮数部加算器１２の出力の総論理積
を算出することにより加算結果の各ビットが全て１とな
るケースを検出する構成と比べて高速に検出できる。な
お、部分積Ａの下位ｍ−２［ビット］、および、Ｂの下
位ｍ−１［ビット］の加算結果からキャリーが発生する
場合には、加算結果の各ビットが１１１０となるケース
（キャリーと合わせて１１１・・・１１となるケース）
も検出しておき、キャリー生成回路１５の出力であるキ
ャリーＦを制御信号として何れかを選択する。選択した
結果は丸め後正規化信号Ｇとして丸め桁合わせ回路１７
へ出力する。

【００３７】丸め桁合わせ回路１７は、指数部加算器１
３からの出力である指数部加算結果Ｄ０、および、指数
部加算結果＋‘１’の結果Ｄ１と、仮数部加算器１２か
らの出力である仮数部加算結果Ｃ０、仮数部加算結果＋
‘１’の結果Ｃ１、および桁上がりＸと、スティッキー
生成回路１４からの出力であるスティッキービットＳ
と、丸め後正規化判定回路１６からの出力である丸め後
正規化信号Ｇとを入力し、スティッキービットＳ、丸め
後正規化信号Ｇ、および桁上がりＸを制御信号として指
数部加算結果Ｄ０、および、指数部加算結果Ｄ１と、仮
数部加算結果Ｃ０、仮数部加算結果結果Ｃ１より乗算結
果Ｈを出力する。

【００３８】図５を参照すると、指数部に関しては、
（桁上がりＸ０＝０）＊（スティッキービットＳ＝
０）、あるいは、（桁上がりＸ１＝０）＊（スティッキ
ービットＳ＝１）＊（丸め後正規化信号Ｇ＝０）であれ
ば、指数部加算結果Ｄ０を選択し、そうでなければ、指
数部加算結果Ｄ１を選択して指数部乗算結果Ｈとして出
力し、仮数部に関しては、まず、桁上がりＸ０＝０、Ｘ
１＝０であれば、それぞれ仮数部加算結果Ｃ０、仮数部
加算結果Ｃ１を選択し、桁上がりＸ０＝１、Ｘ１＝１で
あれば、それぞれ、「１，仮数部加算結果Ｃ０［０：ｍ
−１］」＝仮数部加算結果Ｃ３、「１，仮数部加算結果
Ｃ１［０：ｍ−１］」＝仮数部加算結果Ｃ４を選択し、
次に、スティッキービットＳ＝０であれば、仮数部加算
結果Ｃ３を選択し、スティッキービットＳ＝１、かつ、
丸め後正規化信号Ｇ＝０あれば、仮数部加算結果Ｃ４を
選択し、スティッキービットＳ＝１、かつ、丸め後正規
化信号Ｇ＝１であれば、丸め、または、丸め後の正規化
が発生するため、指数部加算結果Ｄ１と丸めによる切り
上げで、１１１・・・１１に＋‘１’した結果である１
００・・・００が選択され、仮数部乗算結果Ｈとして出
力される。

【００３９】次に、実際の数値を与えた例について図面
を参照して説明する。

【００４０】図８は、ｍ＝６，Ｍ０＝１００００１，Ｍ
１＝１１１１１０の時の詳細な乗算処理動作を示す。各
部分積は筆算の形に並べられ、各ビット列の４ビットず
つを、図６に示す加算器に入力する（加算１回目）。図
８において、各縦長長方形に囲まれた部分が、図６の加
算器に入力されるビットを示す。また、４ビット入力の
うち４ビット以下の入力となっている加算器の空きビッ
トには０が入力される。１回目の加算の結果であるＳ
（サム）、および、Ｃ（キャリー）を再び４ビットずつ
の入力として図６に示す加算器に入力し（加算２回
目）、２回目の加算の結果としてＡ［０：１０］＝００
０００００００００、および、Ｂ［０：１０］＝１１１
１１１１１１１０を得る。このうち、Ａ［０：６］とＢ
［０：５］とを加算したものが仮数部加算器１２の出力
Ｃ０＝０１１１１１１となる。また、Ｃ１＝０１１１１
１１＋１＝１００００００、Ｘ＝０となる。

【００４１】Ａ［０：６］とＢ［０：５］とは、また、
丸め後正規化判定回路１６の入力となり、丸め後正規化
信号Ｇ＝１となる。さらに、Ａ［７：１０］、および、
Ｂ［６：１０］は、スティッキー生成回路１４、およ
び、キャリー生成回路１５の入力となり、それぞれの回
路の出力はスティッキービットＳ＝１、キャリーＦ＝０
となる。

【００４２】図５を参照すると、Ｓ＝１、Ｇ＝１である
ため、指数部の結果としてＤ１が、仮数部の結果として
１００・・・００が選択され、乗算結果Ｈとして出力さ
れる。

【００４３】以上のように、部分積Ａ，Ｂの有効桁ｍ＋
１［ビット］の各ビット同士の排他的論理和を求め、そ
の結果の総論理積を算出することにより、部分積Ａ，Ｂ
の有効桁ｍ＋１［ビット］の加算結果の各ビットが全て
‘１’（１１１・・・１１）となるケースを検出するこ
とにより、部分積Ａ，Ｂの有効桁ｍビットの加算結果か
ら総論理積を算出することにより加算結果の各ビットが
全て‘１’（１１１・・・１１）となるケースを検出す
る構成の浮動小数点乗算器よりも、丸め後に桁合わせが
発生するケースを高速に検出できる。

【００４４】また、以上は、有効桁がｍ＋１[ビット］
の場合について説明したが、有効桁がｍ［ビット］の場
合には、仮数部加算器１２、キャリー生成回路１５、丸
め後正規化判定回路１６、スティッキー生成回路１４へ
の入力を１［ビット］ずらすことにより容易に実現でき
る。たとえば、仮数部加算器１２には、部分積Ａの上位
ｍ［ビット］，Ｂの上位ｍ−１［ビット］を入力する。

【００４５】

【発明の効果】本発明の効果は、浮動小数点乗算器の演
算速度を高速化できることである。

【００４６】その理由は、乗算アレイの出力を丸め後正
規化判定回路への入力とし、かつ、各ビットの排他的論
理和のみを求めて、その総論理積により、丸め後正規化
信を生成する構成をとるからである。

【図面の簡単な説明】

【図１】本発明の実施の形態の浮動小数点乗算器を示す
ブロック図である。

【図２】スティッキー生成回路を示すブロック図であ
る。

【図３】キャリー生成回路を示すブロック図である。

【図４】丸め後正規化判定回路を示すブロック図であ
る。

【図５】丸め桁合わせ回路を示すブロック図である。

【図６】乗算アレイの内部構成を示すブロック図であ
る。

【図７】乗算の概要を示す説明図である。

【図８】乗算の数値例を示す説明図である。

【符号の説明】

１１乗算アレイ１２仮数部加算器１３指数部加算器１４スティッキー生成回路１５キャリー生成回路１６丸め後正規化判定回路１７丸め桁合わせ回路

Claims

【特許請求の範囲】

【請求項１】仮数Ｍ０、仮数Ｍ１を入力し乗算を行い
部分積Ａ、部分積Ｂを出力する乗算アレイと、前記乗算
アレイから部分積Ａの上位の任意の数のビット、およ
び、部分積Ｂの上位の前記任意の数−１のビットを入力
し、加算を行い加算結果Ｃ０、加算結果Ｃ０に１を加算
した加算結果Ｃ１、および、最上位からの桁上がりＸを
出力する仮数部加算器と、前記乗算アレイから部分積Ａ
の上位の前記任意の数の部分を除いた下位のビット、お
よび、部分積Ｂの上位の前記任意の数−１の数の部分を
除いた下位のビットを入力し、最上位からのキャリーＦ
を生成、出力するキャリー生成回路と、前記乗算アレイ
から部分積Ａの上位の前記任意の数のビット、部分積Ｂ
の上位の前記任意の数−１のビット、および、前記キャ
リー生成回路からキャリーＦを入力し、加算結果が全て
１となる場合に１となる丸め後正規化信号Ｇを生成、出
力する丸め後正規化判定回路と、前記乗算アレイから部
分積Ａの上位の前記任意の数の部分を除いた下位のビッ
ト、および、部分積Ｂの上位の前記任意の数−１の数の
部分を除いた下位のビットを入力し、加算結果に１とな
るビットが存在する場合に１となるスティッキービット
Ｓを生成、出力するスティッキー生成回路と、前記乗算
アレイからの加算結果Ｃ０、加算結果Ｃ１を入力し、前
記仮数部加算器からの桁上がりＸ、前記丸め後正規化判
定回路からの丸め後正規化信号Ｇ、および、前記スティ
ッキー生成回路からのスティッキービットＳにしたがっ
て、加算結果Ｃ０、加算結果Ｃ１、または、１００・・
・００のいずれかを選択し、仮数部乗算結果として出力
する丸め桁合わせ回路と、を有することを特徴とする浮
動小数点乗算器。
【請求項２】指数Ｅ０、指数Ｅ１を入力し加算を行い
指数部加算結果Ｄ０、指数部加算結果Ｄ０に１を加算し
た指数部加算結果Ｄ１を生成、出力する指数部加算器
と、仮数Ｍ０、仮数Ｍ１を入力し乗算を行い部分積Ａ、
部分積Ｂを出力する乗算アレイと、前記乗算アレイから
部分積Ａの上位の任意の数のビット、および、部分積Ｂ
の上位の前記任意の数−１のビットを入力し、加算を行
い加算結果Ｃ０、加算結果Ｃ０に１を加算した加算結果
Ｃ１、および、最上位からの桁上がりＸを出力する仮数
部加算器と、前記乗算アレイから部分積Ａの上位の前記
任意の数の部分を除いた下位のビット、および、部分積
Ｂの上位の前記任意の数−１の数の部分を除いた下位の
ビットを入力し、最上位からのキャリーＦを生成、出力
するキャリー生成回路と、前記乗算アレイから部分積Ａ
の上位の前記任意の数のビット、部分積Ｂの上位の前記
任意の数−１のビット、および、前記キャリー生成回路
からキャリーＦを入力し、加算結果が全て１となる場合
に１となる丸め後正規化信号Ｇを生成、出力する丸め後
正規化判定回路と、前記乗算アレイから部分積Ａの上位
の前記任意の数の部分を除いた下位のビット、および、
部分積Ｂの上位の前記任意の数−１の数の部分を除いた
下位のビットを入力し、加算結果に１となるビットが存
在する場合に１となるスティッキービットＳを生成、出
力するスティッキー生成回路と、前記乗算アレイからの
加算結果Ｃ０、加算結果Ｃ１を入力し、前記仮数部加算
器からの桁上がりＸ、前記丸め後正規化判定回路からの
丸め後正規化信号Ｇ、および、前記スティッキー生成回
路からのスティッキービットＳにしたがって、加算結果
Ｃ０、加算結果Ｃ１、または、１００・・・００のいず
れかを選択し、仮数部乗算結果として出力し、かつ、前
記指数部加算器から指数部加算結果Ｄ０、指数部加算結
果Ｄ１を入力し、前記仮数部加算器からの桁上がりＸ、
前記丸め後正規化判定回路からの丸め後正規化信号Ｇ、
および、前記スティッキー生成回路からのスティッキー
ビットＳにしたがって、指数部加算結果Ｄ０、指数部加
算結果Ｄ１のいずれかを選択し、指数部乗算結果として
出力する丸め桁合わせ回路と、を有することを特徴とす
る浮動小数点乗算器。
【請求項３】仮数Ｍ０、仮数Ｍ１を入力し乗算を行い
部分積Ａ、部分積Ｂを出力する乗算アレイと、前記乗算
アレイから部分積Ａの上位の任意の数のビット、およ
び、部分積Ｂの上位の前記任意の数−１のビットを入力
し、加算を行い加算結果Ｃ０、加算結果Ｃ０に１を加算
した加算結果Ｃ１、および、最上位からの桁上がりＸを
出力する仮数部加算器と、前記乗算アレイから部分積Ａ
の上位の前記任意の数の部分を除いた下位のビット、お
よび、部分積Ｂの上位の前記任意の数−１の数の部分を
除いた下位のビットを入力し、最上位からのキャリーＦ
を生成、出力するキャリー生成回路と、前記乗算アレイ
から部分積Ａの上位の前記任意の数のビット、部分積Ｂ
の上位の前記任意の数−１のビット、および、前記キャ
リー生成回路からキャリーＦを入力し、前記乗算アレイ
からの部分積Ａの上位の前記任意の数のビット、および
部分積Ｂの上位の前記任意の数−１のビットの各ビット
同士の排他的論理和を求め、その結果の総論理積Ｆ０を
算出し、さらに、各ビット同士の排他的論理和と下位の
桁のビット同士の論理和（最下位のみ）、あるいは、下
位の桁のビット同士の論理積との排他的論理和を求め、
その結果の総論理積Ｆ１を算出し、キャリーＦが‘０’
であれば、Ｆ０を選択し、キャリーＦが‘１’であれ
ば、Ｆ１を選択して、丸め後正規化信号Ｇとして出力す
る丸め後正規化判定回路と、前記乗算アレイから部分積
Ａの上位の前記任意の数の部分を除いた下位のビット、
および、部分積Ｂの上位の前記任意の数−１の数の部分
を除いた下位のビットを入力し、加算結果に１となるビ
ットが存在する場合に１となるスティッキービットＳを
生成、出力するスティッキー生成回路と、前記乗算アレ
イからの加算結果Ｃ０、加算結果Ｃ１を入力し、前記仮
数部加算器からの桁上がりＸ、前記丸め後正規化判定回
路からの丸め後正規化信号Ｇ、および、前記スティッキ
ー生成回路からのスティッキービットＳにしたがって、
加算結果Ｃ０、加算結果Ｃ１、または、１００・・・０
０のいずれかを選択し、仮数部乗算結果として出力する
丸め桁合わせ回路と、を有することを特徴とする浮動小
数点乗算器。
【請求項４】指数Ｅ０、指数Ｅ１を入力し加算を行い
指数部加算結果Ｄ０、指数部加算結果Ｄ０に１を加算し
た指数部加算結果Ｄ１を生成、出力する指数部加算器
と、仮数Ｍ０、仮数Ｍ１を入力し乗算を行い部分積Ａ、
部分積Ｂを出力する乗算アレイと、前記乗算アレイから
部分積Ａの上位の任意の数のビット、および、部分積Ｂ
の上位の前記任意の数−１のビットを入力し、加算を行
い加算結果Ｃ０、加算結果Ｃ０に１を加算した加算結果
Ｃ１、および、最上位からの桁上がりＸを出力する仮数
部加算器と、前記乗算アレイから部分積Ａの上位の前記
任意の数の部分を除いた下位のビット、および、部分積
Ｂの上位の前記任意の数−１の数の部分を除いた下位の
ビットを入力し、最上位からのキャリーＦを生成、出力
するキャリー生成回路と、前記乗算アレイから部分積Ａ
の上位の前記任意の数のビット、部分積Ｂの上位の前記
任意の数−１のビット、および、前記キャリー生成回路
からキャリーＦを入力し、前記乗算アレイからの部分積
Ａの上位の前記任意の数のビット、および部分積Ｂの上
位の前記任意の数−１のビットの各ビット同士の排他的
論理和を求め、その結果の総論理積Ｆ０を算出し、さら
に、各ビット同士の排他的論理和と下位の桁のビット同
士の論理和（最下位のみ）、あるいは、下位の桁のビッ
ト同士の論理積との排他的論理和を求め、その結果の総
論理積Ｆ１を算出し、キャリーＦが０であれば、Ｆ０を
選択し、キャリーＦが１であれば、Ｆ１を選択して、丸
め後正規化信号Ｇとして出力する丸め後正規化判定回路
と、前記乗算アレイから部分積Ａの上位の前記任意の数
の部分を除いた下位のビット、および、部分積Ｂの上位
の前記任意の数−１の数の部分を除いた下位のビットを
入力し、加算結果に１となるビットが存在する場合に１
となるスティッキービットＳを生成、出力するスティッ
キー生成回路と、前記乗算アレイからの加算結果Ｃ０、
加算結果Ｃ１を入力し、前記仮数部加算器からの桁上が
りＸ、前記丸め後正規化判定回路からの丸め後正規化信
号Ｇ、および、前記スティッキー生成回路からのスティ
ッキービットＳにしたがって、加算結果Ｃ０、加算結果
Ｃ１、または、１００・・・００のいずれかを選択し、
仮数部乗算結果として出力し、かつ、前記指数部加算器
から指数部加算結果Ｄ０、指数部加算結果Ｄ１を入力
し、前記仮数部加算器からの桁上がりＸ、前記丸め後正
規化判定回路からの丸め後正規化信号Ｇ、および、前記
スティッキー生成回路からのスティッキービットＳにし
たがって、指数部加算結果Ｄ０、指数部加算結果Ｄ１の
いずれかを選択し、指数部乗算結果として出力する丸め
桁合わせ回路と、を有することを特徴とする浮動小数点
乗算器。
【請求項５】仮数Ｍ０、仮数Ｍ１を入力し乗算を行い
部分積Ａ、部分積Ｂを出力する乗算アレイと、前記乗算
アレイから部分積Ａの上位の任意の数のビット、およ
び、部分積Ｂの上位の前記任意の数−１のビットを入力
し、加算を行い加算結果Ｃ０、加算結果Ｃ０に１を加算
した加算結果Ｃ１、および、最上位からの桁上がりＸ
０、Ｘ１を出力する仮数部加算器と、前記乗算アレイか
ら部分積Ａの上位の前記任意の数の部分を除いた下位の
ビット、および、部分積Ｂの上位の前記任意の数−１の
数の部分を除いた下位のビットを入力し、最上位からの
キャリーＦを生成、出力するキャリー生成回路と、前記
乗算アレイから部分積Ａの上位の前記任意の数のビッ
ト、部分積Ｂの上位の前記任意の数−１のビット、およ
び、前記キャリー生成回路からキャリーＦを入力し、前
記乗算アレイからの部分積Ａの上位の前記任意の数のビ
ット、および部分積Ｂの上位の前記任意の数−１のビッ
トの各ビット同士の排他的論理和を求め、その結果の総
論理積Ｆ０を算出し、さらに、各ビット同士の排他的論
理和と下位の桁のビット同士の論理和（最下位のみ）、
あるいは、下位の桁のビット同士の論理積との排他的論
理和を求め、その結果の総論理積Ｆ１を算出し、キャリ
ーＦが０であれば、Ｆ０を選択し、キャリーＦが１であ
れば、Ｆ１を選択して、丸め後正規化信号Ｇとして出力
する丸め後正規化判定回路と、前記乗算アレイから部分
積Ａの上位の前記任意の数の部分を除いた下位のビッ
ト、および、部分積Ｂの上位の前記任意の数−１の数の
部分を除いた下位のビットを入力し、加算結果に１とな
るビットが存在する場合に１となるスティッキービット
Ｓを生成、出力するスティッキー生成回路と、前記乗算
アレイからの加算結果Ｃ０、加算結果Ｃ１を入力し、桁
上がりＸ０＝０、Ｘ１＝０であれば、それぞれ加算結果
Ｃ０、加算結果Ｃ１を選択し、桁上がりＸ０＝１、Ｘ１
＝１であれば、それぞれ、「１，加算結果Ｃ０の最下位
ビットを削除した残り」＝加算結果Ｃ３、「１，加算結
果Ｃ１の最下位ビットを削除した残り」＝加算結果Ｃ４
を選択し、次に、スティッキービットＳが０であれば、
加算結果Ｃ３を選択し、スティッキービットＳが１で、
かつ、丸め後正規化信号Ｇが０あれば、加算結果Ｃ４を
選択し、スティッキービットＳが１で、かつ、丸め後正
規化信号Ｇが１であれば、１００・・・００を選択し、
仮数部乗算結果として出力する丸め桁合わせ回路と、を
有することを特徴とする浮動小数点乗算器。
【請求項６】指数Ｅ０、指数Ｅ１を入力し加算を行い
指数部加算結果Ｄ０、指数部加算結果Ｄ０に１を加算し
た指数部加算結果Ｄ１を生成、出力する指数部加算器
と、仮数Ｍ０、仮数Ｍ１を入力し乗算を行い部分積Ａ、
部分積Ｂを出力する乗算アレイと、前記乗算アレイから
部分積Ａの上位の任意の数のビット、および、部分積Ｂ
の上位の前記任意の数−１のビットを入力し、加算を行
い加算結果Ｃ０、加算結果Ｃ０に１を加算した加算結果
Ｃ１、および、最上位からの桁上がりＸ０、Ｘ１を出力
する仮数部加算器と、前記乗算アレイから部分積Ａの上
位の前記任意の数の部分を除いた下位のビット、およ
び、部分積Ｂの上位の前記任意の数−１の数の部分を除
いた下位のビットを入力し、最上位からのキャリーＦを
生成、出力するキャリー生成回路と、前記乗算アレイか
ら部分積Ａの上位の前記任意の数のビット、部分積Ｂの
上位の前記任意の数−１のビット、および、前記キャリ
ー生成回路からキャリーＦを入力し、前記乗算アレイか
らの部分積Ａの上位の前記任意の数のビット、および部
分積Ｂの上位の前記任意の数−１のビットの各ビット同
士の排他的論理和を求め、その結果の総論理積Ｆ０を算
出し、さらに、各ビット同士の排他的論理和と下位の桁
のビット同士の論理和（最下位のみ）、あるいは、下位
の桁のビット同士の論理積との排他的論理和を求め、そ
の結果の総論理積Ｆ１を算出し、キャリーＦが０であれ
ば、Ｆ０を選択し、キャリーＦが１であれば、Ｆ１を選
択して、丸め後正規化信号Ｇとして出力する丸め後正規
化判定回路と、前記乗算アレイから部分積Ａの上位の前
記任意の数の部分を除いた下位のビット、および、部分
積Ｂの上位の前記任意の数−１の数の部分を除いた下位
のビットを入力し、加算結果に１となるビットが存在す
る場合に１となるスティッキービットＳを生成、出力す
るスティッキー生成回路と、前記乗算アレイからの加算
結果Ｃ０、加算結果Ｃ１を入力し、桁上がりＸ０＝０、
Ｘ１＝０であれば、それぞれ加算結果Ｃ０、加算結果Ｃ
１を選択し、桁上がりＸ０＝１、Ｘ１＝１であれば、そ
れぞれ、「１，加算結果Ｃ０の最下位ビットを削除した
残り」＝加算結果Ｃ３、「１，加算結果Ｃ１の最下位ビ
ットを削除した残り」＝加算結果Ｃ４を選択し、次に、
スティッキービットＳが０であれば、加算結果Ｃ３を選
択し、スティッキービットＳが１で、かつ、丸め後正規
化信号Ｇが０あれば、加算結果Ｃ４を選択し、スティッ
キービットＳが１で、かつ、丸め後正規化信号Ｇが１で
あれば、１００・・・００を選択し、仮数部乗算結果と
して出力し、かつ、前記指数部加算器から指数部加算結
果Ｄ０、指数部加算結果Ｄ１を入力し、（桁上がりＸ０
＝０）＊（スティッキービットＳ＝０）、あるいは、
（桁上がりＸ１＝０）＊（スティッキービットＳ＝１）
＊（丸め後正規化信号Ｇ＝０）であれば、指数部加算結
果Ｄ０を選択し、そうでなければ、指数部加算結果Ｄ１
を選択して指数部乗算結果として出力し指数部加算結果
Ｄ１を選択し、指数部乗算結果として出力する丸め桁合
わせ回路と、を有することを特徴とする浮動小数点乗算
器。