KR20010014992A

KR20010014992A - 고차 기수 제산기 및 그 방법

Info

Publication number: KR20010014992A
Application number: KR1020000030578A
Authority: KR
Inventors: 히라이리고지
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1999-06-04
Filing date: 2000-06-03
Publication date: 2001-02-26
Also published as: CN1287307A; JP2000347836A; EP1058184A2; US6625633B1; CN1186714C

Abstract

한번에 k 비트씩 몫을 계산하기 위한 기수(radix) 2^k복원 제산기 내의 몫/나머지 판정부 회로의 크기를 줄일 수 있고, 2 입력 비교기와 3 입력 비교기에서 제수(devisor) B의 배수 B, 2B 및 3B와 나머지 R을 병렬로 비교할 수 있으며, 한번에 2 비트씩 몫을 계산함으로써 기수 4의 제산을 행할 수 있는 고차 기수 제산기가 개시된다. 또한, 3B=(B+2B)≤R의 비교에서 3 입력 비교기(313)를 사용해서 덧셈(B+2B)없는 비교를 실현하고, 또한, 단일 리플 캐리(ripple carry)에 의해 동시 복소 가산/감산 R-(x+y)을 위한 3 입력 가산기/감산기에서 새로운 나머지 Re를 계산한다.

Description

고차 기수 제산기 및 그 방법{DIVIDER AND METHOD WITH HIGH RADIX}

본 발명은 이진수에 의해 주어진 피제수 및 제수를 사용하여 나누기 위한 복원 제산을 사용하는 제산기에 관한 것으로, 보다 상세하게는 k 비트씩 몫을 한번에 구하기 위해 피제수의 기수 2^k제산용의 고차 기수 제산기 및 그 방법에 관한 것이다.

복원 제산(restoring division)은 감수의 계로서 공지되어 있다.(예를 들면, John L. Hennessy, David A. Paterson, translated by Mitsuaki Narita, Configuration and Design of Computer, 1st volumn, pp. 191 to 199, Nikkei, BP Co., April 1996를 참조한다)

기수 2 복원 제산은 상위 비트로부터 한번에 하나의 몫 비트를 얻는다.

이 경우, 피제수가 N 비트이면, 최소 연산 N 수가 필요하게 된다. 예를 들어, 피제수가 32 비트이면, 최소 32의 연산이 수행되어야만 한다.

이와 같이 몫을 한비트씩 한번에 구하면, 연산 수가 너무 커지게 되어, 연산 수를 감소시키기 위해 하나의 연산에 의해 구해진 몫의 비트 수를 2 비트 이상으로 증가시키는 방법이 필요하다. 이와 같은 것을 고차 기수 제산이라고 한다.

k 비트를 한번에 얻을 때의 연산을 기수 2^k제산이라고 한다. 예를 들면, 몫은 연산마다 한번에 2 비트가 구해지고 최소 연산수는 16으로 감소한다. 이와 유사하게, 기수 8로서는 연산수가 11이 된다.

이하, 기수 2와 기수 4 복원 제산을 상세히 설명한다.

기수 2 복원 제산

여기서, 피제수는 A라고 하고, 제수는 B라고 한다. A 및 B는 N 비트 부호화 이진 수(2의 보수)로 된다.

다음 설명에서 나타나는 MSB는 이진 수에서의 최상위 비트를 나타내고, M 자리 이진 수의 경우에 (M-1)번째 비트를 가리킨다.

레지스터는 몫의 부호를 저장하기 위한 부호 레지스터(한자리수), 제수 B를 저장하기 위한 B 레지스터(N 자리수), 나머지를 저장하기 위한 R 레지스터(N 자리수), 및 몫을 저장하기 위한 Q 레지스터를 구비한다.

모든 레지스터들이 제로로 초기화된다.

이하에 설명되는 제산용 루틴은 세개의 제1, 제2 및 제3 스테이지 STG1 내지 STG3로 나누어진다.

제1 스테이지 SGT1는 준비 스테이지이고, 제3 스테이지 STG3는 얻어진 몫의 부호를 교정하기 위한 최종 스테이지이고, 제2 스테이지 STG2는 제산의 중심 단게이다.

스테이지 STG1, STG2 및 STG3의 각각은 레지스터에의 입력시 종료한다. 스테이지에서의 일련의 연산이 한 사이클로 수행된다.

[루틴]

제1 스테이지 STG1

(1) 피제수 A와 제수 B의 부호 비트(MSB)를 참조하고, 몫의 부호를 미리 구하여 부호 레지스터에 저장한다. 여기서, 음일 때 부호=1이다.

(2) 피제수 A의 절대값을 구하여 Q 레지스터에 입력한다.

(3) 제수 B의 절대수를 구하여 B 레지스터에 입력한다.

제2 스테이지 STG2-1

(1) R-B=diff(N 자리수)를 계산한다.

(2) diff가 음이 아니면,(diff의 MSB는 "0") 제수를 나머지로부터 뺄 수 있다.

이때, 몫 판정 데이타 Judge=1이고 새로운 나머지는 diff=R-B=Re(N 자리수)

한편, diff가 음이면, 제수를 나머지로부터 뺄 수 없다.

이때, 몫 판정 데이타 Judge=0이고 새로운 나머지는 R=Re(N 자리수)

(3) Re, Q 및 Judge를 결합하고 좌측으로 1 비트만큼 쉬프트함으로써, R 레지스터의 값 NEXT_R와 다음 Q 레지스터의 값 NEXT_Q를 구한다.

즉,

NEXT_R={R의 (N-2)번째 내지 0번째 자리수, Q의 (N-1)번째 자리수}

NEXT_Q={Q의 (N-2)번째 내지 0번째 자리수, Judge}

(4) NEXT_R와 NEXT_Q를 각각 R, Q 레지스터에 입력한다.

제2 스테이지 STG2-2

상기 (1) 내지 (4)의 연산을 한 사이클로 수행한다.

이를 1회 반복한다.

제3 스테이지 STG2-2

(1) R-B=diff(N 자리수)를 계산한다.

이때, 몫 판정 데이타는 Judge=1이 되고고 새로운 나머지는 diff=R-B=Re(N 자리수)이다.

한편, diff가 음이면, 제수를 나머지로부터 뺄 수 없다.

이때, 몫 판정 데이타 Judge=0이 되고고 새로운 나머지는 R=Re(N 자리수)이다.

(3) Re, Q를 결합하고 좌측으로 1 비트만큼 쉬프트함으로써, R 레지스터의 값 NEXT_R와 다음 Q 레지스터의 값 NEXT_Q를 구한다.

즉,

NEXT_R={Re의 (N-2)번째 내지 0번째 자리수, Q의 (N-1)번째 자리수}

NEXT_Q={Q의 (N-2)번째 내지 0번째 자리수, Judge}

여기까지의 설명은 제2 스테이지 STG2와 동일하다.

(4) 몫의 부호를 부호 레지스터를 참조하여 교정하고, 최종 몫 LAST_Q를 구한다.

즉,

Sign=1(음일 때): LAST_Q= ~NEXT_Q+1(2의 보수를 취한다)

"~"는 반전을 가리킨다는 것에 유의한다.

Sign=0(음이 아닐 때): LAST_Q= NEXT_Q+1이다.

한편, 최종 나머지는 Re이다.

(5)LAST_Q를 Q 레지스터에 입력하고 Re를 R 레지스터에 입력한다.

여기서, Q 레지스터는 몫을 나타나고 나머지는 R 레지스터를 나타낸다.

이래서 기수 2 복원 제산에 의해 제산을 완성한다.

도 1은 복원 제산 제수의 전체적인 구성예의 회로도이다.

복원 제산 제수는 도 1에 도시한 바와 같이 제1 스테이지 STG1에서의 몫의 부호를 얻기 위한 배타적 OR 게이트(110), 제1 스테이지 STG1에서의 피제수 A와 제수 B의 절대값을 얻기 위한 절대값 발생기(111 및 112), 제2 스테이지 STG2의 처리를 위한 몫/나머지 판정부(113), 제3 스테이지 STG3의 처리를 위한 부호 반전부(114), 제어 신호 CTL에 의해 동작되는 스테이지 선택부(116 내지 119), 부호 레지스터(120), B 레지스터(121), R 레지스터(122), 및 Q 레지스터(123)를 구비한다.

몫/나머지 판정부(113)는 상기 설명한 루틴에서 제2 스테이지 STG2-1를 실현하기 위한 것이다. 구성의 예를 도 2에 도시한다.

도 2에 도시한 바와 같이, 몫/나머지 판정부(113)는 상기 제2 스테이지 STG2-1(1)의 처리에서 (R-B)를 감산하기 위한 감산기(131), 상기 제3 스테이지2-1(2)의 처리에서 몫 판정에 기초하여 상기 새로운 나머지 Re를 구하기 위한 선택기(132), 및 제2 스테이지 STG2-1(3)의 처리를 위한 비트 정합기(133 및 134)에 의해 구성된다.

이와 같이 구성된 복원 제산 감산기에서, 제어 신호 CTL를 적절히 부여함으로써, 상기 제1 스테이지 STG1, 제2 스테이지 STG2 및 제3 스테이지 STG3의 연산이 스위치된다.

도 3은 감산기의 동작 처리도이다.

이 예에서, 77654321h/00000007h를 계산하였다.

도 3의 "Judge"열을 고찰하면, 상위 비트로부터 몫을 비트마다 구하는 처리를 이해할 수 있다.

기수 4 복원 제산

기수 4의 경우는 몫이 한번에 2 비트 얻어진다는 점에서 기수 2의 경우와는 다르다. 또한, 제2 스테이지 STG2-1의 일부만이 상기 복원 제산의 루틴과는 다르다.

[루틴]

제2 스테이지 2-1

(1) 2B(N+1 자리수)를 비트 쉬프트에 의해 구한다.

3B(N+2 자리수)를 2B+B로부터 구한다.

다음에,

R-3B=diff3 (N+2 자리수)

R-2B=diff2 (N+1 자리수)

R-B=diff1 (N 자리수)

를 병렬로 계산한다.

(2) diff3이 음이 아니면((N+1)번째 비트는 "0"임), 새로운 나머지는 diff3=R-3B=Re(N 자리수, 절상된 상위 2 비트)가 되고, 몫 판정은 Judge=11(2 자리수)가 된다.

만일 diff3이 음이고, diff2가 아니면((N번째 비트는 "0"임), 새로운 나머지는 diff2=R-2B=Re(N 자리수, 절상된 상위 1 비트)가 되고, 몫 판정은 Judge=10(2 자리수)가 된다.

만일 diff3이 음이고, diff2가 임이며 diff1이 음이 아니면((N-1)번째 비트는 "0"임), 새로운 나머지는 diff1=R-B=Re(N 자리수)가 되고 몫 판정은 Judge=01(2 자리수)가 된다.

만일 diff3, diff2 및 diff1이 모두 음이면, 새로운 나머지는 R=Re(N 자리수)가 되고 몫 판정은 Judge=00(2 자리수)가 된다.

(3) Re와 Q를 결합하고 그 결과를 좌로 2비트 쉬프트함으로써, 다음 R 레지스터의 값 NEXT_R과 다음 Q 레지스터의 값 NEXT_Q를 구한다.

즉, NEXT_R={R의 (N-3)번째 내지 0번째 자리수, Q의 (N-1)번째 내지 (N-2)번째 자리수}

NEXT_Q={R의 (N-3)번째 내지 0번째 자리수, Judge}

(4) Next_R와 Next_Q를 각각 R와 Q 레지스터에 입력한다.

도 4는 루틴(제2 스테이지 2-1)에 기초하여 기수 4 몫/나머지 판정부의 종래 구성의 회로도이다.

몫/나머지 판정부(113a)는 도 4에 도시한 바와 같이, 2B를 얻기 위한 쉬프터(141), 3B를 얻기 위한 가산기(142), 제2 스테이지 2-1(1)의 처리에서 diff1, diff2, diff3를 얻기 위한 감산기(143 내지 145), 제2 스테이지 STG2-1(2)의 처리에서 감산 결과의 부호 비트에 기초하여 새로운 나머지 Re를 얻기 위한 선택기(146 내지 148), 몫 판정을 얻기 위한 선택기(149 내지 151), 및 제2 스테이지 STG2-1(3)의 처리를 위한 비트 정합기(152)에 의해 구성된다.

도 5는 제산기의 동작처리도이다.

이 예에서도 마찬가지로, 기수 2의 상기 경우에서와 동일하게 77654321h/00000007h를 계산하였다.

도 5로부터 명확한 바와 같이, 몫이 제2 스테이지 STG2에서 한번에 2 비트 구해지기 때문에, 제2 스테이지 STG2에 필요한 연산수는 16이다. 이는 기수 2의 경우에서는 32 배이었다.

이와 같이, 연산수가 고차 기수를 사용함으로써 감소될 수 있다.

도 2의 상기 설명한 기수 2 몫/나머지 판정부(113)는 하나의 N 비트 폭 감산기(131) 및 하나의 N 비트 폭 2:1 선택기(132)를 필요로 한다.

한편, 도 4의 기수 4 몫/나머지 판정부(113)는 2b+B를 위한 하나의 N 비트 폭 감산기(145), R-2B를 위한 하나의 (N+1) 비트 폭 감산기(144), 세개의 N 비트 폭 2:1 선택기, 및 세개의 2 비트 폭 2:1 선택기(149 내지 151)를 필요로 한다.

이와 같이, 고차 기수의 감산기에서는, 필요한 처리 수가 크게 증가하고 회로의 크기가 커진다.

본 발명의 목적은 고차 기수의 복원 제산기의 몫/나머지 판정부의 회로 크기를 감소시킬 수 있는 고차 기수의 제산기, 및 그 방법을 제공하는 것이다.

본 발명의 제1 특징에 따르면, 2^sX B (s는 "0" 및 s≤k를 포함하는 음이 아닌 정수)를 발생하기 위해 상기 제수 B의 비트들을 쉬프트하기 위한 배수 발생 수단; 제수 B와 나머지 R을 입력으로서 수신하고, 상기 제수 B가 나머지 R 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 제1 비교기; 상기 배수 발생 수단에 의해 발생된 2^sX B 및 상기 나머지 R을 입력으로서 수신하고, 2^sX B가 상기 나머지 B 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 적어도 하나의 제2 비교기; 세개의 m-비트 폭 이진 수로서 2^sX B, +/-2^t(t<s)xB 및 나머지 R을 입력으로서 수신하고, 그 합계를 두개의 m-비트 폭 이진 수(Co,S)로 변환하여 출력하기 위한 3:2 압축 스테이지와, 상기 3:2 압축 스테이지로부터 출력된 상기 두개의 이진수(Co,S)에 기초하여 상기 합계가 음이 아닌지의 여부를 판정하기 위한 비-음 판정 스테이지를 갖는 적어도 하나의 3-입력 비교기; 상기 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라, 2^sX B 및 "0"중의 하나를 선택하는 제1 출력 Y 및 제수 B와 "0"중의 하나를 선택하는 제2 출력 z를 얻기 위한 선택 회로; 세개의 m-비트 이진수로서 상기 선택 회로의 제1 출력 및 제2 출력 및 상기 나머지 R을 입력으로서 수신하고, 새로운 나머지 Re를 구하기 위해 단일 리플 캐리에 의해 병렬로 {R-(y+z)}의 복소수 덧셈 및 뺄샘을 수행하기 위한 3-입력 가산기/감산기; 및 상기 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라 비트 정합을 수행하여 몫 Q를 구하기 위한 정합기를 구비하는, k 비트 수를 한번에 구하기 위해 피제수 A를 제수 B로 기수 2^k제산하기 위한 고차 기수 제산기가 제공된다.

더우기, 본 발명에서, 3-입력 비교기의 3:2 압축 스테이지는 두개의 이진수 2^sX B 및 +/-2^t(t<s) x B가 각각의 비트에 대해 발생함에 따라 이들을 입력으로서 수신하고, 각 비트의 음을 취하여 하나의 이진수 R을 입력으로서 수신하기 위한 m-비트 폭 3:2 압축기를 구비한다.

더우기, 본 발명에서, 3-입력 비교기의 비-음 판정 스테이지는 캐리-인(carry-in) 입력 Cin과 m수의 쌍을 형성하는 입력 A 및 입력 B의 0 내지 m-1 수를 가지며, 상기 3:2 압축기의 0번째 자리수 S 출력을 캐리-인 입력 Cin의 입력으로서 가지며, 대응하는 0번째 내지 (m-1)번째 자리수를 B0 내지 Bm-1 입력으로서 가지며, i(i<m)번째 자리수 S 출력을 (i-1) A 입력으로서 가지며, (m-1) 자리수 S 출력을 Am-1 입력으로서 갖는 m-자리수 가산기를 구비하고, 상기 3-입력 비교기는 상기 가산기의 가산 출력의 (m-1)번째 자리수 SUMm-1을 판정하여 출력한다.

또한, 본 발명에서, m-자리수 가산기는 덧셈 결과의 (m-1)번째 자리수 SUMm-1의 발생에 관련된 논리 게이트에 의해서만 구성된다

또한, 본 발명에서, 3-입력 가산기/감산기는 출력하기 위해 세개의 m-비트 폭 이진수의 합계를 두개의 m-비트 폭 이진수(Co,S)로 변환하기 위한 3:2 압축 스테이지, 및 상기 3:2 압축 스테이지로부터 출력된 상기 두개의 이진수(Co,S)에 기초하여 상기 자리수의 합계를 구하기 위한 m-비트 가산기를 구비한다.

더우기, 본 발명에서,3-입력 가산기/감산기의 3:2 압축 스테이지는 하나의 이진수 R가 각각의 비트에 대해 설정됨에 따라 이를 입력으로서 수신하고, 각 비트의 음을 취하여 두개의 이진수 y 및 z를 입력으로서 수신하기 위한 m-비트 폭 3:2 압축기를 구비한다.

또한, 본 발명에서, 3-입력 가산기/감산기의 m-자리수 가산기는 쌍으로 된 m 수를 형성하는 입력 A 및 B의 0 내지 m-1 수를 가지며, 캐리-인 입력 Cin의 입력으로서 논리 "1"을 가지며, 대응하는 0번째 자리수 내지 (m-1)자리수 Co 출력을 B0 내지 Bm-1 입력으로서 가지며, (i(i<m)번째 자리수 S를 A 입력의 (i-1) 수로서 가지며, (m-1) 자리수 S 출력을 입력의 Am-1 수로서 가지며, 3-입력 가산기/감산기는 상기 m-자리수 가산기의 덧셈 출력의 SUM0 내지 SUMm-1, 및 상기 3:2 압축기의 0번째 자리수 S 출력을 덧셈/뺄셈의 결과의 출력으로서 사용한다.

더우기, 본 발명에서, 선택 회로는 제1 비교기의 판정 결과에 따라 서로 다른 k 비트 제1 및 제2 판정 데이타중의 하나를 선택하기 위한 제1 선택기; 상기 제2 비교기의 판정 결과에 따라 상기 제1 선택기에 의해 선택된 제1 또는 제2 판정 데이타 및 서로 다른 k 비트 제3 판정 데이타중의 하나를 선택하기 위한 제2 선택기; 상기 3-입력 비교기의 판정 결과에 따라 상기 제2 선택기에 의해 선택된 상기 제1, 제2 또는 제3 판정 데이타와 서로 다른 제4 판정 데이타중의 하나를 선택하고, 상기 선택된 데이타를 몫 판정 데이타로서 상기 정합기에 출력하기 위한 제3 선택기; 상기 제1 출력 y를 선택하기 위해 상기 몫 판정 데이타의 상위 비트에 기초하여 2^sX B 또는 "0"중의 하나를 선택하기 위한 제4 선택기; 및 상기 제2 출력 z를 선택하기 위해 상기 몫 판정 데이타의 하위 비트에 기초하여 B 또는 "0"중의 하나를 선택하기 위한 제5 선택기를 구비한다.

더우기, 본 발명에서, 선택 회로는 제4 판정 데이타를, 상기 3-입력 비교기에서 (B+2B)가 나머지 R이하라는 판정 결과를 얻으면 상기 제2 빛 제1 비교기의 판정 결과에 무관하게 몫 판정 데이타로서 선택하고, 상기 3-입력 비교기에서 (B+2B)가 나머지 R보다 크다는 판정 결과를 얻고 상기 제2 비교기에서 (2^sX B)가 나머지 R 이하라는 판정 결과를 얻으면 상기 제1 비교기의 판정 결과에 무관하게 상기 제3 판정 데이타를 몫 판정 데이타로서 선택하고, 상기 제2 비교기에서 2^sX B가 나머지 R보다 크다는 판정 결과를 얻으면 상기 제1 또는 제2 판정 데이타를 몫 판정 데이타로서 선택한다.

본 발명의 제2 특징에 따르면, 2B를 발생하기 위해 상기 제수 B의 비트들을 쉬프트하기 위한 배수 발생 수단; 제수 B와 나머지 R을 입력으로서 수신하고, 상기 제수 B가 나머지 R 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 제1 비교기; 상기 배수 발생 수단에 의해 발생된 2B 및 나머지 R을 입력으로서 수신하고, 2B가 상기 나머지 R 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 적어도 하나의 제2 비교기; 세개의 m-비트 폭 이진 수로서 2B, B 및 나머지 R을 입력으로서 수신하고, 그 합계를 두개의 m-비트 폭 이진 수(Co,S)로 변환하여 출력하기 위한 3:2 압축 스테이지와, 상기 3:2 압축 스테이지로부터 출력된 상기 두개의 이진수(Co,S)에 기초하여 상기 합계가 음이 아닌지의 여부를 판정하기 위한 비-음 판정 스테이지를 갖는 3-입력 비교기; 상기 3-입력 비교기, 제2 비교기 및 제3 비교기의 비교 결과에 따라, 2B와 "0"중의 하나를 선택하는 제1 출력 y, 및 제수 B 및 "0"중의 하나를 선택하는 제2 출력 z를 얻기 위한 선택 회로; 세개의 m-비트 폭 이진수로서 상기 선택 회로의 제1 출력 y 및 제2 출력 z 및 나머지 R을 입력으로서 수신하고, 새로운 나머지 Re를 구하기 위해 단일 리플 캐리에 의해 병렬로 {R-(y+z)}의 복소수 덧셈 및 뺄샘을 수행하기 위한 3-입력 가산기/감산기; 및 상기 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라 비트 정합을 수행하여 몫 Q를 구하기 위한 정합기를 구비하는, 2 비트 수를 한번에 구하기 위해 피제수 A를 제수 B로 기수 4제산하기 위한 고차 기수 제산기가 제공된다.

본 발명의 제3 특징에 따르면, 2^sX B (s는 "0" 및 s≤k를 포함하는 음이 아닌 정수)를 발생하기 위해 상기 제수 B의 비트들을 쉬프트하는 단계; 제수 B와 나머지 R을 비교하여 상기 제수 B가 나머지 R 이하인지의 여부를 판정하는 제1 비교 단계; 2^sX B 및 나머지 R을 비교하여 2^sX B가 상기 나머지 R 이하인지의 여부를 판정하는 제2 비교 단계; 세개의 m-비트 폭 이진 수로서 2^sX B, +/-2^t(t<s)xB 및 나머지 R의 합계를 두개의 m-비트 폭 이진 수(Co,S)로 변환하고, 상기 두개의 이진수(Co,S)에 기초하여 상기 합계값이 음이 아닌지의 여부를 판정하는 제3 판정 단계; 상기 제3, 제2 및 제1 비교 단계의 비교 결과에 따라, 2^sX B 또는 "0"중의 하나를 선택하는 y 및 상기 제3, 제2 및 제1 비교 단계의 비교 결과에 따라 B 또는 "0"중의 하나를 선택하는 z를 얻는 단계; 새로운 나머지 Re를 구하기 위해 단일 리플 캐리에 의해 병렬로 {R-(y+z)}의 복소수 덧셈 및 뺄샘을 수행하기는 단계; 및 상기 제3, 제2 및 제1 비교 단계의 비교 결과에 따라 비트 정합을 수행하여 몫 Q를 구하는 단계를 포함하되, 상기 제1 비교 단계, 제2 비교 단계 및 제3 비교 단계는 병렬로 수행되는, k 비트 수에 의한 몫을 한번에 구하기 위해 피제수 A를 제수 B로 기수 2^k제산하는 고차 기수 제산 방법이 제공된다.

본 발명에 따르면, 2^sX B(s는 "0"과 s≤k를 포함하는 음이 아닌 정수)는 배수 발생 수단에서 제수 B의 비트들을 쉬프트하여 발생되어 제2 비교기 및 3-입력 비교기에 공급된다.

다음에, 다음 비교 동작은 제1 비교기, 제2 비교기 및 3-입력 비교기에서 병렬로 수행된다.

제1 비교기에서, 제수 B와 나머지 R은 제수 B가 나머지 R 이하인지의 여부를 판정하여 입력되고, 판정 결과가 선택 회로에 출력된다.

제2 비교기에서, 배수 발생 수단에서 발생된 2^sX B 및 나머지 R은 2^sX B이 나머지 R 이하인지의 여부를 판정하여 입력되고, 판정 결과가 선택 회로에 입력된다.

3-입력 비교기에서, 세개의 m-비트 폭 이진수 2^sX B, +/-2^t(t<s)B 및 나머지 R이 입력되고, 전체 값이 3:2 압축 스테이지로부터 출력된 두개의 이진수(Co,S)에 기초하여 음인지의 여부가 비-음 판정 스테이지에서 판정되어 전체 합계가 3:2압축 스테이지에서 두개의 m-비트 폭 이진수(Co,S)로 변환되고, 판정 결과가 선택 회로에 출력된다.

3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라, 선택 회로에서, 2^sX B 또는 "0"중의 하나가 선택되어 제1 출력 y를 얻는 한편, B 또는 "0"중의 하나가 선택되어 제2 출력 z를 얻으며, 그 결과가 3-입력 가산기/뺄샘기에 공급된다.

3-입력 덧셈기/감산기에서, 복소수 덧셈 및 뺄셈{R-(y+z)}가 단일 리플 캐리에 의해 병렬로 수행되고, 새로운 나머지 Re가 구해진다.

다음에, 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라, 비트 정합이 수행되어 몫 Q가 정합기에서 결정된다.

또한, 3-입력 비교기의 소위 배수 비교 방법에서, 예를 들어 배수 발생 수단에 의해 발생된 +/-B, +/-2B, +/-4B, +/-8B 및 +/-16B와 같은 배수에 기초하여 다음 예에서와 같은 방법을 사용하는 것이 가능하다.

3B=(B+2B)≤R

5B=(B+4B)≤R

6B=(2B+4B)≤R

7B=(-B+B)≤R

9B=(B+8B)≤R

10B=(2B+8B)≤R

12B=(4B+8B)≤R

14B=(-2B+16B)≤R

15B=(-1B+16B)≤R

17B=(B+16B)≤R

18B=(2B+16B)≤R

20B=(4B+16B)≤R

24B=(8B+16B)≤R

도 1은 복원 제산기의 전체 구성예에 대한 회로도.

도 2는 기수 2 복원 제산기의 몫/나머지 판정부의 종래 구성을 도시하는 회로도.

도 3은 기수 2 복원 제산기의 예를 도시하는 도면.

도 4는 기수 4 복원 제산기의 몫/나머지 판정부의 종래 구성을 도시하는 회로도.

도 5는 종래의 고차 기수 제산기에 의한 기수 4 복원 제산의 예를 도시하는 도면.

도 6은 본 발명에 따른 고차 기수 제산기의 실시예를 도시하는 회로도.

도 7은 본 발명의 특징인, 도 6의 몫/나머지 판정부의 구성의 특정 예를 도시하는 회로도.

도 8은 본 발명에 따른, 부등식 (X-Y) ≤ Z에 따른 3-입력 비교기 구성의 특정 예를 도시하는 회로도.

도 9는 본 발명에 따른, 부등식 (X-Y) ≤ Z에 대응하는 m-자리수의 3-입력 비교기 구성의 특정 예를 도시하는 회로도.

도 10은 본 발명에 따른 3-입력 가산기/감산기 구성의 특정 예를 도시하는 회로도.

도 11은 본 발명에 따른 고차 기수 제산기에 의한 기수 4 복원 제산의 예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

113: 몫/나머지 판정부

114: 부호 전환기

311, 312: 비교기

313: 3-입력 비교기

314-318: 선택기

319: 3-입력 가산기/감산기

320, 321: 비트 정합기

본 발명의 상기 및 다른 특징 및 장점은 첨부 도면을 참조하여 제시된 바람직한 실시예의 다음 설명으로부터 명확할 것이다.

이하, 바람직한 실시예는 첨부 도면을 참조하여 설명할 것이다.

도 6은 본 발명에 따른 고차 기수의 제산기의 실시예를 도시하는 회로도이다.

고차 기수의 제산기(200)는 도 6에 도시한 바와 같이 제1 스테이지 STG1에서의 몫의 부호를 얻기 위한 배타적 OR 게이트(210), 제1 스테이지 STG1에서의 피제수 A와 제수 B에 대한 절대값을 얻기 위한 절대값 취득기(211 및 212), 제2 스테이지 STG2의 처리를 위한 몫/나머지 판정부(213), 제2 스테이지 STG2에서의 처리를 위한 부호 반전기(214), 선택기(215), 제어 신호 CTL에 의해 구동되는 스테이지 선택기(216 내지 219), B(제산기) 레지스터(221), R(나머지) 레지스터(222), 및 Q (몫) 레지스터(223)를 구비한다.

도 6의 고차 기수의 제산기(200)의 블럭 구성은 도 1의 구성과 동일하다. 몫/나머지 판정부(213)의 특정 구성은 다르다.

처리별로, 제1 스테이지 STG1 및 제3 스테이지 STG3은 도 1 및 2를 참조하여 설명한 처리와 실질적으로 동일하다.

따라서, 몫/나머지 판정부(213)의 구성 및 기능에 초점을 맞추어 도면을 참조하여 설명한다.

도 7은 본 발명의 특징인, 도 6의 몫/나머지 판정부(213)의 구성에 대한 특정예의 회로도이다.

도 7에 도시한 바와 같이, 몫/나머지 판정부(213)는 배수 발생 수단으로서의 역할을 하는 쉬프터(310), B ≤ R용 N 자리수 비교기(311), 2B ≤ R용 (N+1) 자리수 비교기(312), 3B ≤ R용 (N+1) 자리수 3-입력 비교기(313), 몫 판정용 2 자리수 2:1 선택기(제1 내지 제3 선택기)(314 및 316), y 및 z용 (N+1) 자리수 2:1 선택기(제4 및 제5 선택기)(317 및 318), 새로운 나머지 Re를 얻기 위한 (N+1) 자리수 3-입력 가산기(319) 및 비트 정합기(320 및 321)에 의해 구성된다.

쉬프터(310)는 2B를 발생하기 위해 B 레지스터(221)에 기억된 제수 B를 1 비트씩 쉬프트하고, 그 결과는 비교기(312) 및 3-입력 비교기(313)에 공급한다.

N 자리수 비교기(311)는 입력 단자 in에 의해 B 레지스터(221)에 기억된 제수 B 및 입력 단자 기준에 의해 R 레지스터(222)에 기억된 나머지 R을 입력으로서 수신하고, 제수 B가 나머지 R 이하인지의 여부를 판정하고, 그 판정 결과를 선택기(314)의 제어 단자에 신호 S311으로서 출력한다.

특히, 제수 B가 나머지 R 이하이면, 즉, 긍정 판정 결과의 경우에는, 신호 S311가 논리 "1"(cmp_b1=1)로서 출력되는 한편, 부정 판정 결과인 경우에는 신호 S311는 논리 "0"(cmp_b1=0)로서 출력된다.

(N+1) 자리수 비교기(312)는 입력 단자 인에서 쉬프터(310)으로부터 입력으로서 수신하고, 입력 단자 ref에서 R 레지스터(222)에 기억된 나머지 R을 입력으로서 수신하고, 2B가 나머지 2B 이하인지의 여부를 판정하고, 그 결과를 선택기(315)의 제어 단자에 신호 S312로서 출력한다.

특히, 제수 B의 배수 2B가 나머지 R 이하이면, 즉, 긍정 판정 결과인 경우에는, 신호 S312는 논리 "1"(cmp_b2=1)로서 출력되는 반면, 부정 판정 결과인 경우에는 신호 S312는 논리 "0"(cmp_b2=0)으로서 출력된다.

N+1 자리수 3-입력 비교기(313)는 입력 단자 in1에 의해 쉬프터(310)로부터 입력 2B으로서 수신하고, 입력 단자 in2에서 B 레지스터(221)에 기억된 제수 B를 입력으로서 수신하고, 입력 단자 ref에서 R 레지스터(222)에 기억된 나머지 R을 입력으로서 수신하고, 입력 단자 in1에 입력된 2B 및 입력 단자 in2에 입력된 B의 합을 구하지 않고 나머지 R을 (2B+B)와 비교하고, (2B+B)가 나머지 R 이하인지의 여부를 판정하고, 그 판정 결과를 선택기(316)의 제어 단자에 신호 S313으로서 출력한다.

특히, 제수 3B가 나머지 R 이하이면, 즉, 긍정 판정 결과의 경우에는, 신호 S313가 논리 "1"(cmp_b3=1)로서 출력되는 한편, 부정 판정 결과인 경우에는 신호 S313는 논리 "0"(cmp_b3=0)로서 출력된다.

이하에, 3-입력 비교기(313)의 원리를 설명한다.

여기서, X,Y 및 Z는 m-자리수 부호화 이진수이다.

(원리)

(X+Y)≤Z로 판정될 부등식이(X+Y)-Z≤0으로 수정된다.

그 결과, 부등식의 평가가 결국에는 부등식의 좌측의 부호(음, 비-음)을 평가하는 문제로 귀착된다.

-Z가 2의 보수라는 가정을 수정할 때, 좌측은

(X+Y)-Z=X+Y+~Z+1

"~"는 반전을 가리킨다는 것에 유의한다.

더우기, 이를

X+Y+~-Z+1

X+Y+~Z≤-1<01으로 수정함으로써,

덧셈(X+Y+~Z)의 결과의 부호 비트가 부등식의 참값을 가리키도록 될 수 있다.

3:2 압축기는

X+Y+~Z=2*Co+S로서 표현될 수 있는 m-자리수 이진수 Co, S를 구하는데 사용된다.

여기서, (2*Co)의 0번째 자리수가 항상 "0"이라는 사실에 초점을 둘 때, 등식은

Co의 (M-1)번째 자리수 내지 0번째 자리수

S의 +{(M-1)번째 자리수, {S의 (M-1)번째 자리수 내지 1번째 자리수}(부호 표현)

S의 +0번째 자리수

로 수정될 수 있고,

캐리 입력을 갖는 m-자리수 가산기에 의해 계산될 수 있다.

여기서 필요한 것은, 가산 결과의 부호 비트이다. 다른 비트를 얻을 필요는 없다.

따라서, 부호 비트(덧셈의 (M-1번째 자리수))의 발생에 무관한 논리 회로가 생략되어 있는 가산기를 사용할 수 있다.

도 8은 본 발명에 따른 m-자리수 3-입력 비교기의 구성에 대한 특정 예의 회로도이다.

3-입력 비교기(313)는 "z" "~z"를 만들기 위한 NOT 게이트(410 내지 41m-1), 3:2 압축기(420), 및 비-음 판정 스테이지로서의 역할을 하는 가산기(430)에 의해 구성된다.

3:2 압축기(420)는 자리수에 대응하여 정렬된 전 가산기(full adder) FA0 내지 FAm-1에 의해 구성된다.

가산기 FA0 내지 FAm-1의 입력 단자 A는 입력으로서 대응하는 X(도 7에서 0 내지 m-1; 2B)를 수신하고, 입력 단자 B는 입력으로서 대응하는 Y(도 7에서 0 내지 m-1; B)를 수신하고, 입력 단자 C는 입력으로서 NOT 게이트(410 내지 41m-1)에서 반전된 입력 ~Z(도 7에서 0 내지 m-1; R)를 수신한다.

가산기(430)는, 합계의 최상위 비트(SUMm-1)의 발생과 무관한 논리 게이트가 생략되어 있는 m-자리수 캐리-인(carry-in)을 갖는 가산기이다.

가산기(430)의 입력 단자 Cin는 전 가산기 FA0의 단자 S에 연결된다. 입력 단자 B0는 전 가산기 FA0의 단자 Co에 연결되고 단자 A0는 전 가산기 FA1의 단자 S에 연결된다.

이와 유사하게, 입력 단자 Bi-1는 전 가산기 FAi-1의 단자 Co에 연결되고, 입력 단자 Ai-1는 전 가산기 FAi의 단자 S에 연결되고, 입력 단자 Bi는 전 가산기 FAi의 단자 Co에 연결된다.

더우기, 입력 단자 Bm-2는 전 가산기 FAm-2의 단자 Co에 연결되고, 입력 단자 Am-2 및 Am-1는 전 가산기 FAm-1의 단자 S에 연결되고, 입력 단자 Bm-1는 전 가산기 FAm-1의 단자 Co에 연결된다.

도 8에 도시된 m자리수 입력 비교기는 부등식 (X+Y)≤Z에 대응하고 기수 4 제산을 충분히 처리할 수 있다는 것에 유의한다.

그러나, 기수 8의 경우에는, 7B를 나머지와 비교할 필요가 있지만, 7B는 8B로부터 감산함으로서 구해질 수 있다.

따라서, 도 8의 회로에서는, 상기를 처리하는 것이 불가능하고, 부등식 (X+Y)≤Z 대신에 부등식 (X-Y)≤Z에 대응하는 회로를 사용할 필요가 있다.

B

2B

3B=B+2B

4B

5B=B+4B

6B=2B+4B

7B=8B-B

도 9는 부등식 (X-Y)≤Z에 대응하는 m-자리수 3-입력 비교기의 구성의 특정 예를 도시하는 회로도이다.

도 8의 비교기(313)과 m-자리수 3-입력 비교기(313A)의 차이점은, "Z" "~Z"를 만들기 위한 NOT 게이트(410 내지 41m-1) 대신에 "X" "~X"를 만들기 위한 NOT 게이트(41A0 내지 41Am-1)가 주어져 있다는 것이다. 나머지 구성은 도 8의 회로의 것과 동일하다. 상세한 연결의 설명은 여기서 생략한다.

이하, (X-Y)≤Z형의 3-입력 비교기의 원리를 설명한다.

평가될 부등식 (X-Y)≤Z는

Z+Y-X≥0로 수정된다.

그 결과, 부등식의 평가는 부등식 부호의 좌측의 부호(음, 비-음)을 평가하는 것의 문제로 귀착된다.

-X가 2의 보수라는 가정하에 이를 수정하면,

Z+Y+~X+1 ≥ 0

도 9에 도시한 바와 같이, 이는 3:2 압축기와 가산기를 결합함으로써 실현된다.

선택기(314)는 그 제어 단자에서 논리 "1"에서 비교기(311)의 출력 신호 S311를 수신하면 2 비트 제1 판정 데이타 "1"를 선택하여 출력하는 한편, 논리 "0"에서 출력 신호 S311를 수신하면 2 비트 제2 판정 데이타 "0"를 선택하여 출력한다.

선택기(315)는 그 제어 단자에서 논리 "1"에서 비교기(312)의 출력 신호 S312를 수신하면 2 비트 제3 판정 데이타 "1"를 선택하여 출력하는 한편, 논리 "0"에서 출력 신호 S312를 수신하면 선택기(314)로부터 선택적으로 출력된 2 비트 제1 또는 제2 판정 데이타 "1" 또는 "0"를 선택하여 출력한다.

선택기(316)는 그 제어 단자에서 논리 "1"에서 비교기(313)의 출력 신호 S313를 수신하면 2 비트 제4 판정 데이타 "11"를 선택하여 출력하고, 논리 "0"에서 출력 신호 S313를 수신하면 선택기(315)로부터 선택적으로 출력된 2 비트 재3, 제2 또는 제1 판정 데이타 "10", "1" 또는 "0"를 선택하고, 비트 정합기(321)에 데이타 "Judge"를 몫으로서 출력하고, 선택기(317)의 제어 단자에 몫 판정 데이타 "Judge"의 상위 1 비트를 출력하고, 선택기(318)의 제어 단자에 하위 1 비트를 출력한다.

선택기(316)의 출력의 몫 판정 데이타는 3-입력 비교기(313)의 출력 신호 S313가 논리 "1"(cmp_b3=1)일 때 비교기(311 및 312)의 비교 결과에 무관하게 "11"이 된다.

몫 판정 데이타 "Judge"는 3-입력 비교기(313)의 출력 신호 S313가 논리 "1"(cmp_b3=0)이고, 비교기(312)의 출력 신호 S312가 논리 "1"(cmp_b2=1)일 때, 비교기(311)의 비교 결과에 무관하게 "10"이 된다.

몫 판정 데이타 "Judge"는 3-입력 비교기(313)의 출력 신호 S313가 논리 "0"(cmp_b3=0)이고, 비교기(312)의 출력 신호 S312가 논리 "0"(cmp_b2=0)이고, 비교기(311)의 출력 신호 S311가 논리 "1"(cmp_b1=1)일 때, "1"이 된다.

몫 판정 데이타 "Judge"는 모든 비교기(311 내지 313)의 출력 신호 S311 내지 S313가 논리 "0"(cmp_b3=0, cmp_b2=0, cmp_b1=0)일 때, "0"이 된다.

선택기(317)는 그 제어 단자에서 논리 "1"에서 선택기(316)의 판정 데이타 "Judge"의 상위 1 비트 데이타의 수신시 쉬프터(310)에서 발생된 제수 B의 배수 2B 를 선택하고, 논리 "0"에서 데이타를 수신하면 3-입력 가산기/감산기(319)의 입력 단자 Y에 "0" 데이타를 입력한다.

선택기(318)는 그 제어 단자에서 선택기(316)의 논리 "1"에서 판정 데이타 "Judge"의 하위 1 비트 데이타를 수신하면 B 레지스터(221)에 기억된 제수 B를 선택하는 한편, "0"에서 데이타를 수신하면 3-입력 가산기/감산기(319)의 입력 단자 z에 "0" 데이타를 입력한다.

결국, 다음 데이타가 몫 판정 데이타 "Judge"의 내용에 따라 3-입력 가산기/감산기(319)의 입력 단자 y 및 z에 입력된다.

Judge=11이면, y=2B 및 z=B

Judge=10이면, y=2B 및 z=0

Judge=01이면, y=0 및 z=B

Judge=00이면, y=0 및 z=0

3-입력 가산기/감산기(319)는 입력 단자 x에서 R 레지스터(222)에 저장된 나머지 R을 입력으로 수신하고, 제수 B의 배수 2B 또는 "0"가 상술한 입력 단자에서 선택기(317)로부터 선택적으로 출력되고, 제수 B 또는 "0"가 입력 단자 z에서 선택기(318)로부터 선택적으로 출력되고 식 {x- (y + z)}에 기초한 새로운 나머지 R- (y + z) = Re (N-디지트)를 갖는다.

3-입력 가산기/감산기(319)는 하나의 리플 캐리(ripple carry)에 의해 가산 및 감산을 한번에 수행한다.

이하에서, 3-입력 가산기/감산기(319)의 원리를 설명하기로 한다. 여기서, X, Y, 및 Z가 M-디지트의 부호화된 이진수이다.

2의 보수를 변경함으로써,

X- (Y+ Z) = X- Y- Z

= X + ~Y+ ~Z + 10b이고, 10b는 2 비트 이진수이다.

M-디지트 이진수 Co 및 S는 X + ~Y + ~Z = 2*Co + S로 표시될 수 있다.

여기서, S의 내용을 S_m-1, …, S1, S0로 및, Co의 내용을 C_m-1, …, C1, C0로 나타내면, 다음과 같은 가산식이 성립된다.

여기서, S' 및 S'+ Co + 1로 된 {S_m-1, S_m-2, …, S2, S1}이 캐리 입력을 갖는 M-디지트 가산기에 의해 계산된다. 결과는 SUM으로서 나타난다.

최종 결과 X-(Y+Z)는 {SUM, S0}의 비트 접속으로서 구해질 수 있다.

도 10은 본 발명에 따른 m-디지트 3-입력 가산기의 구성의 특정한 예를 도시하는 회로도이다.

3-입력 가산기/감산기(319)는 "Y", "~Y"를 만들기 위해 NOT 게이트(510 내지 51_m-1), 3:2 압축기(530), 및 가산기(540)으로 구성된다.

3-입력 비교기(313)의 경우에서와 동일한 방법으로 3:2 압축기(530)는 디지트 수에 대응하여 배열된 전 가산기(FA0 내지 FAm-1)를 포함한다.

전 가산기(FA0 내지 FAm-1)의 입력 단자 A는 대응하는 X (0 내지 m-1; 도 7의 2b)를 입력으로서 수신하고, 입력 단자 B는 NOT 게이트(510 내지 51m-1)에서 반전된 ~Y (0 내지 m-1; 도 7의 선택기(317)의 출력의 반전 신호)를 입력으로서 수신하고, 입력 단자 Ci는 NOT 게이트(520 내지 52m-1)에서 반전된 입력 ~Z (0 내지 M-1; 도 7의 선택기의 출력의 반전된 신호)으로서 수신한다.

가산기(540)는 m-디지트 캐리-인을 갖지만 캐리-아웃이 없는 가산기이다.

가산기(540)의 입력 단자 Cin은 항상 로직 "1" 데이타를 수신한다.

입력 단자 B0는 전 가산기 FA0의 단자 Co에 접속되고, 단자 A0는 전 가산기 FA1의 단자 S에 접속된다.

동일한 방법으로, 입력 단자 Bi-1은 전 가산기 FAi-1의 단자 Co에 접속되고, 입력 단자 Ai-1은 전 가산기 FAi의 단자 S에 접속되며, 입력 단자 Bi는 전 가산기 FAi의 단자 Co에 접속된다.

또한, 입력 단자 Bm-2는 전가산기 FAm-2의 단자 Co에 접속되고, 입력 단자 Am-2 및 Am-1은 전 가산기 FAm-1의 단자 S에 접속되며, 입력 단자 Bm-1은 전 가산기 FAm-1의 단자 Co에 접속된다.

가산기(540)로부터, 출력들 중 SUM0 내지 SUMm -1의 m개가 출력이다. 이들은 새로운 나머지 Re로서 선택기(218)에 제공된다.

또한, 3:2 압축기(530)의 전 가산기 FA0의 단자 S의 출력은 3-입력 가산기/감산기(319)의 출력 신호로서 사용된다.

정합기(320)는 3-입력 가산기/감산기(319)에 의한 새로운 나머지 Re와 Q 레지스터에 저장된 몫 Q를 입력으로서 수신하고 나머지 Re와 몫 Q를 2 비트씩 좌측으로 시프트하고, 비트 정합기(320)에서 다음 R 레지스터의 값 NEXT_-R을 생성하고 이를 선택기(218)로 출력한다.

비트 정합기(321)에서는 Q 레지스터(223)에 저장된 몫 Q와 선택기(316)에 의해 몫 판정 데이타 "judge"를 입력으로서 수신하고 다음 Q 레지스터의 값 NEXT_-Q를 얻도록 상기 몫 Q와 몫 판정 데이타 "judge"를 좌측으로 2 비트씩 시프트하고, 이를 선택기(218), 부호 반전기(214) 및 선택기(215)로 출력한다.

다음, 상기 구성에 의한 동작을 설명하기로 한다.

제1 단계 STG1

(1) 배타적 논리합 게이트(210)에서, 미리 몫의 부호가 결정되고, 피제수 A 및 제수 B의 부호화 비트(MSB)가 언급되며, 선택기(216)를 통해 부호화 레지스터(220)에 피제수 A 및 제수 B의 부호화 비트(MSB)가 저장된다.

예를 들어, 몫의 부호가 음이면, 부호=1이 설정된다.

(2) 절대값 생성기(211)에 의해 피제수 A의 절대값이 구해져서 선택기(219)를 통해 Q 레지스터(223)에 저장된다.

(3) 마찬가지로, 절대값 생성기(212)에 의해 제수 B의 절대값이 구해져서 선택기(217)를 통해 B 레지스터(221)에 저장된다.

R 레지스터(222)에 저장된 나머지 R과, B 레지스터(221)에 저장된 제수 B와, Q 레지스터(223)에 저장된 몫 Q는 몫/나머지 판정부(213)에 제공된다.

몫/나머지 판정부(213)에서, B 레지스터(221)에 저장된 제수 B는 시프터(310)와, 비교기(311)의 입력 단자 in과, 3입력 비교기(313)의 입력 단자 in2로 제공되며, R 레지스터(222)에 저장된 나머지 R은 비교기(311-313)의 입력 단자 ref와, 3입력 가산기(319)의 입력 단자 x로 제공되며, Q 레지스터(223)에 저장된 몫 Q는 비트 매처(bit matcher)(321)로 제공된다.

그 후, 몫/나머지 판정부(213)에서 제 2 스테이지 STG2-1의 프로세스가 수행된다.

제 2 스테이지 STG2-1

(1) 시프터(310)에서, B 레지스터(221)에 저장된 제수 B가 1비트 시프트되어 2B(N+1 디지트)를 생성하는데, 이는 비교기(312)의 입력 단자 in과, 3입력 비교기(313)의 입력 단자 in1으로 제공된다.

이하의 비교 동작은 비교기(311, 312) 및 3입력 비교기(313)와 함께 수행된다.

N 디지트 비교기(311)는,입력 단자 in에 제공된 제수 B가 입력 단자 ref에 제공된 나머지 R과 동일하거나 작은지를 판정한다. 제수 B가 나머지 R과 동일하거나 작은 것으로 판정된 경우(판정 결과가 긍정인 경우), 논리 "1"(cmp_b1=1)과 함께 신호 S311이 선택기(314)의 제어 단자로 출력되며, 판정 결과가 부정인 경우 신호 S311은 논리 "0"(cmp_b1=0)과 함께 출력된다.

(N+1) 디지트 비교기(312)는, 입력 단자 in에 제공된 2B가 나머지 R과 동일하거나 작은지를 판정한다. 제수 B의 배수 2B가 나머지 R과 동일하거나 작은 것으로 판정된 경우(판정 결과가 긍정인 경우), 논리 "1"(cmp_b2=1)과 함께 신호 S312이 선택기(315)의 제어 단자로 출력되며, 판정 결과가 부정인 경우 신호 S312는 논리 "0"(cmp_b2=0)과 함께 출력된다.

(N+1) 디지트 3입력 비교기(313)에서, 입력 단자 in1에 제공된 2B와 입력 단자 in2에 제공된 제수 B의 합을 구하지 않으면서 (2B+B)가 나머지 R과 동일하거나 작은 지를 판정하기 위해서, (2B+B)와 입력 단자 ref에 제공되는 나머지 R이 비교된다.

3B가 나머지 R과 동일하거나 작은 것으로 판정된 경우(판정 결과가 긍정인 경우), 논리 "1"(cmp_b3=1)과 함께 신호 S313은 선택기(316)의 제어 단자로 출력되며, 판정 결과가 부정인 경우 신호 S313은 논리 "0"(cmp_b3=0)과 함께 출력된다.

(2) 선택기(314)에서, 자신의 제어 단자에서 논리 "1"의 비교기(311)의 출력 신호 S311을 수신할 때에는 2비트 판정 데이터 "1"이 선택되고, 논리 "0"에서 이 신호를 수신할 때에는 2비트 판정 데이터 "0"이 선택되어 출력된다.

선택기(315)에서, 자신의 제어 단자에서 논리 "1"의 비교기(312)의 출력 신호 S312를 수신할 때에는 2비트 판정 데이터 "1"이 선택되며, 논리 "0"에서 이 신호를 수신할 때에는 선택기(314)로부터 선택적으로 출력되는 2비트 판정 데이터 "1" 또는 "0"이 선택되어 출력된다.

또한, 선택기(316)에서, 자신의 제어 단자에서 논리 "1"의 비교기(313)의 출력 신호 S313을 수신할 때에는 2비트 판정 데이터 "11"이 선택되며, 논리 "0"에서 이 신호를 수신할 때에는 선택기(315)로부터 선택적으로 출력된 2비트 판정 데이터 "10", "1" 또는 "0"이 선택되어 몫 판정 데이터 "판정"으로서 비트 매처(321)로 출력된다.

몫 판정 데이터 "판정"의 상위 1비트는 선택기(317)의 제어 단자로 입력되며 하위 1비트는 선택기(318)의 제어 단자로 입력된다.

몫 판정 데이터 "판정"이 "11"일 때, 선택기(317, 318)의 제어 단자에 입력되는 데이터는 "11"이며, 이에 따라 선택기(317)에 의해 시프터(310)로부터의 출력 2B가 선택되어 3입력 가산기/감산기(319)의 입력 단자 y로 입력되며, 선택기(318)에 의해 B 레지스터에 저장된 제수 B가 선택되어 3입력 가산기/감산기(319)의 입력 단자 z로 입력된다.

몫 판정 데이터 "판정"이 "10"일 때, 선택기(317, 318)의 제어 단자에 입력되는 데이터는 "10"이며, 이에 따라 선택기(317)에 의해 시프터(310)의 출력 2B가 선택되어 3입력 가산기/감산기(319)의 입력 단자 y에 입력되며, 선택기(318)에 의해 "0"이 선택되어 3입력 가산기/감산기(319)의 입력 단자 z에 입력된다.

몫 판정 데이타 "judge"가 "1"일 때, 선택기(317, 318)의 제어단으로의 데이타는 "1"이며, 따라서 선택기(317)에 의해 "0"이 선택되어 3 입력 가산기/감산기(319)의 입력단(y)에 입력되며, B 레지스터(221)에 저장된 제수 B가 선택기(318)에 의해 선택되어 3 입력 가산기/감산기(319)의 입력단(z)에 입력된다.

몫 판정 데이타 "judge"가 "0"일 때, 선택기(317, 318)의 제어단으로의 데이타는 "1"이며, 따라서 선택기(317)에 의해 "0"이 선택되어 3 입력 가산기/감산기(319)의 입력단(y)에 입력되며, 선택기(318)에 의해 "0"이 선택되어 3 입력 가산기/감산기(319)의 입력단(z)에 입력된다.

결과적으로, 3 입력 가산기/감산기(319)의 입력단(y, z)은 몫 판정 데이타 "judge"의 내용에 따라 아래의 데이타를 입력으로 수신한다:

judge = 11 일 때, y = 2B 및 z = B,

judge = 10 일 때, y = 2B 및 z = 0,

judge = 01 일 때, y = 0 및 z = B,

judge = 00 일 때, y = 0 및 z = 0.

3 입력 가산기/감산기(319)는 입력단(x)에 입력되어 R 레지스터(222)에 저장된 나머지(R), 전술한 바와 같이 입력단(y)으로부터 입력되어 선택기로부터 선택적으로 출력된 제수 B의 배수 2B 또는 "0", 및 입력단(z)에 입력되어 선택기(318)로부터 선택적으로 출력된 제수 B 또는 "0"을 사용하여 수학식 {x-(y+z)}에 의해 새로운 나머지 R-(y+z) = Re (N 디지트)를 구한다.

이때, 가산 및 감산은 3 입력 가산기/감산기(319)에서의 단일 리플 캐리(ripple carry)에 의해 병렬로 실시된다.

제3 스테이지 STG3

(1) 3 입력 가산기/감산기(319)로부터의 새로운 나머지 Re 및 Q 레지스터(223)에 저장된 몫 Q는 비트 정합기(320)에 입력되어 왼쪽으로 2 비트씩 이동된다. 결과적으로, 다음 R 레지스터의 값 NEXT_R이 생성된다.

또한, Q 레지스터(223)에 저장된 몫 Q 및 선택기(316)로부터의 몫 판정 데이타 "judge"는 비트 정합기(321)에 입력되어 왼쪽으로 2 비트씩 이동된다. 결과적으로 다음 Q 레지스터의 값 NEXT_Q가 구해진다.

즉, NEXT_R = {Re의 (N-3) 내지 0 번째 디지트, Q의 (N-1) 내지 (N-2) 번째 디지트}

NEXT_Q = {Q의 (N-3) 내지 0 번째 디지트, judge}

(2) 부호 레지스터(220)에 저장된 부호를 참조함으로써, 부호 반전기(214) 및 선택기(215)에 의해 몫의 부호가 정정되어, 최종 몫 LAST_Q가 얻어진다.

즉, 부호가 1일 때(음인 경우), LAST_Q = ∼NEXT_Q+1 (2의 보수를 취함).

"∼"는 반전을 의미한다.

부호가 0일 때(음이 아닌 경우), LAST_Q = ∼NEXT_Q.

(3) 그 다음, NEXT_R 및 NEXT_Q는 각각 R 레지스터(222) 및 R 레지스터(223)에 입력된다.

도 11은 본 실시예에 따른 제산기의 동작의 흐름도이다.

도 11에 도시된 바와 같이, 본 실시예의 제산기(200)에 따르면, 종래 기술에 기초한 기수 4 제산에 의한 것과 같은 과정(도 5)에 의해 정확한 해답이 얻어진다는 것을 알 수 있다.

또한, 본 실시예에 따른 도 7의 기수 4 제산기(200)의 몫/나머지 판정부(213)는 도 4에 도시된 기수 4 몫/나머지 판정부(113)에 비해 논리 회로의 크기가 감소된다.

아래에서 몫/나머지 판정부(213)의 회로 크기가 도 4에 도시된 기수 4 몫/나머지 판정부(113)의 회로 크기로 감소된다는 것이 증명될 것이다.

아래의 심볼 ADD_n+1및 CMP_n+1은 프로세서의 게이트 수를 나타낸다.

<증명>

(가설)

종래 기술의 경우,

2B+B를 위한 (N+1) 디지트 폭 가산기... ADD_n+11개,

R-B을 위한 N 디지트 폭 감산기... SUBn 1개,

R-2B을 위한 (N+1) 디지트 폭 감산기... SUB_n+11개,

R-3B를 위한 (N+2) 디지트 폭 감산기... SUB_n+21개,

N 디지트 폭 2:1 선택기... SELn 3개,

2 디지트 폭 2:1 선택기... SEL2 3개.

합은 "J"가 된다.

본 발명의 경우,

(N+1) 디지트 비교기... CMP_n+11개,

N 디지트 비교기... CMPn 1개,

(N+2) 디지트 3 입력 비교기... TCMP_n+11개,

(N+1) 디지트 2:1 선택기... SEL_n+12개,

2 디지트 2:1 선택기... SELn 3개,

(N+1) 디지트 3 입력 가산기/감산기... TADD_n+11개.

합은 "K"가 된다.

(1) 먼저, 선택기의 크기를 고려하자.

J = J' + 3 SELn + 3 SEL2

K = K' + 2 SEL_n+1+ 3 SEL2.

J' = ADD_n+1+ SUBn +SUB_n+1+ SUB_n+2

K' = TADD_n+1+ CMPn + CMP_n+1+ TCMP_n+1.

일반적으로, n이 3 이상일 때,

SELn×3 > SEL_n+1×2.

따라서, J'≥K'가 증명된 때, J>K는 n이 3 이상일 때를 나타낸다.

아래에서 "J'"와 "K'"의 크기 관계가 조사될 것이다.

(2) 일반적으로, 비교기는 두 수의 감산 결과의 부호 비트를 출력한다. 이 상태는 감산기 출력의 최상위 비트의 생성과 무관한 논리의 제거에 상응한다.

감산기를 구성하는 방법에 따라 캐리 예측 기능 감산기에서 다음의 관계가 나타난다.

CMPn/SUBn = 0.4 내지 0.5.

또한, 일반적으로 n 디지트 캐리 예측 기능 가산기 또는 캐리 예측 기능 감산기의 게이트 수는 n{(log n)+2}(log의 밑수는 2)에 비례한다.

n·{(log n)+2} (log의 밑수는 2)

가산기와 감산기 사이의 게이트(gate) 수에 있어 큰 차이는 없다.

따라서, 비례 상수를 "k"로 해서

ADDn, SUBn=k×n·{(log n)+2} (2-2)

로 표현하는 것이 가능하다.

n 자리수 3 입력 가산기/감산기는, 도 11에 도시된 바와 같이, n 자리수 가산기에 n 자리수 3:2 압축기(전 가산기의 n수)를 더한 것에 지나지 않는다.

따라서, 위의 식(2-2)로부터,

TADDn=k×n·{(log n)+3} (2-3)

로 표현하는 것이 가능하다.

n 자리수 3 입력 비교기는, 도 8에 도시된 바와 같이, 비교기에 3:2 압축기를 더한 것으로 구성되며, 위의 식(2-1)로부터, 0.5의 사용을 가정할 때,

TCMPn=SUBn×0.5+nk (2-4)

nk는 3:2 압축기이다.

상기 계산을 요약하면,

여기서,

명백하게, W>0 (2-5)

여기서, 다음과 같이 가정하면

n이 2 또는 그 이상일 때,

V'-k(2n+1)>0

이 항상 성립한다.

따라서,

V>V'>k(2n+1) 및

U>V-k(2n+1)>0

이 성립한다.

상기 결과에 따라, 식 (2-5) 및 (2-6)으로부터,

W>0 및 U>0 (n이 3 또는 그 이상일 때)

이 성립하며,

J'-K'=W+U>0 (n이 3 또는 그 이상일 때)

이다.

따라서,

J'>K'(n이 3 또는 그 이상일 때)

이 성립한다.

(1)의 결론에서,

J'>K'일 때

J>K

가 항상 성립한다.

<증명의 완료>

본 발명에서, 기수 4(또는 기수 8)의 제산기의 예가 설명되었지만, 본 발명은 고차 기수의 다른 제산기들에도 적용될 수 있다.

예를 들어, 기수 16의 경우에, 비트 시프팅(bit shfting)에 의해 B, 2B, 4B, 8B 및 16B를 마련할 필요가 있다.

이 경우에,

8B

9B=8B+B

10B=8B+2B

11B=8B+2B+B

12B=8B+4B

13B=8B+4B+B

14B=16B-2B

15B=16B-B

여기서의 문제는, 11B와 13B의 나머지들을 비교할 때 3-입력 비교기가 아니라 4-입력 비교기가 필요하다는 것이다.

기수 32의 경우에 5-입력 비교기가 필요하다.

3:2 압축기를 3-입력 비교기의 입력 스테이지에 더 가산함으로써, 3-입력 비교기를 4-입력 비교기 또는 5-입력 비교기로 확장하는 것이 원리적으로 가능하다.

또한, 위의 실시예들에서,

X-(2B+B)

를 실현하기 위한 기수 4의 3-입력 가산기/감산기를 설명하였지만, 기수 8 제산을 실현할 때,

X-(4B+2B+B)

를 실현하기 위한 4-입력 가산기/감산기가 필요하다.

3-입력 가산기/감산기 앞에 3:2 압축기를 제공함으로써 4-입력 가산기/감산기가 실현될 수 있다.

즉, 이것은 "3:2 압축기 + 3:2 압축기 + 가산기"로 구성된다.

(X-(Y+Z+W)) 원리의 4-입력 가산기/감산기가 아래에 설명될 것이다.

2'의 보수의 변경에 의해,

X-Y-Z-W=X+~Y+~Z+~W+1+1+1

3:2 압축기를 사용하여 (X+~Y+~Z)를 2개의 이진수(C1, S1)으로 다음과 같이 변환한다.

X+~Y+~Z=2·C1+S1

여기서, "2·"는 C1에 대하여 1 비트만큼 좌측으로 시프트시키는 것을 뜻한다.

또한, 3:2 압축기를 사용하여 (2·C1+S1+~W)를 2개의 이진수(C2, S2)로 변환한다.

여기서, 3:2 압축기로의 입력은 아래와 같다.

C1은 S1 및 ~W에 대하여 1 비트만큼 좌측으로 시프트되며, "1"은 시프트된 후에 LSB로 삽입된다.

또한, "*"는 최상위 비트(MSB)의 부호 확장을 실현하며, C1의 끝에서의 "1"은 2의 보수의 "+1"을 실현한다.

유사하게,

(2·C1+S1+~W)=2·C2+S2

의 관계가 성립한다.

마지막으로, 최종 가산기로의 입력이 있다. 이 입력은 가산기의 캐리 입력 Cin을 포함하여,

과 같다.

여기서, "*"은 최상위 비트(MSB)의 부호 확장을 실현하고, C1의 끝에서의 "1"은 2의 보수의 "+1"을 실현하며, Cin의 끝에서의 "1"은 2의 보수의 "+1"을 실현한다.

C2는 S2에 대하여 1 비트만큼 좌측으로 시프트되며, "1"은 시프트된 후에 LSB로 삽입된다.

상기한 바와 같이, 2의 보수에 대한 "+1"은 3번 행해지고, 따라서

X-Y-Z-W

가 정확하게 얻어진다.

이 경우에서, 고차 기수의 제산기의 몫/나머지 판정부 회로의 크기를 줄이는 것이 가능하다.

특정 실시예를 참조하여 본 발명이 설명되었지만, 본 발명의 기본 개념 및 범위를 벗어나지 않고서 다양한 변형이 가능함은 당업자들에 명백할 것이다.

본 발명의 효과를 요약하면, 상기한 바와 같이, 본 발명에 따라, 고차 기수의 제산기의 몫/나머지 판정부 회로의 크기를 줄일 수 있다.

Claims

제수 B에 의한 피제수 A의 기수 2^k제산에 의해 한번에 k비트씩 몫을 구하는 고차 기수 제산기에 있어서,

2^sX B (s는 "0" 및 s≤k를 포함하는 음이 아닌 정수)를 발생하기 위해 상기 제수 B의 비트들을 쉬프트하기 위한 배수 발생 수단;

제수 B와 나머지 R을 입력으로서 수신하고, 상기 제수 B가 나머지 R 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 제1 비교기;

상기 배수 발생 수단에 의해 발생된 2^sX B 및 상기 나머지 R을 입력으로서 수신하고, 2^sX B가 상기 나머지 B 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 적어도 하나의 제2 비교기;

세개의 m-비트 폭 이진 수로서 2^sX B, +/-2^t(t<s)xB 및 나머지 R을 입력으로서 수신하고, 그 합계를 두개의 m-비트 폭 이진 수(Co,S)로 변환하여 출력하기 위한 3:2 압축 스테이지와, 상기 3:2 압축 스테이지로부터 출력된 상기 두개의 이진수(Co,S)에 기초하여 상기 합계가 음이 아닌지의 여부를 판정하기 위한 비-음 판정 스테이지를 갖는 적어도 하나의 3-입력 비교기;

상기 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라, 2^sX B 및 "0"중의 하나를 선택하는 제1 출력 Y 및 제수 B와 "0"중의 하나를 선택하는 제2 출력 z를 얻기 위한 선택 회로;

세개의 m-비트 폭 이진수로서 상기 선택 회로의 제1 출력 및 제2 출력 및 상기 나머지 R을 입력으로서 수신하고, 새로운 나머지 Re를 구하기 위해 단일 리플 캐리에 의해 병렬로 {R-(y+z)}의 복소수 덧셈 및 뺄샘을 수행하기 위한 3-입력 가산기/감산기; 및

상기 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라 비트 정합을 수행하여 몫 Q를 구하기 위한 정합기

를 포함하는 제산기.
제1항에 있어서, 상기 3-입력 비교기의 상기 3:2 압축 스테이지는 두개의 이진수 2^sX B 및 +/-2^t(t<s) x B가 각각의 비트에 대해 발생함에 따라 이들을 입력으로서 수신하고, 각 비트의 음을 취하여 하나의 이진수 R을 입력으로서 수신하기 위한 m-비트 폭 3:2 압축기를 포함하는 제산기.
제2항에 있어서,

상기 3-입력 비교기의 비-음 판정 스테이지는 캐리-인(carry-in) 입력 Cin과 m수의 쌍을 형성하는 입력 A 및 입력 B의 0 내지 m-1 자리수를 가지며, 상기 3:2 압축기의 0번째 자리수 S 출력을 캐리-인 입력 Cin의 입력으로서 가지며, 대응하는 0번째 내지 (m-1)번째 자리수를 B0 내지 Bm-1 입력으로서 가지며, i(i<m)번째 자리수 S 출력을 (i-1) A 입력으로서 가지며, (m-1) 자리수 S 출력을 Am-1 입력으로서 갖는 m-자리수 가산기를 포함하며,

상기 3-입력 비교기는 상기 가산기의 가산 출력의 (m-1)번째 자리수 SUMm-1을 판정하여 출력하는 제산기.
제3항에 있어서,

상기 m-자리수 가산기는 덧셈 결과의 (m-1)번째 자리수 SUMm-1의 발생에 관련된 논리 게이트에 의해서만 구성되는 제산기.
제1항에 있어서,

상기 3-입력 가산기/감산기는 출력하기 위해 세개의 m-비트 폭 이진수의 합계를 두개의 m-비트 폭 이진수(Co,S)로 변환하기 위한 3:2 압축 스테이지, 및 상기 3:2 압축 스테이지로부터 출력된 상기 두개의 이진수(Co,S)에 기초하여 상기 자리수의 합계를 구하기 위한 m-비트 가산기를 포함하는 제산기.
제5항에 있어서, 상기 3-입력 가산기/감산기의 상기 3:2 압축 스테이지는 하나의 이진수 R가 각각의 비트에 대해 설정됨에 따라 이를 입력으로서 수신하고, 각 비트의 음을 취하여 두개의 이진수 y 및 z를 입력으로서 수신하기 위한 m-비트 폭 3:2 압축기를 포함하는 제산기.
제6항에 있어서, 상기 3-입력 가산기/감산기의 m-자리수 가산기는 쌍으로 된 m 수를 형성하는 입력 A 및 B의 0 내지 m-1 수를 가지며, 캐리-인 입력 Cin의 입력으로서 논리 "1"을 가지며, 대응하는 0번째 자리수 내지 (m-1)자리수 Co 출력을 B0 내지 Bm-1 입력으로서 가지며, (i(i<m)번째 자리수 S를 A 입력의 (i-1) 수로서 가지며, (m-1) 자리수 S 출력을 입력의 Am-1 수로서 가지며,

상기 3-입력 가산기/감산기는 상기 m-자리수 가산기의 덧셈 출력의 SUM0 내지 SUMm-1, 및 상기 3:2 압축기의 0번째 자리수 S 출력을 덧셈/뺄셈의 결과의 출력으로서 사용하는 제산기.
제1항에 있어서, 상기 선택 회로는

상기 제1 비교기의 판정 결과에 따라 서로 다른 k 비트 제1 및 제2 판정 데이타중의 하나를 선택하기 위한 제1 선택기;

상기 제2 비교기의 판정 결과에 따라 상기 제1 선택기에 의해 선택된 제1 또는 제2 판정 데이타 및 서로 다른 k 비트 제3 판정 데이타중의 하나를 선택하기 위한 제2 선택기;

상기 3-입력 비교기의 판정 결과에 따라 상기 제2 선택기에 의해 선택된 상기 제1, 제2 또는 제3 판정 데이타와 서로 다른 제4 판정 데이타중의 하나를 선택하고, 상기 선택된 데이타를 몫 판정 데이타로서 상기 정합기에 출력하기 위한 제3 선택기;

상기 제1 출력 y를 선택하기 위해 상기 몫 판정 데이타의 상위 비트에 기초하여 2^sX B 또는 "0"중의 하나를 선택하기 위한 제4 선택기; 및

상기 제2 출력 z를 선택하기 위해 상기 몫 판정 데이타의 하위 비트에 기초하여 B 또는 "0"중의 하나를 선택하기 위한 제5 선택기

를 포함하는 제산기.
제8항에 있어서, 상기 선택 회로는, 상기 제4 판정 데이타를, 상기 3-입력 비교기에서 (B+2B)가 나머지 R 이하라는 판정 결과를 얻으면 상기 제2 빛 제1 비교기의 판정 결과에 무관하게 몫 판정 데이타로서 선택하고, 상기 3-입력 비교기에서 (B+2B)가 나머지 R보다 크다는 판정 결과를 얻고 상기 제2 비교기에서 (2^sX B)가 나머지 R 이하라는 판정 결과를 얻으면 상기 제1 비교기의 판정 결과에 무관하게 상기 제3 판정 데이타를 몫 판정 데이타로서 선택하고, 상기 제2 비교기에서 2^sX B가 나머지 R보다 크다는 판정 결과를 얻으면 상기 제1 또는 제2 판정 데이타를 몫 판정 데이타로서 선택하는 제산기.
제5항에 있어서, 상기 선택 회로는

상기 제1 비교기의 판정 결과에 따라 서로 다른 k 비트 제1 및 제2 판정 데이타중의 하나를 선택하기 위한 제1 선택기;

서로 다른 k 비트 제3 판정 데이타 및 상기 제2 비교기의 판정 결과에 따라 상기 제1 선택기에 의해 선택된 제1 또는 제2 판정 데이타중의 하나를 선택하기 위한 제2 선택기;

서로 다른 제4 판정 데이타 및 상기 3-입력 비교기의 판정 결과에 따라 상기 제2 선택기에 의해 선택된 제1, 제2 또는 제3 판정 데이타중의 하나를 선택하기 위한 제3 선택기;

상기 제1 출력 y를 선택하기 위해 상기 몫 판정 데이타의 상위 비트에 기초하여 2^sX B 또는 "0"중의 하나를 선택하기 위한 제4 선택기; 및

상기 제2 출력 z를 선택하기 위해 상기 몫 판정 데이타의 하위 비트에 기초하여 B 또는 "0"중의 하나를 선택하기 위한 제5 선택기

를 포함하는 제산기.
제10항에 있어서,

상기 선택 회로는, 상기 3-입력 비교기에서 (B+2B)가 나머지 R 이하라는 판정 결과를 얻고, 상기 제2 비교기에서 (2^sX B)가 나머지 R 이하라는 판정 결과를 얻으면 상기 제1 및 제2 비교기의 판정 결과에 무관하게 상기 제4 판정 데이타를 몫 판정 데이타로서 선택하고, 상기 3-입력 비교기에서 (B+2B)가 나머지 R 이하라는 판정 결과를 얻고 상기 제2 비교기에서 (2^sX B)가 나머지 R 이하라는 판정 결과를 얻으면, 상기 제1 비교기의 판정 결과에 무관하게 상기 제3 판정 데이타를 몫 판정 데이타로서 선택하고, 상기 제2 비교기에서 (2^sX B)가 나머지 R 보다 크다는 판정 결과를 얻으면 상기 제1 또는 제2 판정 데이타를 몫 판정 데이타로서 선택하는 제산기.
제수 B에 의한 피제수A의 기수 4제산에 의해 한번에 2 비트씩 몫을 구하는 고차 기수 제산기에 있어서,

2B를 발생하기 위해 상기 제수 B의 비트들을 쉬프트하기 위한 배수 발생 수단;

제수 B와 나머지 R을 입력으로서 수신하고, 상기 제수 B가 나머지 R 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 제1 비교기;

상기 배수 발생 수단에 의해 발생된 2B 및 나머지 R을 입력으로서 수신하고, 2B가 상기 나머지 B 이하인지의 여부를 판정하여 판정 결과를 출력하기 위한 적어도 하나의 제2 비교기;

세개의 m-비트 폭 이진 수로서 2B, B 및 나머지 R을 입력으로서 수신하고, 그 합계를 두개의 m-비트 폭 이진 수(Co,S)로 변환하여 출력하기 위한 3:2 압축 스테이지와, 상기 3:2 압축 스테이지로부터 출력된 상기 두개의 이진수(Co,S)에 기초하여 상기 합계가 음이 아닌지의 여부를 판정하기 위한 비-음 판정 스테이지를 갖는 3-입력 비교기;

상기 3-입력 비교기, 제2 비교기 및 제3 비교기의 비교 결과에 따라, 2B와 "0"중의 하나를 선택하는 제1 출력 y, 및 제수 B 및 "0"중의 하나를 선택하는 제2 출력 z를 얻기 위한 선택 회로;

세개의 m-비트 폭 이진수로서 상기 선택 회로의 제1 출력 y 및 제2 출력 z 및 나머지 R을 입력으로서 수신하고, 새로운 나머지 Re를 구하기 위해 단일 리플 캐리에 의해 병렬로 {R-(y+z)}의 복소수 덧셈 및 뺄샘을 수행하기 위한 3-입력 가산기/감산기; 및

상기 3-입력 비교기, 제2 비교기 및 제1 비교기의 비교 결과에 따라 비트 정합을 수행하여 몫 Q를 구하기 위한 정합기

를 포함하는 제산기.
제수B에 의한 피제수 A의 기수 2^k제산에 의해 한번에 k 비트씩 몫을 구하는 고차 기수 제산 방법에 있어서,

2^sX B (s는 "0" 및 s≤k를 포함하는 음이 아닌 정수)를 발생하기 위해 상기 제수 B의 비트들을 쉬프트하는 단계;

제수 B와 나머지 R을 비교하여 상기 제수 B가 나머지 R 이하인지의 여부를 판정하는 제1 비교 단계;

2^sX B 및 나머지 R을 비교하여 2^sX B가 상기 나머지 B 이하인지의 여부를 판정하는 제2 비교 단계;

세개의 m-비트 폭 이진 수로서 2^sX B, +/-2^t(t<s)xB 및 나머지 R의 합계를 두개의 m-비트 폭 이진 수(Co,S)로 변환하고, 상기 두개의 이진수(Co,S)에 기초하여 상기 합계값이 음이 아닌지의 여부를 판정하는 제3 판정 단계;

상기 제3, 제2 및 제1 비교 단계의 비교 결과에 따라, 2^sX B 또는 "0"중의 하나를 선택하는 y 및 상기 제3, 제2 및 제1 비교 단계의 비교 결과에 따라 B 또는 "0"중의 하나를 선택하는 z를 얻는 단계;

새로운 나머지 Re를 구하기 위해 단일 리플 캐리에 의해 병렬로 {R-(y+z)}의 복소수 덧셈 및 뺄샘을 수행하기는 단계; 및

상기 제3, 제2 및 제1 비교 단계의 비교 결과에 따라 비트 정합을 수행하여 몫 Q를 구하는 단계

를 포함하되,

상기 제1 비교 단계, 제2 비교 단계 및 제3 비교 단계는 병렬로 수행되는 방법.