JP2835153B2 - 高基数除算器 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、集積回路化されたフローティング・プロセ
ッサ・ユニット（FPU）に使用されるハードウェア除算
器に係り、特に高基数のアルゴリズムを用いた高基数除
算器に関する。
ッサ・ユニット（FPU）に使用されるハードウェア除算
器に係り、特に高基数のアルゴリズムを用いた高基数除
算器に関する。
（従来の技術） 近年、１チップ・マイクロコンピュータの高機能化が
進んでおり、それに伴い、FPUの高機能化が進み、ハー
ドウェア乗算器によって１〜３クロックで倍精度の乗算
を行うことが可能になった。そして、除算については、
他の演算と並列に動作するハードウェア除算器を用いる
場合、回復、非回復、SRT（Sweeney,Robertson,Toche
r）、高基数などの繰り返し方式によるアルゴリズム、
ニュートンラプソン式による収束型除算のアルゴリズム
が考えられている。
進んでおり、それに伴い、FPUの高機能化が進み、ハー
ドウェア乗算器によって１〜３クロックで倍精度の乗算
を行うことが可能になった。そして、除算については、
他の演算と並列に動作するハードウェア除算器を用いる
場合、回復、非回復、SRT（Sweeney,Robertson,Toche
r）、高基数などの繰り返し方式によるアルゴリズム、
ニュートンラプソン式による収束型除算のアルゴリズム
が考えられている。
第４図は、繰り返し演算方式による非回復アルゴリズ
ムを用いた従来のハードウェア除算器を概略的に示して
おり、41は演算の最初は被除数を記憶し、以後は部分剰
余を記憶する部分剰余レジスタ、42は部分剰余シフタ、
43は除数レジスタ、44は前記部分剰余シフタ42からのサ
インビットに応じて部分剰余シフタ42からの入力と上記
除数レジスタ43からの入力との加算または減算を行う加
減算器、45は上記各回路の動作タイミングを制御するた
めの制御カウンタである。
ムを用いた従来のハードウェア除算器を概略的に示して
おり、41は演算の最初は被除数を記憶し、以後は部分剰
余を記憶する部分剰余レジスタ、42は部分剰余シフタ、
43は除数レジスタ、44は前記部分剰余シフタ42からのサ
インビットに応じて部分剰余シフタ42からの入力と上記
除数レジスタ43からの入力との加算または減算を行う加
減算器、45は上記各回路の動作タイミングを制御するた
めの制御カウンタである。
繰り返し方式による非回復アルゴリズムを用いた従来
のハードウェア除算器は、基数を２、前回の部分剰余を
R(j)、今回の部分剰余をR(j+1)、部分商をＱ、除数をＤ
で表わすと、次の収束式にしたがって除算を行うのが一
般的である。
のハードウェア除算器は、基数を２、前回の部分剰余を
R(j)、今回の部分剰余をR(j+1)、部分商をＱ、除数をＤ
で表わすと、次の収束式にしたがって除算を行うのが一
般的である。
R(j+1)＝2R(j)−QD （部分剰余R(j)のｊ＝０の時は、被除数R(0)である。） この除算方式は、１クロックで演算ループを１回通過
する毎に部分商Ｑが１ビットづつ決定され、部分商Ｑが
｛−1,1｝である場合には前回の部分剰余2R(j)の正負の
判断で商Ｑを決定できるという利点がある。
する毎に部分商Ｑが１ビットづつ決定され、部分商Ｑが
｛−1,1｝である場合には前回の部分剰余2R(j)の正負の
判断で商Ｑを決定できるという利点がある。
しかし、IEEE規格で定められているFPUによる倍整数
の演算では、仮数部が54ビット（仮数53ビット＋符号１
ビット）もあって除算に少なくとも54クロック必要とな
るので、この除算の結果を必要とする演算はそのレイテ
ンシー（latency;命令入力から演算出力までの潜伏時
間）が長くなり、処理時間が大幅に延びてしまう。ま
た、上記除算方式を用いる除算器の並列動作性を有効に
引き出すためには演算の命令配置に高度なテクニックが
要求され、コンパイラで機械語を作成するのでは除算器
を100％活用することは不可能に近い。
の演算では、仮数部が54ビット（仮数53ビット＋符号１
ビット）もあって除算に少なくとも54クロック必要とな
るので、この除算の結果を必要とする演算はそのレイテ
ンシー（latency;命令入力から演算出力までの潜伏時
間）が長くなり、処理時間が大幅に延びてしまう。ま
た、上記除算方式を用いる除算器の並列動作性を有効に
引き出すためには演算の命令配置に高度なテクニックが
要求され、コンパイラで機械語を作成するのでは除算器
を100％活用することは不可能に近い。
一方、レイテンシーの速さでは、ニュートンラプソン
式による収束型除算のアルゴリズムが有効であるが、収
束式に乗算を２回、加減算を１回行い、さらに、初期値
近似解が必要であるので、ある程度の大きさの記憶容量
をもつ読み出し専用メモリが必要になる。しかも、汎用
計算では、除算は乗算と比べて頻度が少ないので、収束
型除算のアルゴリズムを採用したハードウェア除算器は
投資効果が小さく、また、除算を行う間は乗算も加減算
も行うことができないので、性能が低下する。
式による収束型除算のアルゴリズムが有効であるが、収
束式に乗算を２回、加減算を１回行い、さらに、初期値
近似解が必要であるので、ある程度の大きさの記憶容量
をもつ読み出し専用メモリが必要になる。しかも、汎用
計算では、除算は乗算と比べて頻度が少ないので、収束
型除算のアルゴリズムを採用したハードウェア除算器は
投資効果が小さく、また、除算を行う間は乗算も加減算
も行うことができないので、性能が低下する。
（発明が解決しようとする課題） 上記したように繰り返し演算方式による非回復アルゴ
リズムを用いた従来のハードウェア除算器は、２を基数
とするので、FPUによる倍精度の除算を行う際に少なく
とも54クロック必要となり、この除算の結果を必要とす
る演算はそのレイテンシーが長くなり、処理時間が大幅
に延びてしまい、また、除算器の並列動作性を有効に引
き出すことが困難であるという問題がある。
リズムを用いた従来のハードウェア除算器は、２を基数
とするので、FPUによる倍精度の除算を行う際に少なく
とも54クロック必要となり、この除算の結果を必要とす
る演算はそのレイテンシーが長くなり、処理時間が大幅
に延びてしまい、また、除算器の並列動作性を有効に引
き出すことが困難であるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、２より大きい２のべき乗数を基数とする繰
り返し方式によるアルゴリズムを用いることにより、少
ないハードウェア量での高速の除算が可能になる高基数
除算器を提供することにある。
その目的は、２より大きい２のべき乗数を基数とする繰
り返し方式によるアルゴリズムを用いることにより、少
ないハードウェア量での高速の除算が可能になる高基数
除算器を提供することにある。
［発明の効果］ （課題を解決するための手段） 本発明の高基数除算器は、被除数あるいは部分剰余を
記憶するための第１のレジスタと、この第１のレジスタ
の出力を２より大きい２のべき乗数を用いた基数分だけ
左へシフトするシフト手段と、除数を記憶するための第
２のレジスタと、この第２のレジスタの出力にそれぞれ
所定の演算を行った比較定数をそれぞ記憶する複数の第
３のレジスタと、この複数の第３のレジスタの各出力を
１つの入力とし、前記シフト手段の出力のうちの収束に
必要な精度を表わすビット数の上位ビットをもう１つの
入力とし、両入力の大小関係を比較して部分商を出力す
る複数の減算器と、この複数の減算器から出力する部分
商の符号により前記第２のレジスタの出力をシフトおよ
びセレクトし、除数の整数倍の値の要素を作るセレクタ
と、このセレクタの出力および前記シフト手段の出力が
入力し、このシフト手段の出力の符号ビットに応じて加
算あるいは減算の指定が切り換えられ、部分剰余を出力
する加減算器と、前記複数の減算器の出力により正と負
の部分商を作成する手段と、この正と負の部分商を作成
する手段により作成された正、負の部分商をそれぞれシ
フトしながら菊奥するシフトレジスタと、このシフトレ
ジスタにそれぞれ記憶された値を除算の収束の終了後に
前記加減算器に入力するように切り換える手段とを具備
することを特徴とする。
記憶するための第１のレジスタと、この第１のレジスタ
の出力を２より大きい２のべき乗数を用いた基数分だけ
左へシフトするシフト手段と、除数を記憶するための第
２のレジスタと、この第２のレジスタの出力にそれぞれ
所定の演算を行った比較定数をそれぞ記憶する複数の第
３のレジスタと、この複数の第３のレジスタの各出力を
１つの入力とし、前記シフト手段の出力のうちの収束に
必要な精度を表わすビット数の上位ビットをもう１つの
入力とし、両入力の大小関係を比較して部分商を出力す
る複数の減算器と、この複数の減算器から出力する部分
商の符号により前記第２のレジスタの出力をシフトおよ
びセレクトし、除数の整数倍の値の要素を作るセレクタ
と、このセレクタの出力および前記シフト手段の出力が
入力し、このシフト手段の出力の符号ビットに応じて加
算あるいは減算の指定が切り換えられ、部分剰余を出力
する加減算器と、前記複数の減算器の出力により正と負
の部分商を作成する手段と、この正と負の部分商を作成
する手段により作成された正、負の部分商をそれぞれシ
フトしながら菊奥するシフトレジスタと、このシフトレ
ジスタにそれぞれ記憶された値を除算の収束の終了後に
前記加減算器に入力するように切り換える手段とを具備
することを特徴とする。
（作 用） 除数にそれぞれ所定の演算を行った比較定数と前回の
部分剰余とを比較（減算）し、今回の部分剰余が収束範
囲内になるような部分商を求める。そして、この部分商
の符号に応じて除数に定数を乗算して除数の整数倍の値
の要素を作り、前回の部分剰余を基数分だけ左へシフト
した値の符号ビットに応じて、このシフトした値と上記
除数の整数倍の値の要素との加算あるいは減算を行って
今回の部分剰余を得る。なお、前回の部分剰余を基数分
だけ左へシフトした値の符号および部分商の符号をセレ
クトしてシフトレジスタに順次格納することにより、符
号ｒ進表現（高基数の符号ディジット、サインド・ディ
ジット:SD）で表わされる商を得る。
部分剰余とを比較（減算）し、今回の部分剰余が収束範
囲内になるような部分商を求める。そして、この部分商
の符号に応じて除数に定数を乗算して除数の整数倍の値
の要素を作り、前回の部分剰余を基数分だけ左へシフト
した値の符号ビットに応じて、このシフトした値と上記
除数の整数倍の値の要素との加算あるいは減算を行って
今回の部分剰余を得る。なお、前回の部分剰余を基数分
だけ左へシフトした値の符号および部分商の符号をセレ
クトしてシフトレジスタに順次格納することにより、符
号ｒ進表現（高基数の符号ディジット、サインド・ディ
ジット:SD）で表わされる商を得る。
このような原理により、１クロックで演算ループを１
回通過する毎に部分商が複数ビットづつ決定されるの
で、従来の２を基数とする繰り返し演算方式による非回
復アルゴリズムを用いたハードウェア除算器と比べて、
log2r（ｒは基数）倍の高速除算が可能になる。また、
除数にそれぞれ所定の演算を行った比較定数と前回の部
分剰余との比較（減算）は、全ビットについて行う必要
はなく、部分剰余の冗長範囲内に誤差が収まるならば、
次回の演算で回復できる。具体的には、54ビットの除算
を行う時には、シフトされた部分剰余のうち、収束に必
要な精度を表わすビット数として例えば上位６ビットを
セレクトして比較（減算）を行えば十分であり、ハード
ウェア量が少なくて済む。
回通過する毎に部分商が複数ビットづつ決定されるの
で、従来の２を基数とする繰り返し演算方式による非回
復アルゴリズムを用いたハードウェア除算器と比べて、
log2r（ｒは基数）倍の高速除算が可能になる。また、
除数にそれぞれ所定の演算を行った比較定数と前回の部
分剰余との比較（減算）は、全ビットについて行う必要
はなく、部分剰余の冗長範囲内に誤差が収まるならば、
次回の演算で回復できる。具体的には、54ビットの除算
を行う時には、シフトされた部分剰余のうち、収束に必
要な精度を表わすビット数として例えば上位６ビットを
セレクトして比較（減算）を行えば十分であり、ハード
ウェア量が少なくて済む。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
先ず、本発明において採用している繰り返し演算方式
による高基数SRT除算のアルゴリズムを用いた除算方式
の原理について、簡単に説明する。２より大きい２のべ
き乗数を用いた基数をｒ、前回の部分剰余をR(j)、今回
の部分剰余をR(j+1)、部分商をＱ、除数をＤで表わす
と、収束式は次式で表わされる。
による高基数SRT除算のアルゴリズムを用いた除算方式
の原理について、簡単に説明する。２より大きい２のべ
き乗数を用いた基数をｒ、前回の部分剰余をR(j)、今回
の部分剰余をR(j+1)、部分商をＱ、除数をＤで表わす
と、収束式は次式で表わされる。
R(j+1)＝rR(j)−QD （部分剰余R(j)のｊ＝０の時は、被除数R(0)である。） この除算方式においては、除数Ｄにそれぞれ所定の演
算を行った比較定数と前回の部分剰余R(j)とを比較（減
算）し、今回の部分剰余R(j+1)が収束範囲内になるよう
な部分商Ｑを求める必要が生じる。そして、この部分商
Ｑの符号に応じて除数Ｄに定数を乗算して除数の整数倍
の値の要素を作り、前回の部分剰余R(j)を基数分だけ左
へシフトした値の符号ビットに応じて、このシフトした
値と上記除数Ｄの整数倍の値の要素との加算あるいは減
算を行って今回の部分剰余R(j+1)を得る。また、前回の
部分剰余R(j)を基数分だけ左へシフトした値の符号およ
び部分商Ｑの符号をセレクトしてシフトレジスタに順次
格納することにより、符号ｒ進表現（高基数の符号ディ
ジット）で表わされる商を得る。
算を行った比較定数と前回の部分剰余R(j)とを比較（減
算）し、今回の部分剰余R(j+1)が収束範囲内になるよう
な部分商Ｑを求める必要が生じる。そして、この部分商
Ｑの符号に応じて除数Ｄに定数を乗算して除数の整数倍
の値の要素を作り、前回の部分剰余R(j)を基数分だけ左
へシフトした値の符号ビットに応じて、このシフトした
値と上記除数Ｄの整数倍の値の要素との加算あるいは減
算を行って今回の部分剰余R(j+1)を得る。また、前回の
部分剰余R(j)を基数分だけ左へシフトした値の符号およ
び部分商Ｑの符号をセレクトしてシフトレジスタに順次
格納することにより、符号ｒ進表現（高基数の符号ディ
ジット）で表わされる商を得る。
なお、除数Ｄにそれぞれ所定の演算を行う手段および
この手段の出力を前回の部分剰余R(j)と比較するための
減算器の数は、基数を４とする場合にはそれぞれ２つ必
要になり、基数が高くなるほど、必要とする数が増加す
る。
この手段の出力を前回の部分剰余R(j)と比較するための
減算器の数は、基数を４とする場合にはそれぞれ２つ必
要になり、基数が高くなるほど、必要とする数が増加す
る。
また、４を基数とする場合には、部分商Ｑに対する数
の集合が｛−２、−１、０、１、２｝となり、８とか16
などのさらに高い基数を用いる場合には、部分商Ｑに対
する数の集合が｛−４、−３、…、０、…、３、４｝、
｛−８、−７、…、０、…、７、８｝と増加するが、部
分商Ｑの符号に応じて除数Ｄに定数を乗算する手段は、
シフタとセレクタとの組み合わせで行うことができる。
の集合が｛−２、−１、０、１、２｝となり、８とか16
などのさらに高い基数を用いる場合には、部分商Ｑに対
する数の集合が｛−４、−３、…、０、…、３、４｝、
｛−８、−７、…、０、…、７、８｝と増加するが、部
分商Ｑの符号に応じて除数Ｄに定数を乗算する手段は、
シフタとセレクタとの組み合わせで行うことができる。
前記加減算器の高速化を図るために、最終段以外がキ
ャリーセーブ型加算器（CSA）、最終段がキャリールッ
クアヘッド型加算器（CLA）および／またはキャリーセ
レクト型加算器により構成してキャリーの伝搬を抑え、
基数を16とする場合には、前記加減算器の入力回路に４
−２コンパレータ（４入力加算器）を用いることが望ま
しい。
ャリーセーブ型加算器（CSA）、最終段がキャリールッ
クアヘッド型加算器（CLA）および／またはキャリーセ
レクト型加算器により構成してキャリーの伝搬を抑え、
基数を16とする場合には、前記加減算器の入力回路に４
−２コンパレータ（４入力加算器）を用いることが望ま
しい。
また、商を通常の２進表現で得るためには、複数の減
算器の出力の符号により正と不の部分商を作成する手段
と、この手段により作成された正と負の部分商をそれぞ
れシフトしながら記憶する２つのシフトレジスタを用意
し、この２つのシフトレジスタにそれぞれ記憶された値
を除算の収束の終了後に前記加減算器に入力するように
切り換える手段を設けておき、この加減算器で演算する
ことにより２進表現に変換すればよい。
算器の出力の符号により正と不の部分商を作成する手段
と、この手段により作成された正と負の部分商をそれぞ
れシフトしながら記憶する２つのシフトレジスタを用意
し、この２つのシフトレジスタにそれぞれ記憶された値
を除算の収束の終了後に前記加減算器に入力するように
切り換える手段を設けておき、この加減算器で演算する
ことにより２進表現に変換すればよい。
すなわち、高基数符号ディジットSDから通常の基数形
式への逆変換は、高基数符号ディジットSDの正数ディジ
ットと負のディジットからそれぞれ生成される２つの数
を加算することにより実行され、上記の正と負の部分商
とは、上記の正数ディジットと負のディジットからそれ
ぞれ生成される２つの数（部分商）をそれぞれ意味して
いる。
式への逆変換は、高基数符号ディジットSDの正数ディジ
ットと負のディジットからそれぞれ生成される２つの数
を加算することにより実行され、上記の正と負の部分商
とは、上記の正数ディジットと負のディジットからそれ
ぞれ生成される２つの数（部分商）をそれぞれ意味して
いる。
第１図は、４を基数とするSRT除算のアルゴリズムを
用いた繰り返し演算方式によるハードウェア除算器（高
基数除算器）を概略的に示している。即ち、１は被除数
あるいは前回の部分剰余R(j)を記憶するための第１のレ
ジスタ（部分剰余レジスタ）、２は除数Ｄを記憶するた
めの第２のレジスタ（除数レジスタ）、３…は上記第２
のレジスタ２の出力（除数Ｄ）にそれぞれ所定の演算を
行った比較定数をそれぞれ記憶する複数の第３のレジス
タ（比較定数レジスタ）、４は上記第１のレジスタ１の
出力を基数分だけ左へシフトするシフト手段（部分剰余
シフタ）である。この場合、上記演算は、除数Ｄのビッ
ト幅や精度、基数によって異なるが、高基数においては
定数はある範囲を許されるので、一般的に極く簡単な乗
算（例えば×１、×1.5、×２など）で可能である。ま
た、上記範囲を表わすだけの精度を得るためには、比較
定数のビット数は除数Ｄのビット幅と同数も必要とせ
ず、例えば54ビットの除算を行う時には比較定数は例え
ば６ビットでよい。5,…は上記複数の第３のレジスタ３
…の各出力を１つの入力とし、前記シフト手段４の出力
のうちの収束に必要な精度を表わすビット数の上位ビッ
ト（本例では上位６ビット）をもう１つの入力とし、両
入力の大小関係を比較して部分商Ｑを決定するための信
号を出力する複数の減算器、６はこの複数の減算器5,…
から出力する部分商Ｑの符号により前記第２のレジスタ
２の出力（除数Ｄ）をシフトおよびセレクトし、除数Ｄ
の整数倍の値の要素を作る第１のセレクタ、７はこの第
１のセレクタ６の出力および前記シフト手段４の出力が
入力し、このシフト手段（部分剰余シフタ）４の出力の
符号ビット（サインビット）に応じて加算あるいは減算
の指定が切り変えられ、今回の部分剰余R(j+1)を出力す
る加減算器、８は前記シフト手段（部分剰余シフタ）４
の出力の符号ビット及び前記部分商Ｑを決定するための
信号を入力して、高基数符号ディジットSDを出力するデ
コーダ、９は上記各回路の動作タイミングを制御するた
めの制御カウンタである。
用いた繰り返し演算方式によるハードウェア除算器（高
基数除算器）を概略的に示している。即ち、１は被除数
あるいは前回の部分剰余R(j)を記憶するための第１のレ
ジスタ（部分剰余レジスタ）、２は除数Ｄを記憶するた
めの第２のレジスタ（除数レジスタ）、３…は上記第２
のレジスタ２の出力（除数Ｄ）にそれぞれ所定の演算を
行った比較定数をそれぞれ記憶する複数の第３のレジス
タ（比較定数レジスタ）、４は上記第１のレジスタ１の
出力を基数分だけ左へシフトするシフト手段（部分剰余
シフタ）である。この場合、上記演算は、除数Ｄのビッ
ト幅や精度、基数によって異なるが、高基数においては
定数はある範囲を許されるので、一般的に極く簡単な乗
算（例えば×１、×1.5、×２など）で可能である。ま
た、上記範囲を表わすだけの精度を得るためには、比較
定数のビット数は除数Ｄのビット幅と同数も必要とせ
ず、例えば54ビットの除算を行う時には比較定数は例え
ば６ビットでよい。5,…は上記複数の第３のレジスタ３
…の各出力を１つの入力とし、前記シフト手段４の出力
のうちの収束に必要な精度を表わすビット数の上位ビッ
ト（本例では上位６ビット）をもう１つの入力とし、両
入力の大小関係を比較して部分商Ｑを決定するための信
号を出力する複数の減算器、６はこの複数の減算器5,…
から出力する部分商Ｑの符号により前記第２のレジスタ
２の出力（除数Ｄ）をシフトおよびセレクトし、除数Ｄ
の整数倍の値の要素を作る第１のセレクタ、７はこの第
１のセレクタ６の出力および前記シフト手段４の出力が
入力し、このシフト手段（部分剰余シフタ）４の出力の
符号ビット（サインビット）に応じて加算あるいは減算
の指定が切り変えられ、今回の部分剰余R(j+1)を出力す
る加減算器、８は前記シフト手段（部分剰余シフタ）４
の出力の符号ビット及び前記部分商Ｑを決定するための
信号を入力して、高基数符号ディジットSDを出力するデ
コーダ、９は上記各回路の動作タイミングを制御するた
めの制御カウンタである。
上記第１図の高基数除算器においては、前述した原理
に基ずいて除算が行われ、１クロックで演算ループを１
回通過する毎に部分商Ｑが２ビットづつ決定されるの
で、従来の２を基数とする繰り返し演算方式による非回
復アルゴリズムを用いたハードウェア除算器と比べて、
２倍（一般的にはlog2r倍で表わされる。）の高速除算
が可能になる。
に基ずいて除算が行われ、１クロックで演算ループを１
回通過する毎に部分商Ｑが２ビットづつ決定されるの
で、従来の２を基数とする繰り返し演算方式による非回
復アルゴリズムを用いたハードウェア除算器と比べて、
２倍（一般的にはlog2r倍で表わされる。）の高速除算
が可能になる。
また、除数Ｄにそれぞれ所定の演算を行った比較定数
と前回の部分剰余R(j)との比較（減算）は、全ビットに
ついて行う必要はなく、部分剰余の冗長範囲内に誤差が
収まるならば、次回の演算で回復できる。具体的には、
54ビットの除算を行う時には、シフトされた部分剰余の
うち、収束に必要な精度を表わすビット数として例えば
上位６ビットをセレクトして比較（減算）を行えば十分
であり、ハードウェア量が少なくて済む。
と前回の部分剰余R(j)との比較（減算）は、全ビットに
ついて行う必要はなく、部分剰余の冗長範囲内に誤差が
収まるならば、次回の演算で回復できる。具体的には、
54ビットの除算を行う時には、シフトされた部分剰余の
うち、収束に必要な精度を表わすビット数として例えば
上位６ビットをセレクトして比較（減算）を行えば十分
であり、ハードウェア量が少なくて済む。
第２図は、４を基数とするSRT除算のアルゴリズムを
用いた繰り返し演算方式による高基数除算器の一実施例
を概略的に示しており、第１図に示した４を基数とする
除算器と比べて、商を通常の２進表現で得るために、複
数の減算器5,…の出力の符号により正と負の部分商をセ
レクトする第２のセレクタ23と、この第２のセレクタ23
によりセレクトされた正と負の部分商をそれぞれシフト
しながら記憶する２つのシフトレジスタ21および22と、
この２つのシフトレジスタ21、22にそれぞれ記憶された
値を除算の収束の終了後に前記加減算器７に入力するよ
うに切り換える第３のセレクタ24とをさらに設け、この
加減算器７で演算することにより２進表現に変換するよ
うにしている点が異なり、その他は同じであるので第１
図中と同一符号を付している。
用いた繰り返し演算方式による高基数除算器の一実施例
を概略的に示しており、第１図に示した４を基数とする
除算器と比べて、商を通常の２進表現で得るために、複
数の減算器5,…の出力の符号により正と負の部分商をセ
レクトする第２のセレクタ23と、この第２のセレクタ23
によりセレクトされた正と負の部分商をそれぞれシフト
しながら記憶する２つのシフトレジスタ21および22と、
この２つのシフトレジスタ21、22にそれぞれ記憶された
値を除算の収束の終了後に前記加減算器７に入力するよ
うに切り換える第３のセレクタ24とをさらに設け、この
加減算器７で演算することにより２進表現に変換するよ
うにしている点が異なり、その他は同じであるので第１
図中と同一符号を付している。
第３図は、例えば16を基数とするSRT除算のアルゴリ
ズムを用いた繰り返し演算方式による高基数除算器を概
略的に示しており、第１図に示した４を基数とする除算
器と比べて、第３のレジスタ（比較定数レジスタ）３お
よび複数の減算器5,…の数、第１のセレクタ６′の構
成、加減算器７の入力回路に４入力加算器10が用いられ
ている点が異なり、その他は同じであるので第１図中と
同一符号を付している。
ズムを用いた繰り返し演算方式による高基数除算器を概
略的に示しており、第１図に示した４を基数とする除算
器と比べて、第３のレジスタ（比較定数レジスタ）３お
よび複数の減算器5,…の数、第１のセレクタ６′の構
成、加減算器７の入力回路に４入力加算器10が用いられ
ている点が異なり、その他は同じであるので第１図中と
同一符号を付している。
このように16を基数とする高基数除算器によれば、少
ないハードウェア量で従来と比べて４倍（log2r倍、ｒ
＝16）の高速除算が可能になる。具体的には、IEEE規格
で定められているFPUによる倍精度演算が、53÷４＝13.
25、つまり、14クロックで済む。
ないハードウェア量で従来と比べて４倍（log2r倍、ｒ
＝16）の高速除算が可能になる。具体的には、IEEE規格
で定められているFPUによる倍精度演算が、53÷４＝13.
25、つまり、14クロックで済む。
これに対して、ニュートンラプソン式による収束型除
算のアルゴリズムで倍精度演算を行うには、上位10ビッ
トを読み出し専用メモリで初期値近似解を得る場合、収
束回数は３回（乗算に２回、加減算に１回）必要であ
る。この収束式は Q(i+1)＝Qi＊（２−Qi＊Ｄ） で表わされ、Qi、Q(i+1)は部分商、Q(0)は読み出し専用
メモリで求めた初期値近似解、Ｄは除数である。この式
から分るように、データの依存性があるのでパイプライ
ン方式で計算できず、乗算と加減算のスループットが２
クロックかかるとして、収束１回に６クロックかかる。
よって、上記倍精度演算に、６×３＝18クロックかかる
ことになり、前記したように16を基数とする高基数除算
器の方が18−14＝４クロックも速いことが分る。また、
本発明の高基数除算器では、乗算器を用いないためにハ
ードウェア量が少なくて済むという効果を得ることがで
きる。
算のアルゴリズムで倍精度演算を行うには、上位10ビッ
トを読み出し専用メモリで初期値近似解を得る場合、収
束回数は３回（乗算に２回、加減算に１回）必要であ
る。この収束式は Q(i+1)＝Qi＊（２−Qi＊Ｄ） で表わされ、Qi、Q(i+1)は部分商、Q(0)は読み出し専用
メモリで求めた初期値近似解、Ｄは除数である。この式
から分るように、データの依存性があるのでパイプライ
ン方式で計算できず、乗算と加減算のスループットが２
クロックかかるとして、収束１回に６クロックかかる。
よって、上記倍精度演算に、６×３＝18クロックかかる
ことになり、前記したように16を基数とする高基数除算
器の方が18−14＝４クロックも速いことが分る。また、
本発明の高基数除算器では、乗算器を用いないためにハ
ードウェア量が少なくて済むという効果を得ることがで
きる。
［発明の効果］ 上述したように本の高基数除算器によれば、２より大
きい２のべき乗数を基数とする繰り返し方式によるアル
ゴリズムを用いることにより、少ないハードウェア量で
高速の除算が可能になる。
きい２のべき乗数を基数とする繰り返し方式によるアル
ゴリズムを用いることにより、少ないハードウェア量で
高速の除算が可能になる。
第１図はこの発明の途中で考えられた高基数除算器を概
略的に示すブロック図、第２図はこの発明の一実施例に
よる構成を概略的に示すブロック図、第３図はこの発明
の途中で考えられた高基数除算器を概略的に示すブロッ
ク図、第４図は繰り返し演算方式による非回復アルゴリ
ズムを用いた従来のハードウェア除算器を概略的に示す
ブロック図である。 １……第１のレジスタ（部分剰余レジスタ）、２……第
２のレジスタ（除数レジスタ）、３……第３のレジスタ
（比較定数レジスタ）、４……シフト手段（部分剰余シ
フタ）、５……減算器、6,6′……第１のセレクタ、７
……加減算器、８……デコーダ、10……４入力加算器、
21、22……シフトレジスタ、23……第２のセレクタ、24
……第３のセレクタ。
略的に示すブロック図、第２図はこの発明の一実施例に
よる構成を概略的に示すブロック図、第３図はこの発明
の途中で考えられた高基数除算器を概略的に示すブロッ
ク図、第４図は繰り返し演算方式による非回復アルゴリ
ズムを用いた従来のハードウェア除算器を概略的に示す
ブロック図である。 １……第１のレジスタ（部分剰余レジスタ）、２……第
２のレジスタ（除数レジスタ）、３……第３のレジスタ
（比較定数レジスタ）、４……シフト手段（部分剰余シ
フタ）、５……減算器、6,6′……第１のセレクタ、７
……加減算器、８……デコーダ、10……４入力加算器、
21、22……シフトレジスタ、23……第２のセレクタ、24
……第３のセレクタ。
Claims (1)
- 【請求項１】被除数あるいは部分剰余を記憶するための
第１のレジスタと、 この第１のレジスタの出力を２より大きい２のべき乗数
を用いた基数分だけ左へシフトするシフト手段と、 除数を記憶するための第２のレジスタと、 この第２のレジスタの出力にそれぞれ所定の演算を行っ
た比較定数をそれぞれ記憶する複数の第３のレジスタ
と、 この複数の第３のレジスタの各出力を１つの入力とし、
前記シフト手段の出力のうちの収束に必要な精度を表わ
すビット数の上位ビットをもう１つの入力とし、両入力
の大小関係を比較して部分商を出力する複数の減算器
と、 この複数の減算器から出力する部分商の符号により前記
第２のレジスタの出力をシフトおよびセレクトし、除数
の整数倍の値の要素を作るセレクタと、 このセレクタの出力および前記シフト手段の出力が入力
し、このシフト手段の出力の符号ビットに応じて加算あ
るいは減算の指定が切り換えられ、部分剰余を出力する
加減算器と、 前記複数の減算器の出力により正と負の部分商を作成す
る手段と、 この正と負の部分商を作成する手段により作成された
正、負の部分商をそれぞれシフトしながら記憶するシフ
トレジスタと、 このシフトレジスタにそれぞれ記憶された値を除算の収
束の終了後に前記加減算器に入力するように切り換える
手段 とを具備することを特徴とする高基数除算器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166202A JP2835153B2 (ja) | 1990-06-25 | 1990-06-25 | 高基数除算器 |
| US07/717,045 US5105378A (en) | 1990-06-25 | 1991-06-18 | High-radix divider |
| DE69130623T DE69130623T2 (de) | 1990-06-25 | 1991-06-20 | Dividierer mit hoher Grundzahl |
| EP91110168A EP0464493B1 (en) | 1990-06-25 | 1991-06-20 | High-radix divider |
| KR1019910010265A KR940008615B1 (ko) | 1990-06-25 | 1991-06-21 | 고기수제산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166202A JP2835153B2 (ja) | 1990-06-25 | 1990-06-25 | 高基数除算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454633A JPH0454633A (ja) | 1992-02-21 |
| JP2835153B2 true JP2835153B2 (ja) | 1998-12-14 |
Family
ID=15826988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166202A Expired - Fee Related JP2835153B2 (ja) | 1990-06-25 | 1990-06-25 | 高基数除算器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5105378A (ja) |
| EP (1) | EP0464493B1 (ja) |
| JP (1) | JP2835153B2 (ja) |
| KR (1) | KR940008615B1 (ja) |
| DE (1) | DE69130623T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193036A (en) * | 1990-10-02 | 1993-03-09 | International Business Machines Corporation | Transducer head skew arrangement for disk drive system |
| JPH04172526A (ja) * | 1990-11-07 | 1992-06-19 | Toshiba Corp | 浮動小数点除算器 |
| JPH0731592B2 (ja) * | 1990-11-29 | 1995-04-10 | 株式会社東芝 | 除算回路 |
| US5442581A (en) * | 1993-11-30 | 1995-08-15 | Texas Instruments Incorporated | Iterative division apparatus, system and method forming plural quotient bits per iteration |
| US6173305B1 (en) | 1993-11-30 | 2001-01-09 | Texas Instruments Incorporated | Division by iteration employing subtraction and conditional source selection of a prior difference or a left shifted remainder |
| US5644524A (en) * | 1993-11-30 | 1997-07-01 | Texas Instruments Incorporated | Iterative division apparatus, system and method employing left most one's detection and left most one's detection with exclusive or |
| DE69529047D1 (de) * | 1994-10-05 | 2003-01-16 | Ibm | Festkomma-Dividiervorrichtung ohne Rückstellung |
| FR2728702A1 (fr) * | 1994-12-22 | 1996-06-28 | France Telecom | Composant electronique capable notamment d'effectuer une division de deux nombres en base 4 |
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| US6360241B1 (en) | 1999-02-01 | 2002-03-19 | Compaq Information Technologies Goup, L.P. | Computer method and apparatus for division and square root operations using signed digit |
| US6732135B1 (en) * | 1999-02-01 | 2004-05-04 | Hewlett-Packard Development Company, L.P. | Method and apparatus for accumulating partial quotients in a digital processor |
| US6604121B1 (en) | 1999-05-07 | 2003-08-05 | Seagate Technology Llc | Digital division device and method using a reduced-sized lookup table |
| JP4042364B2 (ja) * | 2001-07-27 | 2008-02-06 | 日本電気株式会社 | アドレス生成回路、選択判断回路 |
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| US7607068B2 (en) | 2006-08-31 | 2009-10-20 | Intel Corporation | Apparatus and method for generating a Galois-field syndrome |
| US7738657B2 (en) | 2006-08-31 | 2010-06-15 | Intel Corporation | System and method for multi-precision division |
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| US7864792B2 (en) * | 2007-04-20 | 2011-01-04 | Cray, Inc. | Load balancing for communications within a multiprocessor computer system |
| US8898215B2 (en) | 2007-06-28 | 2014-11-25 | King Fahd University Of Petroleum And Minerals | High-radix multiplier-divider |
| US20090006509A1 (en) * | 2007-06-28 | 2009-01-01 | Alaaeldin Amin | High-radix multiplier-divider |
| US8452831B2 (en) * | 2009-03-31 | 2013-05-28 | Oracle America, Inc. | Apparatus and method for implementing hardware support for denormalized operands for floating-point divide operations |
| JP4858794B2 (ja) * | 2009-12-02 | 2012-01-18 | 日本電気株式会社 | 浮動小数点除算器、及びそれを用いた情報処理装置 |
| US9086890B2 (en) | 2012-01-06 | 2015-07-21 | Oracle International Corporation | Division unit with normalization circuit and plural divide engines for receiving instructions when divide engine availability is indicated |
Family Cites Families (9)
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| CA1231455A (en) * | 1984-04-09 | 1988-01-12 | Masayuki Ikeda | Nonrestoring divider |
| JPS61166628A (ja) * | 1985-01-18 | 1986-07-28 | Hitachi Ltd | 除算装置 |
| JP2508784B2 (ja) * | 1988-02-17 | 1996-06-19 | 日本電気株式会社 | 指数関数演算装置 |
| US5023827A (en) * | 1988-08-18 | 1991-06-11 | Digital Equipment Corporation | Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction |
| JPH0264730A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 演算装置 |
| JPH02190928A (ja) * | 1989-01-19 | 1990-07-26 | Nec Corp | 除算器 |
| US4979142A (en) * | 1989-04-17 | 1990-12-18 | International Business Machines Corporation | Two-bit floating point divide circuit with single carry-save adder |
| US4996660A (en) * | 1989-04-17 | 1991-02-26 | International Business Machines Corporation | Selection of divisor multipliers in a floating point divide circuit |
-
1990
- 1990-06-25 JP JP2166202A patent/JP2835153B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-18 US US07/717,045 patent/US5105378A/en not_active Expired - Lifetime
- 1991-06-20 EP EP91110168A patent/EP0464493B1/en not_active Expired - Lifetime
- 1991-06-20 DE DE69130623T patent/DE69130623T2/de not_active Expired - Fee Related
- 1991-06-21 KR KR1019910010265A patent/KR940008615B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5105378A (en) | 1992-04-14 |
| KR940008615B1 (ko) | 1994-09-24 |
| EP0464493A3 (en) | 1993-08-18 |
| EP0464493B1 (en) | 1998-12-16 |
| DE69130623D1 (de) | 1999-01-28 |
| KR920001328A (ko) | 1992-01-30 |
| JPH0454633A (ja) | 1992-02-21 |
| DE69130623T2 (de) | 1999-06-02 |
| EP0464493A2 (en) | 1992-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |