JPH0264730A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ 本発明はデジタル・プロセッサによって実行される演算
機能に関するものであり、特に除算機能を有する演算装
置に関する。

［従来の技術］ マルチビット除算装置の従来技術としては、米国特許第
３６８４８７９号がある。

［発明が解決しようとする課題］ 上述した従来技術は、１６進数の除算構成が明らかでな
く、ス、除算回路にアソシエイティブ・メモリを使用す
る先行技術は皆無で、その概念を１０進数にまで拡大し
たものは無い。

そこで、本発明の技術的課題は上記欠点に鑑み、任意長
の１６進数又はＥＢＣＤＩＯ進数の除算演算を高速に実
行する演算装置を提供することである。

［課題を解決するための手段］ 本発明によれば、除数を整数倍した倍数値を生成する生
成手段と、生成された倍数値を倍数値に対応づけて記憶
する倍数値記憶手段と、上記生成手段により発生された
倍数値の最上位有効バイトを記憶するアソシエイティブ
・メモリと、被除数又は中間結果の鼓上位有効バイトと
上記アソシエイティブ・メモリ中の各倍数値の最上位有
効バイトとを各々比較し、被除数又は中間結果値の最上
位有効バイトより小さいか又は等しいことを検出する検
出手段と、該検出手段における条件該当信号中、最大の
倍数値に対応する信号及びその次の倍数値に対応する信
号を選択する手段と、該選択手段の出力に対応して、そ
の記憶位置に対応する倍数及び倍数値を各々前記倍数値
記憶表から取出す手段と、上記取出された最大の倍数値
を被除数又は中間結果値から減算し、倍数を上記記憶し
た部分商の代りに記憶する手段と、上記減算結果が負の
時、上記取出されている次に大きな倍数値を被除数又は
中間結果値から減算し、倍数を上記記憶した部分商の代
りに記憶する手段と、被除数又は中間結果値を左へシフ
トして次の繰返し処理に進めるシフト手段とを含む除算
回路を有していることを特徴とする演算装置が得られる
。

また本発明によれば、除数を整数倍した倍数値を生成す
る生成手段と、生成された倍数値を倍数に対応づけて記
憶する倍数値記憶手段と、上記生成手段により発生され
た倍数値の最上位有効バイトを記憶するアソシエイティ
ブ・メモリと、被除数又は中間結果の最上位有効バイト
と上記アソシエイティブ・メモリ中の各倍数値の最上位
有効バイトとを各々比較し、被除数又は中間結果値の最
上位有効バイトよりも小さいか又は等しいことを検出す
る検出手段と、該検出手段における条件該当信号中、最
大の倍数値に対応する信号及びその次の倍数値に対応す
る信号を選択する選択手段と、該選択手段の出力に対応
して、その記憶位置に対する倍数及び倍数値を各々前記
倍数値記憶手段から取出す取出手段と、上記選択された
２つの倍数値を被除数又は中間結果値から各々減算し、
大きい方の倍数値を減算した結果が正又は０の場合は、
その結果を中間結果値とし、減算結果が負の場合には、
小さい方の倍数値を引いた結果を中間値とし、その時の
対応する倍数を部分商とする部分商手段と、被除数又は
中間結果値を左へシフトして、次の繰返し処理を実施す
る手段とを含む除算回路を有していることを特徴とする
演算回路が得られれる。

［実施例］ 次に本発明の実施例における１６進数又は１０進数の除
算の実行手順を説明する。

−第１実施例− （１）除数の１音数値表を生成し、倍数に対応づけてメ
モリに記憶する。

（２）アソシエイティブ・メモリ中に倍数値表の各項目
の最上位有効バイトを記憶する。

（３）被除数又は中間結果の最上位有効バイトをアソシ
エイティブ・メモリ中の各値と比較し、小さいか、又は
等しいものの内、最大倍数及びその次に大きなｆｆｉ数
に対応する出力値をＯＮにする。

（４）この情報に対応する倍数値を倍数値表のメモリよ
り各々読出し保持する。（但し、（３）における有効な
出力値が存在しない時は倍数及び倍数値を０として扱う
、） （５）最大倍数に対応する倍数値を被除数スは中間結果
から減算する。

（６）この減算において結果が負でなくしかも倍数が１
６進数時×８．１０進数時×５であるならば、（３）に
戻って処理が続けられ、商の下位桁数値として記憶され
る前に１６進数時８．１０進゛数時５が加算される。

（７）減算において結果が負でなくしかも倍数が（６）
時でなければその倍数は有効であり商の下位桁数値とし
て記憶される。

（８）減算において結果負の時は（４）で読出された次
最大倍数に対応する倍数値を使用しく５）以降を実施す
る。

（９）被除数又は中間結果を１桁左へシフトしく３）以
降を繰り返し実行する。

上記動作を繰返し実行することにより、除算結果が得ら
れる。小数点の位置決めは、マイクロ命令等により実現
される。

次に、第１実施例の演算装置の除算回路のブロック図を
第１図に示す。

その動作を説明すると、図示回路は、制御線２１の状態
に基づき初期設定モード或いは除算モードと異なる動作
を行なう。

初期設定モード時、アドレス線２２は倍数値表１および
アソシエイティブ・メモリ２にデータを対応づけ連続的
に記憶するために適したアドレスを供給する。

倍数値表１に対するアドレス選択は選択回路１１を介し
、アドレス線２２を伝播させるため制御線２１により制
御される。

倍数値表１およびアソシエイティプ・メモリ２に記憶す
るデータはレジスタ３及び４の値を入力し、ＡＬＵ６で
演算される。

ＡＬＵ６はレジスタ３をａｌｌＯした値とレジスタ４の
除数を直接入力し、結果はデータ線２３を介し、倍数値
表１、アソシエイテイプ・メモリ２およびレジスタ３に
供給する。

次サイクルにおいて、ＡＬＵ６は再びレジスタ３および
４を入力とし、演算する。これを繰り返すことにより、
倍数表および最上位有効バイト表が倍数に対応づけられ
形成される。

以上が、初期モードにおける動作であるが、この時シフ
ト量制御線２４によってシフト８に与えられるシフト量
は常に０である。

次に、除算モード時の動作について説明する。

初期設定が完了すると、被除数はレジスタ３に導かれる
べく制御されレジスタ３に保持される。

シフト量は、本モード中、１桁左シフト状態を制御線２
４を介し、シフタ７を制御する。

ＡＬＵ６はレジスタ３のシフトされた値からレジスタ４
或いは５の選択された値を減算する。

この結果は、データ線２３を介し、レジスタ３に中間結
果値として供給される。

又、データ線２３の最上位有効バイトは検出部９にて検
出され、アソシエイティブメモリ２の記憶情報と比較検
出回路１０にて比較され、次の減算演算で使用すべき倍
数値表１の索引アドレスを決定し、アドレス線２５及び
２６にて倍数値表１に供給される０選択回路１１は、本
モード内は、アドレス線２５を選択すべく制御される０
倍数値表１は該アドレスにより索引され、索引結果をレ
ジスタ４及び５に供給する。（但し、比較検出回路１０
の結果該当条件に満たないアドレス線に対応する倍数値
表の出力レジスタ４或いは５は、制御部１１により０が
保持されるとともに倍数は×０として制御部１１は扱う
。

一般に選択回路１３は最大倍数値に対応するデータ（レ
ジスタ４）を優先的に使用するが、ＡＬＵ６の演算結果
が負である時、該検出信号２７により現演算の無効化が
指示されレジスタ３及び５をＡＬＵ６の入力とする演算
が実施される。

該制御は制御回路１１により各レジスタ・選択回路に指
示される。尚、ＡＬＵ６の出力が負でなくアソシエイテ
ィブ・メモリで倍数値表を索引する倍数が１６進数時×
８．１０進数時×５である時、制御回路１１は２回目の
処理が必要となるため各部へ指示される。

出力数値線２８は、アドレス線２５．２６で供給される
倍数およびそのいずれを使用するかの判別となる検出信
号２７および２回目の処理を必要としているかを判定す
る制御回路１１により、出力数値を決定する。尚、出力
数値線２８の有効状態は制御線２９の状態に決定される 本除算回路は、あらかじめ必要になることがある最大倍
数の次の倍数に対応する倍数値を準備しておき、必要と
判定された時は、直ちに、ＡＬＵ６に供給することによ
り演算のロス時間を最小限に抑えることが可能な構成に
なっている。

以上の動作を被除数又は中間結果に対して繰返すこと及
び順序づけ状態の判別指針となる信号線２９及びその出
力数値２８の出力を記録することによって、正しい値を
得ることが可能である。

一実施例２− 次に、第２実施例の１６進数又は１０進数の除算の実行
手順を説明する。

（１）除数の倍数値表を生成し、倍数に対応づけてメモ
リに記憶する。

（２）アソシエイティブ・メモリ中に倍数値表の各項目
の最上位有効バイトを記憶する。

（３）被除数又は中間結果の最上位有効バイトをアソシ
エイティブ・メモリ中の各部と比較し、小さいか、又は
等しいものの内、最大倍数及びその次に大きな倍数に対
応する出力値をＯＮにする。

（４）この情報に対応する倍数値を倍数値表のメモリよ
り各々読出し保持する。　　（（■し、（３）における
有効な出力値が存在しない時は倍数及び倍数値をＯとし
て扱う、） （５）　ｆｉ大倍数及びその次に大きな倍数に対応する
倍数値を被除数又は中間結果から減算する。

（６）最大倍数に対応する（５）の減算結果が負でなく
しかも倍数が１６進数時×８．１０進数時×５であるな
らば、（３）に戻って処理が続けられ、商の下位桁数値
として記憶される前に１６進数時８．１０進数時５が加
算される。

（７）最大倍数に対応する（５）の減算結果が負でなく
、しかも倍数が（６）時でなければ、その倍数は有効で
あり、商の下位桁数値として記憶される。

（８）最大倍数に対応する（５）の減算結果が負の時は
、最大倍数の次に大きな倍数に対応する減算結果が有効
となり、その倍数は商の下位桁数値として記憶される。

（９）被除数又は中間結果を１桁左へシフトしく３）以
降を繰り返し実行する。

上記動作を繰返し実行することにより、除算結果が得ら
れる。小数点の位置決めは、マイクロ命令等により実現
される。

次に、第２実施例の演算装置の除算回路のブロック図を
第２図に示す。

その動作を説明すると、図示回路は、制御線２１の状態
に基づき、初期設定モード或いは除算モードと異なる動
作を行なう。

初期設定モード時、アドレス線２２は倍数値表１および
アソシエイティブ・メモリ２にデータを対応づけ連続的
に記憶するのに適したアドレスを供給する。

倍数値機１に対するアドレス選択は選択回路１２を介し
、アドレス線２２を伝播させるため制御線２１により制
御される。

制御部１゛１は本モード信号を受信することにより本ブ
ロック制御対象に対し、下記制御を実施する。

倍数値機１およびアソシエイティプ・メモリ２に記憶す
るデータはレジスタ３及び４の値を入力し、ＡＬＵ６で
演算される。

第１サイクルにおけるＡＬＵ６はレジスタ３をａｌｌＯ
Ｌな値とレジスタ４に保持した除数を入力し、選択回路
１５を介し、結果をデータ線２３を介し、倍数値機１、
アソシエイティブ・メモリ２およびレジスタ３に供給す
る。

次サイクルにおいてＡＬＵ６は再びレジスタ３および保
持されている除数（レジスタ４）を入力し、演算する。

この時シフト量制御線によってシフタ７に与えられるシ
フト量は常にＯである。

これを繰り返すことにより倍数衣および最上位有効バイ
ト表が倍数（１６進数×１〜×８．１０進数時×１〜×
５）に対応づけられ形成−される。

除算モード時の動作について説明する。

初期設定が完了すると被除数はレジスタ３に選択回路１
３を介し、保持される。

シフト量は本モード中、１桁左シフト状態を制御線２４
を介し、シフタ８を制御する。

第１サイクル、ＡＬＵ６においてはレジスタ３のシフト
値とレジスタ４をａｌｌＯＬな値とが入力され選択回路
１５を介し、結果をレジスタ３に供給する。

一方、最上位有効バイト検出部９はデータ線２３より有
効バイトを検出し、アソシエイティブ・メモリ２の記憶
情報と比較・検出回路１０において最上位有効バイト検
出部９〉アソシエイテイブ・メモリ各記憶情報の条件中
最大倍数および次倍数に対応する倍数値機のアドレスを
アドレス線２５．２６および選択回路１２を介し倍数値
機１に供給する。

本アドレスにより索引された情報はレジスタ４および５
に保持される。

上記条件が成立しないアドレス線に対応する倍数値保持
レジスタ及び制御部１１に送出される倍数は件に０とな
る。

次サイクルにおいて、ＡＬＵ６は中間値（レジスタ３）
のシフト値と最大倍数値（レジスタ４）、ＡＬＵ７は中
間値（レジスタ３）のシフト値と次最大倍数値（レジス
タ５）の減算が同時に実行される。

ＡＬＵ６の１１ｉ算結果が負である時、アクティブにな
る信号線２７は本演算の正／負結果を制御部１１に伝播
し、本制御部の制御により選択回路１５は制御されＡＬ
Ｕ６の演算結果く０の時はＡＬＬＪ７の出力が有効、Ａ
ＬＵ６の演算結果〉０の時はＡＬｔＪ６の出力が有効に
なる様選択する。

該出力はデータ線２３を介しレジスタ３に中間結果値と
して供給される。又、データ線２３の最上位有効バイト
は第１サイクル時同様検出され、比較検出回路１０でア
ソシエイテイブ・メモリ２の各項と比較される。

次の減蒐演立で使用すべき倍数値機１の索引アドレス（
ｆｉ大倍数及び次最大倍数）を決定し、アドレス２５及
び２６にて倍数値機１に供給される。

選択回路１２は、本モード中はアドレス線２５を選択す
べく動作する０倍数値表１は該アドレスにより索引され
索引結果をレジスタ４及び５に供給する。（有効アドレ
スによる索引がない時は前記同様倍数値及び倍数は件に
Ｏとなる。

この時、制御部１１においは、ＡＬｔＪ６或いはＡＬＵ
７の有効出力に使用された倍数が１６進数×８．１０進
数時×５である時２回目の処理が必要となるため各部へ
指示される。

出力数値線２８は、アドレス線２５．２６で供給される
倍数および２回目処理の有無により制御部１１により生
成される。

通常は有効倍数を出力するが、２回目処理がある時は２
回目有効倍数Ｘ８（１６進時）または×５（１０進時）
を出力する。

本数値線の有効状態は信号線２９の状態によって決定さ
れる。

以上の動作を被除数又は中間結果に対して繰返すこと及
び順序づ・け状態の指針である信号線２９及びその出力
数値２８の出力を記憶することによって正しい値を得る
ことが可能である。

本除算回路はあらかじめ最大倍数及び次最大倍数に対応
する倍数値及びその減算回路を準備することにより、そ
のいずれかが常に使用可能となることにより演算のロス
時間を最小限に抑制することが可能である。

［発明の効果］ 以上説明したように、本発明は除算を実行する上で問題
となる除数の倍数である被除算又は中間結果に対応する
適切な倍数及び倍数値を高速に得ることができるため、
任意長の１６進数又はＥＢＣＤｌ　０進数の除算演算が
高速に実行できるる効果がある。

ブロック図、第２図は本発明の第２実施例であり、除算
回路ブロック図である。

１・・・倍数値表、２・・・アソシエイティブ・メモリ
、３〜５・・・レジスタ、６．７・・・ＡＬＵ、・・・
シフタ、９・・・有効バイト検出回路、１０・・・比軸
・検出回路、１１・・・制御部、１２〜１５・・・選択
回路、２１・・・モード制御線、２２，２５．２６・・
・アドレス線、２３・・・データ線、２４・・・シフト
量制御線、２７２９・・・制御線、２８・・・出力数値
線。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 １）除数を整数倍した倍数値を生成する生成手段と、 生成された倍数値を倍数に対応づけて記憶する倍数値記
   憶手段と、 上記生成手段により発生された倍数値の最上位有効バイ
   トを記憶するアソシエイティブ・メモリと、 被除数又は中間結果の最上位有効バイトと上記アソシエ
   イティブ・メモリ中の各倍数値の最上位有効バイトとを
   各々比較し、被除数又は中間結果値の最上位有効バイト
   よりも小さいか又は等しいことを検出する検出手段と、 該検出手段における条件該当信号中、最大の倍数値に対
   応する信号及びその次の倍数値に対応する信号を選択す
   る選択手段と、 該選択手段の出力に対応して、その記憶位置に対応する
   倍数及び倍数値を各々前記倍数値記憶手段から取出す取
   出手段と、 該取出された最も大きな倍数値を被除数又は中間結果値
   から減算し、倍数を部分商として記憶する部分商記憶手
   段と、 上記減算結果が負の時、上記取出されている次に大きな
   倍数値を被除数又は中間結果値から減算し、倍数を上記
   記憶した部分商の代りに記憶する倍数記憶手段と、 被除数スは中間結果値を左へシフトして、次の繰返し処
   理に進めるシフト手段とを含む除算回路を有することを
   特徴とする演算装置。 ２）除数を整数倍した倍数値を生成する生成手段と、 生成された倍数値を倍数に対応づけて記憶する倍数値記
   憶手段と、 上記生成手段により発生された倍数値の最上位有効バイ
   トを記憶するアソシエイティブ・メモリと、 被除数又は中間結果の最上位有効バイトと上記アソシエ
   イティブ・メモリ中の各倍数値の最上位有効バイトとを
   各々比較し、被除数又は中間結果値の最上位有効バイト
   よりも小さいか又は等しいことを検出する検出手段と、 該検出手段における条件該当信号中、最大の倍数値に対
   応する信号及びその次の倍数値に対応する信号を選択す
   る選択手段と、 該選択手段の出力に対応して、その記憶位置に対する倍
   数及び倍数値を各々前記倍数値記憶手段から取出す取出
   手段と、 上記選択された２つの倍数値を被除数又は中間結果値か
   ら各々源算し、大きい方の倍数値を減算した結果が正又
   は０の場合は、その結果を中間結果値とし、減算結果が
   負の場合には、小さい方の倍数値を引いた結果を中間結
   果値とし、その時の対応する倍数を部分商とする部分商
   手段と、被除数又は中間結果値を左へシフトして、次の
   繰返し処理を実施するシフト手段とを含む除算回路を有
   することを特徴とする演算装置。