JPH0731592B2 - 除算回路 - Google Patents
除算回路Info
- Publication number
- JPH0731592B2 JPH0731592B2 JP2325741A JP32574190A JPH0731592B2 JP H0731592 B2 JPH0731592 B2 JP H0731592B2 JP 2325741 A JP2325741 A JP 2325741A JP 32574190 A JP32574190 A JP 32574190A JP H0731592 B2 JPH0731592 B2 JP H0731592B2
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- JP
- Japan
- Prior art keywords
- divisor
- addition
- constant
- shift
- carry
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、高基数を用いた繰り返し演算方式により除
算処理を高速に行ない得る除算回路に関する。
算処理を高速に行ない得る除算回路に関する。
（従来の技術） 除算方式は様々な方式が知られているが、その中には被
除数から除数を減算し、その結果（部分剰余）と除数を
比較し、比較結果により被除数と除数との次の演算内容
を決定し、次の部分剰余を算出しながら遂次商を求める
繰り返し演算方式がある。
除数から除数を減算し、その結果（部分剰余）と除数を
比較し、比較結果により被除数と除数との次の演算内容
を決定し、次の部分剰余を算出しながら遂次商を求める
繰り返し演算方式がある。
この繰り返し演算方式を用いた従来の除算回路として
は、例えば第３図に示すように構成されたものがある。
は、例えば第３図に示すように構成されたものがある。
第３図において、除算回路は、入力に対する１の補数を
とる補数回路１と、キャリー伝幡形の加算器（CPA）２
及びシフタ３を備えた１ステージ分の演算部が複数ステ
ージ縦続接続されて構成されている。
とる補数回路１と、キャリー伝幡形の加算器（CPA）２
及びシフタ３を備えた１ステージ分の演算部が複数ステ
ージ縦続接続されて構成されている。
このような構成にあって、前ステージのシフタ３のシフ
ト出力における符号ビットにしたがって除数に対する１
の補数化が補数回路１によりなされ、除数あるいは除数
の補数値とシフタ３のシフト出力とがCPA2で加算されて
部分剰余が算出され、算出された部分剰余がシフタ３に
よりシフトされて次段のCPA2の一方の入力に与えられ、
部分剰余の符号ビットが１ビットの商としてレジスタに
与えられる。なお、初段のCPA2の一方の入力としては被
除数が与えられる。
ト出力における符号ビットにしたがって除数に対する１
の補数化が補数回路１によりなされ、除数あるいは除数
の補数値とシフタ３のシフト出力とがCPA2で加算されて
部分剰余が算出され、算出された部分剰余がシフタ３に
よりシフトされて次段のCPA2の一方の入力に与えられ、
部分剰余の符号ビットが１ビットの商としてレジスタに
与えられる。なお、初段のCPA2の一方の入力としては被
除数が与えられる。
このように、商が得られるまで、それぞれのステージで
の演算処理が前ステージでの演算結果を受けて順次行な
われ、遂次商が求められる。
の演算処理が前ステージでの演算結果を受けて順次行な
われ、遂次商が求められる。
このような除算回路に対して、高基数を用いて除算処理
の高速化を達成した除算回路が、例えば第４図に示すよ
うに構成されたものとして従来より知られている。
の高速化を達成した除算回路が、例えば第４図に示すよ
うに構成されたものとして従来より知られている。
第４図に示す除算回路は、除数を定倍器４により定数倍
した除数の定倍値をCPA2一方の入力とし、前段のCPA2の
加算結果をシフタ５により（log2基数）だけシフトした
シフト出力をCPA2の他方の入力としている。
した除数の定倍値をCPA2一方の入力とし、前段のCPA2の
加算結果をシフタ５により（log2基数）だけシフトした
シフト出力をCPA2の他方の入力としている。
また、高基数（4,8,16,……）を用いる方式にあって
は、除数を定倍する倍数値が、CPA2の加算結果として得
られる部分剰余と、１ステージに対して複数用意される
除数の倍数値（除数×Ca,除数×Cb,……）とのそれぞれ
の大小比較結果に基づいて決定される。
は、除数を定倍する倍数値が、CPA2の加算結果として得
られる部分剰余と、１ステージに対して複数用意される
除数の倍数値（除数×Ca,除数×Cb,……）とのそれぞれ
の大小比較結果に基づいて決定される。
したがって、第４図に示す除算回路にあっては、複数の
比較回路６によって上記した処理決定が行なわれてお
り、それぞれの比較回路６の比較結果が商として商レジ
スタに与えられるとともに、対応する定倍器４に与えら
れ、これにより定倍器４は指示された倍数だけ除数を定
倍している。
比較回路６によって上記した処理決定が行なわれてお
り、それぞれの比較回路６の比較結果が商として商レジ
スタに与えられるとともに、対応する定倍器４に与えら
れ、これにより定倍器４は指示された倍数だけ除数を定
倍している。
一方、高基数を用いた場合には、部分剰余と除数の定倍
値との比較は、必ずしも除数や被除数の全ビット数で行
なう必要がなく、次段のステージでの演算処理が収束す
るに足りるビット数であればよい。このため、比較回路
６はそれぞれの入力を数ビットとする回路構成でよく、
除数、被除数のビット数が増加した場合でも、比較回路
６の大型化は抑制できる。
値との比較は、必ずしも除数や被除数の全ビット数で行
なう必要がなく、次段のステージでの演算処理が収束す
るに足りるビット数であればよい。このため、比較回路
６はそれぞれの入力を数ビットとする回路構成でよく、
除数、被除数のビット数が増加した場合でも、比較回路
６の大型化は抑制できる。
このように、高基数を用いた方式の除算回路にあって
は、それぞれのステージにおいて複数ビットの商が得ら
れるため、除算処理が高速に行なわれるとともに、ステ
ージ数が削減されて構成の小型化にも寄与し得る。
は、それぞれのステージにおいて複数ビットの商が得ら
れるため、除算処理が高速に行なわれるとともに、ステ
ージ数が削減されて構成の小型化にも寄与し得る。
（発明が解決しようとする課題） 以上説明したような従来の除算回路にあっては、それぞ
れのステージでの主要な演算処理となる加算処理が、キ
ャリーが順次上位側に伝幡していくキャリー伝幡形の加
算器（CPA）２によって行なわれている。このため、除
数及び被除数のデータ長が長くなると、加算処理におけ
るキャリー伝幡に時間がかかり、加算速度の低下を招く
ことになる。また、このような加算処理がそれぞれのス
テージを順次行なわれていくため、それぞれのステージ
での処理速度の低下は累積され、回路全体としての処理
速度が大幅に低下してしまう。
れのステージでの主要な演算処理となる加算処理が、キ
ャリーが順次上位側に伝幡していくキャリー伝幡形の加
算器（CPA）２によって行なわれている。このため、除
数及び被除数のデータ長が長くなると、加算処理におけ
るキャリー伝幡に時間がかかり、加算速度の低下を招く
ことになる。また、このような加算処理がそれぞれのス
テージを順次行なわれていくため、それぞれのステージ
での処理速度の低下は累積され、回路全体としての処理
速度が大幅に低下してしまう。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは除数及び被除数のデータ長
に依存することなく除算処理の高速化を達成し得る除算
回路を提供することにある。
り、その目的とするところは除数及び被除数のデータ長
に依存することなく除算処理の高速化を達成し得る除算
回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明は、除数を指定され
た倍数にしたがって正又は負に定数倍する定倍手段と、
被除数又は前段のシフト出力と前記定倍手段により得ら
れる除数の定倍値とをキャリー保存法により加算し、和
成分とキャリー成分とからなる加算結果を得る第１の加
算手段と、前記第１の加算手段により得られた和成分及
びキャリー成分それぞれの加算結果を基数に対応したシ
フト量にしたがってシフトしてシフト出力を得るシフト
手段と、前記シフト手段のそれぞれのシフト出力のうち
上位所定ビットを加算する第２の加算手段と、前記第２
の加算手段の加算結果と除数の倍数値との大小を比較
し、比較結果に基づいて前記定倍手段の倍数を指定し、
商の一部を複数ビット得る比較手段とから構成される。
た倍数にしたがって正又は負に定数倍する定倍手段と、
被除数又は前段のシフト出力と前記定倍手段により得ら
れる除数の定倍値とをキャリー保存法により加算し、和
成分とキャリー成分とからなる加算結果を得る第１の加
算手段と、前記第１の加算手段により得られた和成分及
びキャリー成分それぞれの加算結果を基数に対応したシ
フト量にしたがってシフトしてシフト出力を得るシフト
手段と、前記シフト手段のそれぞれのシフト出力のうち
上位所定ビットを加算する第２の加算手段と、前記第２
の加算手段の加算結果と除数の倍数値との大小を比較
し、比較結果に基づいて前記定倍手段の倍数を指定し、
商の一部を複数ビット得る比較手段とから構成される。
また、本発明は、除数を指定された倍数にしたがって正
又は負に定数倍する定倍手段と、被除数又は前段のシフ
ト出力と前記定倍手段により得られる除数の定倍値とを
キャリー保存法により加算し、和成分とキャリー成分と
からなる加算結果を得る第１の加算手段と、前記第１の
加算手段により得られた和成分及びキャリー成分のそれ
ぞれの加算結果を基数に対応したシフト量にしたがって
シフトしてシフト出力を得るシフト手段と、前記シフト
手段のそれぞれのシフト出力のうち上位所定ビットを加
算する第２の加算手段と、被除数又は前段の第２の加算
手段の加算結果と前段の定倍手段により得られる除数の
定倍値とのそれぞれ上位所定ビットを加算する第３の加
算手段と、前記第３の加算手段の加算結果と除数の倍数
値との大小を比較し、比較結果に基づいて前記定倍手段
の倍数を指定し、商の一部を複数ビット得る比較手段と
から構成される。
又は負に定数倍する定倍手段と、被除数又は前段のシフ
ト出力と前記定倍手段により得られる除数の定倍値とを
キャリー保存法により加算し、和成分とキャリー成分と
からなる加算結果を得る第１の加算手段と、前記第１の
加算手段により得られた和成分及びキャリー成分のそれ
ぞれの加算結果を基数に対応したシフト量にしたがって
シフトしてシフト出力を得るシフト手段と、前記シフト
手段のそれぞれのシフト出力のうち上位所定ビットを加
算する第２の加算手段と、被除数又は前段の第２の加算
手段の加算結果と前段の定倍手段により得られる除数の
定倍値とのそれぞれ上位所定ビットを加算する第３の加
算手段と、前記第３の加算手段の加算結果と除数の倍数
値との大小を比較し、比較結果に基づいて前記定倍手段
の倍数を指定し、商の一部を複数ビット得る比較手段と
から構成される。
（作用） 上記構成において、本発明は、除数の定倍値を用いてキ
ャリー保存法による加算により順次部分剰余を算出し、
この部分剰余に対応した値と除数の倍数値との比較結果
から商の一部を複数ビット得るとともに、除数の定倍値
を決定する演算処理を繰り返し行なうようにしている。
ャリー保存法による加算により順次部分剰余を算出し、
この部分剰余に対応した値と除数の倍数値との比較結果
から商の一部を複数ビット得るとともに、除数の定倍値
を決定する演算処理を繰り返し行なうようにしている。
（実施例） 以下、図面を用いて本発明の実施例を説明する。
第１図は本発明に係る除算回路の構成の一実施例を示す
図である同図に示す実施例の除算回路は、高基数を用い
る繰り返し演算方式の除算回路である。
図である同図に示す実施例の除算回路は、高基数を用い
る繰り返し演算方式の除算回路である。
第１図において、除算回路は、定倍器11、キャリーセー
ブ形の加算器（CSA）12及びキャリー伝幡形の加算器（C
PA）13、シフタ14、比較回路15を有してなる１ステージ
分の演算部がステージ縦続接続されて構成されている。
ブ形の加算器（CSA）12及びキャリー伝幡形の加算器（C
PA）13、シフタ14、比較回路15を有してなる１ステージ
分の演算部がステージ縦続接続されて構成されている。
定倍器11は、除数に指示された倍数を掛けて正又は負に
定倍し、除数の定倍値をCSA12の一方の入力に与える。
定倍器11は、除数の定倍値を負とする場合には、除数に
倍数を掛けた値に対して１の補数をとる。
定倍し、除数の定倍値をCSA12の一方の入力に与える。
定倍器11は、除数の定倍値を負とする場合には、除数に
倍数を掛けた値に対して１の補数をとる。
CSA12は、前ステージにおけるCSA12の加算結果における
和成分及びキャリー成分と定倍器11から与えられる除数
の定倍値との３入力をキャリー保存方式により加算し、
和成分とキャリー成分とからなる加算結果を得る。な
お、初段ステージにおけるCSA12の和成分の入力は被除
数となり、キャリー成分の入力は“0"となる。加算結果
の和成分及びキャリー成分は、それぞれ対応したシフタ
14に与えられる。
和成分及びキャリー成分と定倍器11から与えられる除数
の定倍値との３入力をキャリー保存方式により加算し、
和成分とキャリー成分とからなる加算結果を得る。な
お、初段ステージにおけるCSA12の和成分の入力は被除
数となり、キャリー成分の入力は“0"となる。加算結果
の和成分及びキャリー成分は、それぞれ対応したシフタ
14に与えられる。
シフタ14は、それぞれ与えられた加算結果の和成分、キ
ャリー成分を、（log2基数）で示されるシフト量でけ上
位方向にシフトする。それぞれのシフタ14のシフト出力
は、次段ステージのCSA12の一方の入力に与えられる。
ャリー成分を、（log2基数）で示されるシフト量でけ上
位方向にシフトする。それぞれのシフタ14のシフト出力
は、次段ステージのCSA12の一方の入力に与えられる。
また、シフタ14のシフト出力の上位数ビットは、同段ス
テージのCPA13に与えられる。すなわち、CPA13に与えら
れるシフト出力は、次段の定倍器11に指示する倍数を決
定するために用いられるので、前述したように、シフト
出力の全ビットを必要とせず、次段の演算処理が収束す
るような除数の倍数を得るに必要なビット数となる。こ
のビット数は、除数や被除数のビット長に依らず、設定
された基数によって決まり、例えば基数を４とした場合
には、シフト出力のうち上位６ビット程度となる。
テージのCPA13に与えられる。すなわち、CPA13に与えら
れるシフト出力は、次段の定倍器11に指示する倍数を決
定するために用いられるので、前述したように、シフト
出力の全ビットを必要とせず、次段の演算処理が収束す
るような除数の倍数を得るに必要なビット数となる。こ
のビット数は、除数や被除数のビット長に依らず、設定
された基数によって決まり、例えば基数を４とした場合
には、シフト出力のうち上位６ビット程度となる。
CPA13は、それぞれのシフタ14から与えられる所定ビッ
ト長のシフト出力をキャリー伝幡方式により加算し、両
入力のキャリーを含む完全な和を求める。得られた和
は、それぞれの比較回路15に与えられる。
ト長のシフト出力をキャリー伝幡方式により加算し、両
入力のキャリーを含む完全な和を求める。得られた和
は、それぞれの比較回路15に与えられる。
比較回路15は、除数を定倍する倍数（Ca,Cb,……）の数
だけ同段ステージに設けられており、CPA13の加算結果
とそれぞれ対応する除数の定倍値（除数×Ca,除数×Cb,
……）との大小を比較する。比較回路15は、比較結果を
商として商レジスタへ与え、比較結果にしたがって次段
ステージにおける除数の倍数を次段ステージの定倍器11
に指示する。
だけ同段ステージに設けられており、CPA13の加算結果
とそれぞれ対応する除数の定倍値（除数×Ca,除数×Cb,
……）との大小を比較する。比較回路15は、比較結果を
商として商レジスタへ与え、比較結果にしたがって次段
ステージにおける除数の倍数を次段ステージの定倍器11
に指示する。
このような構成にあっては、それぞれのステージにおい
て、キャリー保存形の加算器（CSA）12によって部分剰
余が仮りの和成分とキャリー成分とに分離されて求めら
れ、それぞれが次段ステージへと順次与えられる。した
がって、除算回路の主要な演算処理となる部分剰余の算
出にあっては、下位から上位へのキャリー伝幡がないた
め、除数及び被除数のデータ長に依存することなく処理
速度が決まり、それぞれのステージでの遅延時間を従来
に比して短縮することができる。
て、キャリー保存形の加算器（CSA）12によって部分剰
余が仮りの和成分とキャリー成分とに分離されて求めら
れ、それぞれが次段ステージへと順次与えられる。した
がって、除算回路の主要な演算処理となる部分剰余の算
出にあっては、下位から上位へのキャリー伝幡がないた
め、除数及び被除数のデータ長に依存することなく処理
速度が決まり、それぞれのステージでの遅延時間を従来
に比して短縮することができる。
また、次段ステージにおける除数の倍数を決定するため
に、部分剰余の完全な和が必要となり、この和を得るた
めにはキャリー伝幡形の加算器13が必要となる。しかし
ながら、基数が大きな場合であっても、除数の倍数を決
定するに必要な情報は、部分剰余のうち上位数ビットで
あるため、加算器13での加算処理にはさほど長い時間は
かからない。
に、部分剰余の完全な和が必要となり、この和を得るた
めにはキャリー伝幡形の加算器13が必要となる。しかし
ながら、基数が大きな場合であっても、除数の倍数を決
定するに必要な情報は、部分剰余のうち上位数ビットで
あるため、加算器13での加算処理にはさほど長い時間は
かからない。
これらのことから、上述した除算回路にあっては、除数
及び被除数のデータ長によらず、除算処理を高速に行な
うことが可能となる。
及び被除数のデータ長によらず、除算処理を高速に行な
うことが可能となる。
次に、本発明の他の実施例を説明する。
第２図は本発明に係る除算回路の一実施例における構成
を示す図である。なお、第２図において、第１図と同符
号のものは同一機能を有するものであり、その説明は省
略する。
を示す図である。なお、第２図において、第１図と同符
号のものは同一機能を有するものであり、その説明は省
略する。
第２図において、第２図に示す除算回路の特徴とすると
ころは、第１図に示す除算回路に比して、１ステージに
部分剰余を得るCSA12の他に２つのCPA17,18を設け、CPA
17と前段のCPA18により比較回路15の一方の入力を生成
するようにしたことにある。すなわち、第１図に示す構
成にあっては、CSA12により得られたそれぞれの加算結
果のシフト値をCPA13で加算して得られる比較回路15の
一方の入力を、第２図に示す構成では、前段ステージに
おけるそれぞれのシフト出力の上位数ビットを加算する
CPA18により得られた加算結果と定倍器11における除数
の定倍値の上位数ビットとをCPA17により加算して求め
られる加算結果としている。
ころは、第１図に示す除算回路に比して、１ステージに
部分剰余を得るCSA12の他に２つのCPA17,18を設け、CPA
17と前段のCPA18により比較回路15の一方の入力を生成
するようにしたことにある。すなわち、第１図に示す構
成にあっては、CSA12により得られたそれぞれの加算結
果のシフト値をCPA13で加算して得られる比較回路15の
一方の入力を、第２図に示す構成では、前段ステージに
おけるそれぞれのシフト出力の上位数ビットを加算する
CPA18により得られた加算結果と定倍器11における除数
の定倍値の上位数ビットとをCPA17により加算して求め
られる加算結果としている。
したがって、このような方法にあっては、CSA12による
部分剰余の算出と、比較回路15による比較処理が並行し
て行なわれるので、第１図に示した構成に比して、次段
ステージにおける除数の定倍値をより速く得ることが可
能となる。これにより、１ステージ当りの遅延時間がよ
り短縮され、除算処理をより高速に行うことができるよ
うになる。
部分剰余の算出と、比較回路15による比較処理が並行し
て行なわれるので、第１図に示した構成に比して、次段
ステージにおける除数の定倍値をより速く得ることが可
能となる。これにより、１ステージ当りの遅延時間がよ
り短縮され、除算処理をより高速に行うことができるよ
うになる。
［発明の効果］ 以上説明したように、この発明によれば、除数の定倍値
を用いてキャリー保存法による加算により順次部分剰余
を算出して商を逐次求めるようにしているので、除数及
び被除数のデータ長に依存することなく除算処理の高速
化を達成することができるようになる。
を用いてキャリー保存法による加算により順次部分剰余
を算出して商を逐次求めるようにしているので、除数及
び被除数のデータ長に依存することなく除算処理の高速
化を達成することができるようになる。
【図面の簡単な説明】 第１図は本発明に係る除算回路の一実施例の構成を示す
図。 第２図は本発明に係る除算回路の他の実施例の構成を示
す図。 第３図及び第４図は従来の除算回路の構成を示す図であ
る。 2,13,17,18……キャリー伝幡形の加算器 3,5,14……シフタ 4,11……定倍器 6,15……比較回路 12……キャリー保存形の加算器
図。 第２図は本発明に係る除算回路の他の実施例の構成を示
す図。 第３図及び第４図は従来の除算回路の構成を示す図であ
る。 2,13,17,18……キャリー伝幡形の加算器 3,5,14……シフタ 4,11……定倍器 6,15……比較回路 12……キャリー保存形の加算器
Claims (2)
- 【請求項１】除数を指定された倍数にしたがって正又は
負に定数倍する定倍手段と、 被除数又は前段のシフト出力と前記定倍手段により得ら
れる除数の定倍値とをキャリー保存法により加算し、和
成分とキャリー成分とからなる加算結果を得る第１の加
算手段と、 前記第１の加算手段により得られた和成分及びキャリー
成分のそれぞれの加算結果を基数に対応したシフト量に
したがってシフトしてシフト出力を得るシフト手段と、 前記シフト手段のそれぞれのシフト出力のうち上位所定
ビットを加算する第２の加算手段と、 前記第２の加算手段の加算結果と除数の倍数値との大小
を比較し、比較結果に基づいて前記定倍手段の倍数を指
定し、商の一部を複数ビット得る比較手段とを有し、繰
り返し演算により遂次商を求めることを特徴とする除算
回路。 - 【請求項２】除数を指定された倍数にしたがって正又は
負に定数倍する定倍手段と、 被除数又は前段のシフト出力と前記定倍手段により得ら
れる除数の定倍値とをキャリー保存法により加算し、和
成分とキャリー成分とからなる加算結果を得る第１の加
算手段と、 前記第１の加算手段により得られた和成分及びキャリー
成分のそれぞれの加算結果を基数に対応したシフト量に
したがってシフトしてシフト出力を得るシフト手段と、 前記シフト手段のそれぞれのシフト出力のうち上位所定
ビットを加算する第２の加算手段と、 被除数又は前段の第２の加算手段の加算結果と前段の定
倍手段により得られる除数の定倍値とのそれぞれ上位所
定ビットを加算する第３の加算手段と、 前記第３の加算手段の加算結果と除数の倍数値との大小
を比較し、比較結果に基づいて前記定倍手段の倍数を指
定し、商の一部を複数ビット得る比較手段と、 を有し、繰り返し演算により遂次商を求めることを特徴
とする除算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325741A JPH0731592B2 (ja) | 1990-11-29 | 1990-11-29 | 除算回路 |
| US07/796,426 US5177703A (en) | 1990-11-29 | 1991-11-22 | Division circuit using higher radices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325741A JPH0731592B2 (ja) | 1990-11-29 | 1990-11-29 | 除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04205026A JPH04205026A (ja) | 1992-07-27 |
| JPH0731592B2 true JPH0731592B2 (ja) | 1995-04-10 |
Family
ID=18180139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325741A Expired - Fee Related JPH0731592B2 (ja) | 1990-11-29 | 1990-11-29 | 除算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5177703A (ja) |
| JP (1) | JPH0731592B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381380A (en) * | 1992-05-18 | 1995-01-10 | Sharp Kabushiki Kaisha | Divide circuit having high-speed operating capability |
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| JP3660075B2 (ja) * | 1996-10-04 | 2005-06-15 | 株式会社ルネサステクノロジ | 除算装置 |
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