JPH04172526A - 浮動小数点除算器 - Google Patents
浮動小数点除算器Info
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- JPH04172526A JPH04172526A JP2299942A JP29994290A JPH04172526A JP H04172526 A JPH04172526 A JP H04172526A JP 2299942 A JP2299942 A JP 2299942A JP 29994290 A JP29994290 A JP 29994290A JP H04172526 A JPH04172526 A JP H04172526A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、計算機の浮動小数点プロセッサで除算を行
う浮動小数点除算器に関し、特に加減算器とセレクタか
らなる繰り返し型除算器に関する。
う浮動小数点除算器に関し、特に加減算器とセレクタか
らなる繰り返し型除算器に関する。
（従来の技術）
除算回路では、乗算のように２次のブースや＋７ラスー
ツリー（Ｗａｌｌａｃｅ ｔｒｅｅ）と言った高速化
のためのアルゴリズムが存在しないので、−殻内には次
に示す繰り返し型の除算方式が用いられる。すなわち、
部分剰余（初回は非除数）と除数を比較し、部分除数か
ら除数を定倍したものを加減算して次の演算の部分剰余
を算出する。これはわれわれが筆算で除算を行うのと同
じである。
ツリー（Ｗａｌｌａｃｅ ｔｒｅｅ）と言った高速化
のためのアルゴリズムが存在しないので、−殻内には次
に示す繰り返し型の除算方式が用いられる。すなわち、
部分剰余（初回は非除数）と除数を比較し、部分除数か
ら除数を定倍したものを加減算して次の演算の部分剰余
を算出する。これはわれわれが筆算で除算を行うのと同
じである。
このような繰り返し型の除算方式に対して、ニュートン
ラブラン法を用いて収束させる方式も考えられる。しか
しながらこの方式では、初期近似値をＲＯＭから引いた
り、あるいは収束式中に乗算が含まれるなどの事実があ
り、前記繰り返し型に比べて特に優位性は認められない
。
ラブラン法を用いて収束させる方式も考えられる。しか
しながらこの方式では、初期近似値をＲＯＭから引いた
り、あるいは収束式中に乗算が含まれるなどの事実があ
り、前記繰り返し型に比べて特に優位性は認められない
。
従ってここでは、前記繰り返し演算型の除算器を考える
。この演算方式に関しては、「コンピュータの高速演算
方式」 （垢離 監訳・Ｋａｉ Ｈｗ ａ ｎ ｇ著
、近代科学社）に、回数型除算方式、非回復型除算方式
、高基数非回復演算方式、等の種々の演算方式が記載さ
れている。しかしながらこれらはいずれも基本的には同
じ方式であり、回路としては加減算器とセレクタで構成
できるため、回路規模を小さくできる利点がある。また
、必要に応じて加減算器をシリアルに繋げることで出力
のクロック数を少なくすることも可能である。
。この演算方式に関しては、「コンピュータの高速演算
方式」 （垢離 監訳・Ｋａｉ Ｈｗ ａ ｎ ｇ著
、近代科学社）に、回数型除算方式、非回復型除算方式
、高基数非回復演算方式、等の種々の演算方式が記載さ
れている。しかしながらこれらはいずれも基本的には同
じ方式であり、回路としては加減算器とセレクタで構成
できるため、回路規模を小さくできる利点がある。また
、必要に応じて加減算器をシリアルに繋げることで出力
のクロック数を少なくすることも可能である。
（発明が解決しようとする課題）
前記除算器のみならず、計算機による演算では、浮動小
数点表示による演算方式を取ることが多い。これは浮動
小数点表示にすることによって計算機内で扱える数の範
囲が著しく拡大するためである。また、このような浮動
小数点演算を効率よく行うために、各種の浮動小数点プ
ロセッサ（Ｆ Ｐ Ｃ）が開発されている。
数点表示による演算方式を取ることが多い。これは浮動
小数点表示にすることによって計算機内で扱える数の範
囲が著しく拡大するためである。また、このような浮動
小数点演算を効率よく行うために、各種の浮動小数点プ
ロセッサ（Ｆ Ｐ Ｃ）が開発されている。
このような浮動小数点プロセッサでは、一般に単精度モ
ードと倍精度モードと言う２つのモードが使用される。
ードと倍精度モードと言う２つのモードが使用される。
−殻内には、単精度モードは３２ビツト長で、倍精度モ
ードは６４ビツト長である。
ードは６４ビツト長である。
しかしながら、単精度浮動小数点方式では３２ビツト中
に指数と仮数とが存在するため、仮数部の精度は固定小
数点演算の場合ｊりも悪くなる。
に指数と仮数とが存在するため、仮数部の精度は固定小
数点演算の場合ｊりも悪くなる。
また近年のＲＩＳＣプロセッサのようにパイプライン演
算を行うプロセッサでは、パイプラインを乱さないよう
な演算が求められている。ところがこの場合、浮動小数
点プロセッサの内部バスが単精度幅であると、倍精度演
算が発生した場合、パイプラインに乱れが生じてしまう
。このような現象を防ぐために、浮動小数点プロセッサ
内のレジスタと演算器の間を倍精度の幅を持つバスによ
って結合し、浮動小数点プロセッサ内でパイプラインの
乱れを生じることなく演算を行える様にしている。
算を行うプロセッサでは、パイプラインを乱さないよう
な演算が求められている。ところがこの場合、浮動小数
点プロセッサの内部バスが単精度幅であると、倍精度演
算が発生した場合、パイプラインに乱れが生じてしまう
。このような現象を防ぐために、浮動小数点プロセッサ
内のレジスタと演算器の間を倍精度の幅を持つバスによ
って結合し、浮動小数点プロセッサ内でパイプラインの
乱れを生じることなく演算を行える様にしている。
この様な倍精度バスを備える浮動小数点プロセッサでは
、逆に単精度演算を行う場合、演算に必要のない下位ビ
ットには０を埋めて演算を行っている。したがって単精
度演算では、回路の半分は無駄に使われていることにな
る。
、逆に単精度演算を行う場合、演算に必要のない下位ビ
ットには０を埋めて演算を行っている。したがって単精
度演算では、回路の半分は無駄に使われていることにな
る。
この発明は、前記の観点に関してなされたもので、倍精
度バス幅を有する浮動小数点除算器において、回路量を
殆ど増やすことなく単精度演算を２つ並列に処理する機
能を備えた除算器を提供し、回路の有効利用を図ること
を目的とする。
度バス幅を有する浮動小数点除算器において、回路量を
殆ど増やすことなく単精度演算を２つ並列に処理する機
能を備えた除算器を提供し、回路の有効利用を図ること
を目的とする。
［発明の構成］
（課題を解決するための手段）
この発明では、前記課題を解決するために、除算回路の
仮数部演算部分が、部分剰余データと除数データの入力
に対して該部分剰余データをデコードしあるいは前記部
分剰余データと除数データとを比較して除数データを定
倍し出力する手段と、部分剰余の符号データによって加
算と減算を切り換えることが可能でありかつ前記出力手
段の出力と前記部分剰余データとを入力して次の部分剰
余を算出する加減算器、とからなる浮動小数点除算器に
おいて、前記出力手段と前記加減算器とをそれぞれが半
分のビット幅を有する第１．第２の出力手段と第１．第
２の加減算器で構成し、前記各データの上位および下位
の半分のビットを各第１．第２の出力手段と第１．第２
の加減算器に別個に入力すると共に、前記下位のビット
が入力される第２の加減算器から発生したキャリーを前
記上位のビットが入力される第１の加減算器に入力する
かどうかを外部制御信号に応答して選択する選択手段を
備えたことを要旨とする。
仮数部演算部分が、部分剰余データと除数データの入力
に対して該部分剰余データをデコードしあるいは前記部
分剰余データと除数データとを比較して除数データを定
倍し出力する手段と、部分剰余の符号データによって加
算と減算を切り換えることが可能でありかつ前記出力手
段の出力と前記部分剰余データとを入力して次の部分剰
余を算出する加減算器、とからなる浮動小数点除算器に
おいて、前記出力手段と前記加減算器とをそれぞれが半
分のビット幅を有する第１．第２の出力手段と第１．第
２の加減算器で構成し、前記各データの上位および下位
の半分のビットを各第１．第２の出力手段と第１．第２
の加減算器に別個に入力すると共に、前記下位のビット
が入力される第２の加減算器から発生したキャリーを前
記上位のビットが入力される第１の加減算器に入力する
かどうかを外部制御信号に応答して選択する選択手段を
備えたことを要旨とする。
（作用）
この装置によって倍精度の除算を実行する場合は、外部
制御信号によって下位のビットが入力される第２の加減
算器のキャリーが、上位ビットが入力される第１の加減
算器に入力されるように選択手段を設定する。このよう
にすることによって、第１．第２の加減算器は２倍のビ
ット幅を有する加減算器として動作し、倍精度演算に対
応することが出来る。一方この装置によって単精度並列
演算を行う場合は、外部制御信号によりて第２の加減算
器のキャリーが第１の加減算器のキャリーに入力されな
いように選択手段を設定する。これによって、上位のビ
ットが入力される第１の出力手段と第１の加減算器によ
って、入力データの前半のビットに書き込まれた第１の
単精度データを演算処理し、下位のビットが入力される
第２の出力手段と第２の加減算器によって、入力データ
の後半のビットに書き込まれた第２の単精度データを演
算処理することができる。その結果、単精度並列の演算
処理が可能となる。
制御信号によって下位のビットが入力される第２の加減
算器のキャリーが、上位ビットが入力される第１の加減
算器に入力されるように選択手段を設定する。このよう
にすることによって、第１．第２の加減算器は２倍のビ
ット幅を有する加減算器として動作し、倍精度演算に対
応することが出来る。一方この装置によって単精度並列
演算を行う場合は、外部制御信号によりて第２の加減算
器のキャリーが第１の加減算器のキャリーに入力されな
いように選択手段を設定する。これによって、上位のビ
ットが入力される第１の出力手段と第１の加減算器によ
って、入力データの前半のビットに書き込まれた第１の
単精度データを演算処理し、下位のビットが入力される
第２の出力手段と第２の加減算器によって、入力データ
の後半のビットに書き込まれた第２の単精度データを演
算処理することができる。その結果、単精度並列の演算
処理が可能となる。
（実施例）
第１図はこの発明の一実施例にかかる非回復型除算器の
、特に除算セルの構成を示す回路ブロック図である。図
示の除算器は、ＩＥＥＥ７５４に定められた倍精度、単
精度フォーマットに準拠して構成されている。なお、指
数部の演算回路は、第１図では省略されており、仮数部
の構成のみが示されている。
、特に除算セルの構成を示す回路ブロック図である。図
示の除算器は、ＩＥＥＥ７５４に定められた倍精度、単
精度フォーマットに準拠して構成されている。なお、指
数部の演算回路は、第１図では省略されており、仮数部
の構成のみが示されている。
第３図に、前記ＩＥＥＥ７５４に定める倍精度、単精度
フォーマットを示す。図示のように、倍精度、単精度の
ためのビットフィールドフォーマットは、共に１ビツト
の符号部（ｓ ｉ ｇｎ）と１１ビツト、８ビツトの指
数部、５２ビツト、２３ビツトの仮数部からなっており
、倍精度フォーマットは全体で６４ビツト、単精度フォ
ーマットは３２ビツトで構成されている。
フォーマットを示す。図示のように、倍精度、単精度の
ためのビットフィールドフォーマットは、共に１ビツト
の符号部（ｓ ｉ ｇｎ）と１１ビツト、８ビツトの指
数部、５２ビツト、２３ビツトの仮数部からなっており
、倍精度フォーマットは全体で６４ビツト、単精度フォ
ーマットは３２ビツトで構成されている。
第４図は、前記第１図の回路に入力されるデータのフォ
ーマットを示すもので、この実施例では図示のように仮
数部に隠れビット（ｈｉｄｄｅｎｂｉｔ）を採用してい
るため、倍精度演算時の仮数部精度は（符号ビット）＋
（隠れビット）＋（仮数部５２ビツト）で、５４ビツト
となる。また同様に、単精度演算時の仮数部精度は（符
号ビット）＋（隠れビット）＋（仮数部２３ビツト）で
、全体で２５ビツトとなる。したがって、倍精度演算を
行うに必要な５４ビツト中には第４図に示すように、単
精度演算を２つ並列に行うに足る充分なビット数が含ま
れていることがわかる。すなわち、単精度演算を並行し
て行うには、２５Ｘ２−５０ビツトが必要であるが、倍
精度演算は５４ビツトであるので、ビット数に問題はな
い。
ーマットを示すもので、この実施例では図示のように仮
数部に隠れビット（ｈｉｄｄｅｎｂｉｔ）を採用してい
るため、倍精度演算時の仮数部精度は（符号ビット）＋
（隠れビット）＋（仮数部５２ビツト）で、５４ビツト
となる。また同様に、単精度演算時の仮数部精度は（符
号ビット）＋（隠れビット）＋（仮数部２３ビツト）で
、全体で２５ビツトとなる。したがって、倍精度演算を
行うに必要な５４ビツト中には第４図に示すように、単
精度演算を２つ並列に行うに足る充分なビット数が含ま
れていることがわかる。すなわち、単精度演算を並行し
て行うには、２５Ｘ２−５０ビツトが必要であるが、倍
精度演算は５４ビツトであるので、ビット数に問題はな
い。
第１図に示す回路では、以上の点を考慮し、特に単精度
演算時において、単精度演算を２つ並行して行えるよう
に構成することによって、処理能力の向上を図っている
。なお、第１図では、除算の部分剰余を求める部分（除
算セル）のみを示しており、徐算器全体としての実施例
は、第５、第６図に示す。
演算時において、単精度演算を２つ並行して行えるよう
に構成することによって、処理能力の向上を図っている
。なお、第１図では、除算の部分剰余を求める部分（除
算セル）のみを示しており、徐算器全体としての実施例
は、第５、第６図に示す。
１１図において、部分剰余データ１（初回は被除数）と
除数ｆ−夕２は、前記第４図に示したデータ構造を有し
ていて、それぞれ５４ビツトで構成される。この回路で
は、これら各データ１．２は、上位と下位の２７ビツト
ずつに分割され、上位ビットは第１のセレクタ３、第１
の加減算器４に入力され、下位ビットは第２のセレクタ
５、第２の加減算器６に入力される。なお、７．８は倍
精度演算時と単精度並列演算時とを切り換えるための第
３．第４のセレクタであり、それぞれに外部切替え信号
９が入力されている。なお、前記各セレクタおよび各加
減算器はそれぞれ２７ビツトで構成されている。
除数ｆ−夕２は、前記第４図に示したデータ構造を有し
ていて、それぞれ５４ビツトで構成される。この回路で
は、これら各データ１．２は、上位と下位の２７ビツト
ずつに分割され、上位ビットは第１のセレクタ３、第１
の加減算器４に入力され、下位ビットは第２のセレクタ
５、第２の加減算器６に入力される。なお、７．８は倍
精度演算時と単精度並列演算時とを切り換えるための第
３．第４のセレクタであり、それぞれに外部切替え信号
９が入力されている。なお、前記各セレクタおよび各加
減算器はそれぞれ２７ビツトで構成されている。
また、前記第１．第２のセレクタ３．５は、部分剰余デ
ータ１と除数データ２とを入力し、部分剰余データ１を
デコードもしくは除数データ２と比較し、除数データ２
を定倍（０も含む）して出力する機能を有している。加
減算器４，６は、セレクタ３．５の出力を入力しかつ部
分剰余データ１を入力して、次の部分剰余を算出する機
能を有し、符号データによって加算と減算を切り換える
ことが可能なように構成されている。
ータ１と除数データ２とを入力し、部分剰余データ１を
デコードもしくは除数データ２と比較し、除数データ２
を定倍（０も含む）して出力する機能を有している。加
減算器４，６は、セレクタ３．５の出力を入力しかつ部
分剰余データ１を入力して、次の部分剰余を算出する機
能を有し、符号データによって加算と減算を切り換える
ことが可能なように構成されている。
以上のような回路において、今、倍精度演算を行う場合
を考えると、第２の加減算器６からのキャリーアウトが
第１の加減算器４のキヤ、リーインへ入る。ように、外
部制御信号９によってセレクタ８を設定する。この設定
状態では、第１図の回路は第２図に示す回路、すなわち
５４ビツトのセレクタ１０と５４１、ビットの加減算器
１１とで構成される従来の除算器と等価の構造を取るこ
とになる。
を考えると、第２の加減算器６からのキャリーアウトが
第１の加減算器４のキヤ、リーインへ入る。ように、外
部制御信号９によってセレクタ８を設定する。この設定
状態では、第１図の回路は第２図に示す回路、すなわち
５４ビツトのセレクタ１０と５４１、ビットの加減算器
１１とで構成される従来の除算器と等価の構造を取るこ
とになる。
したがって、倍精度の除算を実施することが出来る。
次に単精度を並列演算する場合について考える。
この場合は、第１の加減算器４に入るキャリーが０とな
るように、外部制御信号９によってセレクタ８を設定し
、さらに加減算器６に入る被除数データ１の符号が第２
のセレクタ５に入力されるように、セレクタ７を外部制
御信号９によって設定する。以上の設定により、第４図
に示されるように、２つの単精度データが並列に演算さ
れる。
るように、外部制御信号９によってセレクタ８を設定し
、さらに加減算器６に入る被除数データ１の符号が第２
のセレクタ５に入力されるように、セレクタ７を外部制
御信号９によって設定する。以上の設定により、第４図
に示されるように、２つの単精度データが並列に演算さ
れる。
なお第１図には仮数部の演算回路のみが示されている。
実際に除算回路を構成する場合にはさらに指数部の演算
回路か必要であり、そのため単精度並列演算を行うこの
発明では、指数部演算回路がさらにもう１つ必要である
。ところが指数部演算回路ハ、処理するビット幅が小さ
いので回路量は仮数部回路に比べて非常に小さい。また
切替えのための前記セレクタは、数十個のトランジスタ
テ済むので、この発明にしたがって単精度並列演算を実
行する除算器を構成した場合、増加する回路量は問題に
ならない程度である。
回路か必要であり、そのため単精度並列演算を行うこの
発明では、指数部演算回路がさらにもう１つ必要である
。ところが指数部演算回路ハ、処理するビット幅が小さ
いので回路量は仮数部回路に比べて非常に小さい。また
切替えのための前記セレクタは、数十個のトランジスタ
テ済むので、この発明にしたがって単精度並列演算を実
行する除算器を構成した場合、増加する回路量は問題に
ならない程度である。
また、上記第１図に示す実施例においては、上記部分剰
余データ１かキャリーセーブの形で表わされ、上記第１
．第２の加減算器４，６が、キャリーセーブアダーを用
いて構成されている。
余データ１かキャリーセーブの形で表わされ、上記第１
．第２の加減算器４，６が、キャリーセーブアダーを用
いて構成されている。
第５図、第６図は、第１図に示したこの発明の除算セル
を用いて構成された、除算器を示す図である。第５図に
示す実施例は、第１図の部分剰余を求める除算セル１２
，１．．２．・・・をアレイ状に複数個縦積みしたもの
であり、部分剰余の繰り返しを別個の除算セルで行って
いる。なお図において１３は１ビツトのシフタ、１４は
商を記憶するレジスタである。この実施例では回路規模
は大きくなるが全体としての除算速度は速くなる特徴を
有している。
を用いて構成された、除算器を示す図である。第５図に
示す実施例は、第１図の部分剰余を求める除算セル１２
，１．．２．・・・をアレイ状に複数個縦積みしたもの
であり、部分剰余の繰り返しを別個の除算セルで行って
いる。なお図において１３は１ビツトのシフタ、１４は
商を記憶するレジスタである。この実施例では回路規模
は大きくなるが全体としての除算速度は速くなる特徴を
有している。
第６図の実施例は１個の除算セル１２によって繰り返し
演算を行い、商を求める型の除算器を示す。図において
、１５はレジスタ、１６は商を記憶するシフトレジスタ
である。この実施例−では、除算セル１２からの部分剰
余をシフトレジスタ１６のフリップ・フロップによって
ラッチした構成になっており、演算速度（クロック）は
かかるが回路量は少なくて済む特徴を有している。
演算を行い、商を求める型の除算器を示す。図において
、１５はレジスタ、１６は商を記憶するシフトレジスタ
である。この実施例−では、除算セル１２からの部分剰
余をシフトレジスタ１６のフリップ・フロップによって
ラッチした構成になっており、演算速度（クロック）は
かかるが回路量は少なくて済む特徴を有している。
［発明の効果］
以上実施例を挙げて説明したように、この発明の除算器
では、回路量を殆ど増加させることなく、倍精度と単精
度並列演算の両者が可能である。したがって、回路が有
効利用されると共に、単精度演算の場合の処理能力が倍
増゛する。そのためこの発明は、画像データ処理やベク
トル演算など、同じ様な計算を何回も行う処理に対して
、効果的である。
では、回路量を殆ど増加させることなく、倍精度と単精
度並列演算の両者が可能である。したがって、回路が有
効利用されると共に、単精度演算の場合の処理能力が倍
増゛する。そのためこの発明は、画像データ処理やベク
トル演算など、同じ様な計算を何回も行う処理に対して
、効果的である。
第１図はこの発明の一実施例にかかる除算器の主要部分
を示すプロ７ツク図、 第２図は第１図の除算器の動作説明のだめの回路ブロッ
ク図、 第３図はＩＥＥＥ７５４に準拠する倍精度と単精度デー
タのビットフィールドフォーマットを示す図、 第４図は第１図の回路に入力されるデータのフォーマッ
トを示す図、 第５図および第６図は第１図に示した回路を用いて構成
した除算器の構成を示す図である。 １・・・部分剰余データ ２・・・除数データ３．５
．．７．８・・・セレクタ ４．６・・・第１．第２の加減算器
を示すプロ７ツク図、 第２図は第１図の除算器の動作説明のだめの回路ブロッ
ク図、 第３図はＩＥＥＥ７５４に準拠する倍精度と単精度デー
タのビットフィールドフォーマットを示す図、 第４図は第１図の回路に入力されるデータのフォーマッ
トを示す図、 第５図および第６図は第１図に示した回路を用いて構成
した除算器の構成を示す図である。 １・・・部分剰余データ ２・・・除数データ３．５
．．７．８・・・セレクタ ４．６・・・第１．第２の加減算器
Claims (2)
- （１）除算回路の仮数部演算部分が、部分剰余データと
除数データの入力に対して該部分剰余データをデコード
しあるいは前記部分剰余データと除数データとを比較し
て除数データを定倍し出力する手段と、部分剰余の符号
データによって加算と減算を切り換えることが可能であ
りかつ前記出力手段の出力と前記部分剰余データとを入
力して次の部分剰余を算出する加減算器、とからなる浮
動小数点除算器において、 前記出力手段と前記加減算器とをそれぞれが半分のビッ
ト幅を有する第１、第２の出力手段と第１、第２の加減
算器で構成し、前記各データの上位および下位の半分の
ビットを各第１、第２の出力手段と第１、第２の加減算
器に別個に入力すると共に、前記下位のビットが入力さ
れる第２の加減算器から発生したキャリーを前記上位の
ビットが入力される第１の加減算器に入力するかどうか
を外部制御信号に応答して選択する選択手段を備えたこ
とを特徴とする、浮動小数点除算器。 - （２）前記部分剰余データはキャリーセーブの形で表さ
れ、かつ前記第１、第２の加減算器はキャリセーブアダ
ーを用いて構成されていることを特徴とする、請求項１
に記載の浮動小数点除算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299942A JPH04172526A (ja) | 1990-11-07 | 1990-11-07 | 浮動小数点除算器 |
| US07/787,926 US5206826A (en) | 1990-11-07 | 1991-11-06 | Floating-point division cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299942A JPH04172526A (ja) | 1990-11-07 | 1990-11-07 | 浮動小数点除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172526A true JPH04172526A (ja) | 1992-06-19 |
Family
ID=17878808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299942A Pending JPH04172526A (ja) | 1990-11-07 | 1990-11-07 | 浮動小数点除算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5206826A (ja) |
| JP (1) | JPH04172526A (ja) |
Cited By (2)
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| JP2002073323A (ja) * | 2000-08-28 | 2002-03-12 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
| US7243119B1 (en) | 2000-09-26 | 2007-07-10 | Hitachi, Ltd. | Floating point computing unit |
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1990
- 1990-11-07 JP JP2299942A patent/JPH04172526A/ja active Pending
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1991
- 1991-11-06 US US07/787,926 patent/US5206826A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5206826A (en) | 1993-04-27 |
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