JPS61166628A - 除算装置 - Google Patents
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- JPS61166628A JPS61166628A JP60005669A JP566985A JPS61166628A JP S61166628 A JPS61166628 A JP S61166628A JP 60005669 A JP60005669 A JP 60005669A JP 566985 A JP566985 A JP 566985A JP S61166628 A JPS61166628 A JP S61166628A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、除算装置に関し、特に２進数の高速除算に適
した除算装置に関するっ 〔発明の背景〕 ２進除算装置におする演算は、通常、被除数から除数を
引き放しく ｎｏｎ−ｒｅｓｔｏｒｉｎｇ）アルゴリズ
ムに従って繰返し減することにより行われる。従来、１
サイクル時間内に複数ビットの商を算出する除算装置に
おいては、部分剰余をシフトし、適当な除数の倍数との
加減算を行ない、得られた部分剰余の値から、複数ビッ
トの商の予測と次の演算のための部分剰余のシフト量決
定を行なっている。しかし、この方法には、シフト量が
加減算の結果によって定まるために、サイクル時間を短
くできないという欠点があった。この点を改善した反復
除算装置（特公昭４４−１７１８８号）では、部分剰余
と除数の上位３ビツトの値により２ビツトの商の算出を
行ない、シフト量が一定になるように考慮されている。
した除算装置に関するっ 〔発明の背景〕 ２進除算装置におする演算は、通常、被除数から除数を
引き放しく ｎｏｎ−ｒｅｓｔｏｒｉｎｇ）アルゴリズ
ムに従って繰返し減することにより行われる。従来、１
サイクル時間内に複数ビットの商を算出する除算装置に
おいては、部分剰余をシフトし、適当な除数の倍数との
加減算を行ない、得られた部分剰余の値から、複数ビッ
トの商の予測と次の演算のための部分剰余のシフト量決
定を行なっている。しかし、この方法には、シフト量が
加減算の結果によって定まるために、サイクル時間を短
くできないという欠点があった。この点を改善した反復
除算装置（特公昭４４−１７１８８号）では、部分剰余
と除数の上位３ビツトの値により２ビツトの商の算出を
行ない、シフト量が一定になるように考慮されている。
しかし、この反復除算装置では、除数の０ 、１／２
、３／４ 、１ 、３／２倍の各倍数値が必要であり、
特に３／２倍数値は、除算に先立って準備してぢかなけ
ればならない。更に、除算を開始する前に除数のＭＳＢ
（最上位ビット）が１となるように除数をシフトし、被
除数も同じ量だサシフトして正規化を行なわなければな
らない。このように除算に先立って種々の準備が必要で
あるために、除算そのものの演算よりも、それに先立つ
種々の前処理に時間が費やされるという欠点があった。
、３／４ 、１ 、３／２倍の各倍数値が必要であり、
特に３／２倍数値は、除算に先立って準備してぢかなけ
ればならない。更に、除算を開始する前に除数のＭＳＢ
（最上位ビット）が１となるように除数をシフトし、被
除数も同じ量だサシフトして正規化を行なわなければな
らない。このように除算に先立って種々の準備が必要で
あるために、除算そのものの演算よりも、それに先立つ
種々の前処理に時間が費やされるという欠点があった。
また、部分剰余と除数に応じて、倍数選択を行なう選択
回路が必要であり、このためハードウェア量が増加する
という欠点もあった。
回路が必要であり、このためハードウェア量が増加する
という欠点もあった。
更に、これら従来の除算装置においては、加減算のため
に除算以外の演算にも利用される全加算器が使われてい
るため、複数の選択器や種々の作業用レジスタが介在す
ることになり、１回の除算に要する時間が理論どおりに
短縮されない。
に除算以外の演算にも利用される全加算器が使われてい
るため、複数の選択器や種々の作業用レジスタが介在す
ることになり、１回の除算に要する時間が理論どおりに
短縮されない。
本発明の目的は、前記のような欠点のない高速の除算装
置を提供することにあるっ 〔発明の概要〕 本発明の除算装置の特徴は、複数の桁上保存加算器と半
桁上加算器と桁上先見回路とを２分岐トリー状に配置す
る。桁上先見回路は、桁上保存加算器の２組の出力の加
算の際に生ずべき全桁上値と、半桁上加算器出力値とこ
の半桁上加算器の分枝と対をなす分枝にある桁上保存加
算器の半加算値出力の１の補数値との加算の際に生ずべ
き全桁上値とを算出するようになっている。前記２分岐
トリーの各分岐の一方の分枝では除数加算を、他 、
：；■ 方の分枝では除数減算を並行して行なわせ、各段にどけ
る商の値くよって次の分枝の一方又は他方を選択すると
ともに、このようにして選択された分枝の桁上保存加算
器並びに半桁上加算器と、桁上先見回路の出力及び前段
の桁上先見回路の出力からその段の商出力を決定し、そ
して、最終段の出力を、各段の商出力の値に応じて選択
して、２分岐トリーの須点に位置する桁上保存加算器の
入力に接続することにより、１サイクルの動作で複数桁
の商を算出するところにある。
置を提供することにあるっ 〔発明の概要〕 本発明の除算装置の特徴は、複数の桁上保存加算器と半
桁上加算器と桁上先見回路とを２分岐トリー状に配置す
る。桁上先見回路は、桁上保存加算器の２組の出力の加
算の際に生ずべき全桁上値と、半桁上加算器出力値とこ
の半桁上加算器の分枝と対をなす分枝にある桁上保存加
算器の半加算値出力の１の補数値との加算の際に生ずべ
き全桁上値とを算出するようになっている。前記２分岐
トリーの各分岐の一方の分枝では除数加算を、他 、
：；■ 方の分枝では除数減算を並行して行なわせ、各段にどけ
る商の値くよって次の分枝の一方又は他方を選択すると
ともに、このようにして選択された分枝の桁上保存加算
器並びに半桁上加算器と、桁上先見回路の出力及び前段
の桁上先見回路の出力からその段の商出力を決定し、そ
して、最終段の出力を、各段の商出力の値に応じて選択
して、２分岐トリーの須点に位置する桁上保存加算器の
入力に接続することにより、１サイクルの動作で複数桁
の商を算出するところにある。
第１図は、本発明の一実施例として、２個の桁上保存加
算器並ひに１個の半桁上加算器をトリー状に２段接続し
た２進除算装置を、その構成の主要部について示したも
のである。ここでいう半桁上加算器とは、通常の桁上保
存加算器の半加算値、半桁上値の２組の出力のうち、半
桁上値だけを出力するように桁上保存加算器の回路を縮
少化したものである。
算器並ひに１個の半桁上加算器をトリー状に２段接続し
た２進除算装置を、その構成の主要部について示したも
のである。ここでいう半桁上加算器とは、通常の桁上保
存加算器の半加算値、半桁上値の２組の出力のうち、半
桁上値だけを出力するように桁上保存加算器の回路を縮
少化したものである。
この装置は、１動作サイクルで２ビツトの商を算出し、
演算速度としては、通常の全加算器を用いた除算装置の
１サイクル相当時間内で４ビツトの商を算出することが
できる。
演算速度としては、通常の全加算器を用いた除算装置の
１サイクル相当時間内で４ビツトの商を算出することが
できる。
１．３は、所要ビット（例えば６４ビツト）幅の桁上保
存加算器（以後Ｃ８Ａと略記）、５は、所要ビット幅の
半桁上加算器（以後ＨＣ８Ａと略記）である。Ｃ８Ａ３
はトリーの一方の分枝に相当して除数減算を担当し、Ｈ
Ｃ８Ａ５は他方の分枝に相当して除数加算を担当する。
存加算器（以後Ｃ８Ａと略記）、５は、所要ビット幅の
半桁上加算器（以後ＨＣ８Ａと略記）である。Ｃ８Ａ３
はトリーの一方の分枝に相当して除数減算を担当し、Ｈ
Ｃ８Ａ５は他方の分枝に相当して除数加算を担当する。
Ｃ８Ａｌはトリーの頂上に相当する。Ｃ８Ａｌの出力で
ある半加算値（以後Ｈ８Ｍと略記）と中桁上１’ｔｉ
（以後ＨＣＭと略記）は、左に１ビツトシフトされて、
Ｃ８Ａ３、ＨＣ８Ａ５双方の２つの入力に加えられるっ
ＨＣ８Ａ５の残り１人力には除数（以後ＤＲと略記）が
投入され、Ｃ８Ａ３の残り１人力にはＤＲの１の補数値
が投入されるっまた、Ｃ３Ａ３の入力のうち、ＨＣＭが
投入される入力のＬ８Ｂ（最下位ビット）には′１“が
設定される。これは、除数減算を行なうためにＤＲの２
の補数を生成することを目的としている。
ある半加算値（以後Ｈ８Ｍと略記）と中桁上１’ｔｉ
（以後ＨＣＭと略記）は、左に１ビツトシフトされて、
Ｃ８Ａ３、ＨＣ８Ａ５双方の２つの入力に加えられるっ
ＨＣ８Ａ５の残り１人力には除数（以後ＤＲと略記）が
投入され、Ｃ８Ａ３の残り１人力にはＤＲの１の補数値
が投入されるっまた、Ｃ３Ａ３の入力のうち、ＨＣＭが
投入される入力のＬ８Ｂ（最下位ビット）には′１“が
設定される。これは、除数減算を行なうためにＤＲの２
の補数を生成することを目的としている。
Ｃ８Ａ３の半加算値（以後Ｈ８Ｓと略記）及び半桁上値
（以後ＨＣ８と略記）、並びにＨＣ８Ａ５の出力（以後
１（ＣＡと略記）も同様に左に１ビツトシフトされ、Ｃ
８Ａｌの入力に配置されている選択器８．９に送られる
。Ｃ８Ａｌの入力にはレジスタＸ、Ｙ、Ｚが設けられて
おり、１回ループをまわるごとにそこにデータの設定が
行なわれる。
（以後ＨＣ８と略記）、並びにＨＣ８Ａ５の出力（以後
１（ＣＡと略記）も同様に左に１ビツトシフトされ、Ｃ
８Ａｌの入力に配置されている選択器８．９に送られる
。Ｃ８Ａｌの入力にはレジスタＸ、Ｙ、Ｚが設けられて
おり、１回ループをまわるごとにそこにデータの設定が
行なわれる。
ここで第２段目に２個のＣ８Ａを配置せず、一方をＣ８
Ａ、他方をＨＣ８Ａとしたのはゲート数量の減少のため
である。仮に、第２段目に２個のＣ、Ｓ Ａを配置した
とすると、それぞれ３組の入力のうち、２組には同じデ
ータが与えられ、残り１組には１の補数の関係をもつデ
ータが与えられる。
Ａ、他方をＨＣ８Ａとしたのはゲート数量の減少のため
である。仮に、第２段目に２個のＣ、Ｓ Ａを配置した
とすると、それぞれ３組の入力のうち、２組には同じデ
ータが与えられ、残り１組には１の補数の関係をもつデ
ータが与えられる。
Ｃ８Ａの半加算値出力の第りヒツ１−Ｈ３Ｌは３組の入
力を Ａふ、 ＢＱ 、 （：＝としてＨＳＬ＝ ＡＬ
ｅＢ＝■ＣＬ（（ｉｌ）Ｇ！排他的論理Ｈ’）で与えら
れ、 Ａ＝■ ＢＬｅ ら＝ｗ部 （己、酉はそれぞれＣ，、、Ｈ８Ｌの１の補数値）なる
関係が成立する。つまり、反転、非反転出力両方の得ら
れる相補型論理素子、たとえばＥＣＬ（エミッタ結合型
論理）素子を用いて回路を構成する場合には、半加算値
出力はどちらか一方の分枝のＣ８Ａで作成すればよく、
この半加、算値の反転出力を他方の分枝の半加算値出力
として使用できること゛になる。
力を Ａふ、 ＢＱ 、 （：＝としてＨＳＬ＝ ＡＬ
ｅＢ＝■ＣＬ（（ｉｌ）Ｇ！排他的論理Ｈ’）で与えら
れ、 Ａ＝■ ＢＬｅ ら＝ｗ部 （己、酉はそれぞれＣ，、、Ｈ８Ｌの１の補数値）なる
関係が成立する。つまり、反転、非反転出力両方の得ら
れる相補型論理素子、たとえばＥＣＬ（エミッタ結合型
論理）素子を用いて回路を構成する場合には、半加算値
出力はどちらか一方の分枝のＣ８Ａで作成すればよく、
この半加、算値の反転出力を他方の分枝の半加算値出力
として使用できること゛になる。
但し、ＬＳＢのみはＤＨ，の２の補数生成のために一方
の分枝のＣ８Ａ入力に１１“が設定されるので両校の半
加算値出力は同値となる。
の分枝のＣ８Ａ入力に１１“が設定されるので両校の半
加算値出力は同値となる。
２．４は、各Ｃ８Ａの２つの出力、すなわち半加算値と
半桁上値の全加算を、６はＨＣ８Ａ５の出力ＨＣ人とＣ
８Ａ３の半加算値出力反転値との全加算をそれぞれ行な
った場合に生じるべきＭＳＢへの桁上げＣＭｏ、Ｃ８ｏ
、ＣＡｏと、同じ（ＭＳＢの１ビツト下の桁（以後ＮＳ
Ｂと略記）への桁上げＣＭｌ、Ｃ３ｔ、ＣＡｔを出力す
る桁上先見回路（以後ＬＡＣと略記）である。
半桁上値の全加算を、６はＨＣ８Ａ５の出力ＨＣ人とＣ
８Ａ３の半加算値出力反転値との全加算をそれぞれ行な
った場合に生じるべきＭＳＢへの桁上げＣＭｏ、Ｃ８ｏ
、ＣＡｏと、同じ（ＭＳＢの１ビツト下の桁（以後ＮＳ
Ｂと略記）への桁上げＣＭｌ、Ｃ３ｔ、ＣＡｔを出力す
る桁上先見回路（以後ＬＡＣと略記）である。
７は演算の最後に剰余の算出、及び商のＬＳＢの値に応
じた剰余補正を行なうための全加算器で １・［あり
、通常の除算では偶数ビットの商を算出するので、剰余
のとり出しはＣ８Ａｌの出力から行なうことになる。
じた剰余補正を行なうための全加算器で １・［あり
、通常の除算では偶数ビットの商を算出するので、剰余
のとり出しはＣ８Ａｌの出力から行なうことになる。
選択器８，９．１０．１１はＣ８Ａｌへの入力データを
決定するための回路である。選択器８はＣ８Ａ３の出力
Ｈ８Ｓ、Ｈ８Ｓの１の補数値、被除数（以後ＤＤと略記
）のうちいずれかの選択を行ない、選択器９はＣ８Ａ３
の出力ＨＣ８、ＨＣ８Ａ５の出力ＨＣＡ、固定値Ｏのう
ちいずれかの選択を行なう。選択器１０はＤＲ，ＤＲの
１の補数値のうちいずれかの選択を行なう。選択器１１
は、Ｙ入力のＬＳＢのみのデータの設定を行ない、選択
器１０でＤ）！、、ＤＲの１の補数値のどちらが選択さ
れるかによって、′０“、′１“のいずれかが選択され
る。この選択は、ＤＲの加算を行なうか減算（２の補数
の加算）を拘なうかを意味する。選択器８゜９は、前回
処理のＣ８Ａ１の段の商により、また選択器１０ 、１
１は前回処理のＣ８Ａ３、ＨＣ８Ａ５の段の商により、
それぞれ制御が行なわれる。除算開始時には、選択器８
，９，１０．１１において、それぞれＤＤ、固定値０．
ＤＲＩの補数値、ビット′１“が選択される。
決定するための回路である。選択器８はＣ８Ａ３の出力
Ｈ８Ｓ、Ｈ８Ｓの１の補数値、被除数（以後ＤＤと略記
）のうちいずれかの選択を行ない、選択器９はＣ８Ａ３
の出力ＨＣ８、ＨＣ８Ａ５の出力ＨＣＡ、固定値Ｏのう
ちいずれかの選択を行なう。選択器１０はＤＲ，ＤＲの
１の補数値のうちいずれかの選択を行なう。選択器１１
は、Ｙ入力のＬＳＢのみのデータの設定を行ない、選択
器１０でＤ）！、、ＤＲの１の補数値のどちらが選択さ
れるかによって、′０“、′１“のいずれかが選択され
る。この選択は、ＤＲの加算を行なうか減算（２の補数
の加算）を拘なうかを意味する。選択器８゜９は、前回
処理のＣ８Ａ１の段の商により、また選択器１０ 、１
１は前回処理のＣ８Ａ３、ＨＣ８Ａ５の段の商により、
それぞれ制御が行なわれる。除算開始時には、選択器８
，９，１０．１１において、それぞれＤＤ、固定値０．
ＤＲＩの補数値、ビット′１“が選択される。
一般に、Ｃ８Ａの３つの入力Ａ、Ｂ、Ｃ１半加算値Ｈ８
、半桁上値ＨＣ，ＬＡＣにおけるＭＳＢへの桁上Ｃｏ％
ＮＳＢへの桁上Ｃ１の関係は、以下に示すようになる。
、半桁上値ＨＣ，ＬＡＣにおけるＭＳＢへの桁上Ｃｏ％
ＮＳＢへの桁上Ｃ１の関係は、以下に示すようになる。
ＡＯＡｌ ・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・Ａ６３ＢＯＢｌ ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・Ｂ６３Ｈ８ｏ Ｈ８ｔ ・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・Ｈ８６２Ｈ８６３ＯＣ１ ここで Ｈ８Ａ、、、Ａ↓■ ふ■ （ｊ Ｈ（ｊ ＝＝ （Ａ、、 ＠ＢＡ ）＋（ＢＬ・Ｃ↓）
＋（Ｃ，ｌ、＠ＡＱ）但し、 ■は排他的論理和 ・は論理積 ＋は論理和 Ｑ＝０ 、１ 、２・・・６３ ＦＳはＨ８，ＨＣの全加算値 Ｃ＋＝ Ｈ８１・ＨＣ２ ＋ （Ｈ８１＋ＨＣ２）・Ｈ８２・ＨＣ３＋ （Ｈ８１
＋ＨＣ２）・（Ｈ８２＋ＨＣ３）・Ｈ８３・ＨＣ４＋
・・・・・・・・・・・・ ＋ （Ｈ８１＋ＨＣ２）・（Ｈ８２＋ＨＣ３）・・・・
・・・・・・・・・・・・ ・（Ｈ８６１
＋ＨＣ６２） 拳Ｈ８６２拳ＨＣｓ３ＣＯ＝Ｈ８ＯＩＩ
ＨＣ１ ＋ （Ｈ８ｏ＋ＨＣ１）・Ｃ１ なお、ＨＣは各ビット位置からの桁上げでありＨ８に対
しては倍の重みを持っているため、左に１ヒツトソフト
されてＨ８との全加算が行なわれている。
・・・・・・・・・・・・・・・・・・・・・・・・・
・Ａ６３ＢＯＢｌ ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・Ｂ６３Ｈ８ｏ Ｈ８ｔ ・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・Ｈ８６２Ｈ８６３ＯＣ１ ここで Ｈ８Ａ、、、Ａ↓■ ふ■ （ｊ Ｈ（ｊ ＝＝ （Ａ、、 ＠ＢＡ ）＋（ＢＬ・Ｃ↓）
＋（Ｃ，ｌ、＠ＡＱ）但し、 ■は排他的論理和 ・は論理積 ＋は論理和 Ｑ＝０ 、１ 、２・・・６３ ＦＳはＨ８，ＨＣの全加算値 Ｃ＋＝ Ｈ８１・ＨＣ２ ＋ （Ｈ８１＋ＨＣ２）・Ｈ８２・ＨＣ３＋ （Ｈ８１
＋ＨＣ２）・（Ｈ８２＋ＨＣ３）・Ｈ８３・ＨＣ４＋
・・・・・・・・・・・・ ＋ （Ｈ８１＋ＨＣ２）・（Ｈ８２＋ＨＣ３）・・・・
・・・・・・・・・・・・ ・（Ｈ８６１
＋ＨＣ６２） 拳Ｈ８６２拳ＨＣｓ３ＣＯ＝Ｈ８ＯＩＩ
ＨＣ１ ＋ （Ｈ８ｏ＋ＨＣ１）・Ｃ１ なお、ＨＣは各ビット位置からの桁上げでありＨ８に対
しては倍の重みを持っているため、左に１ヒツトソフト
されてＨ８との全加算が行なわれている。
次に、（００００１１１１）÷（０１１０）なる固定小
数点除算の例を第２図に示し、８ビツト幅のＣ８Ａで構
成された本除算装置の動作説明を行なう。
数点除算の例を第２図に示し、８ビツト幅のＣ８Ａで構
成された本除算装置の動作説明を行なう。
演算開始時には、Ｃ８Ａ１の３つの入力に、第２図１３
、１４ 、１５で示されるように、ＤＤ、固定値１、
（選択器９からの固定値０と選択器１１からのビット′
１″）、及びＤＢ、のビット反転値が投入されて除数減
算が行なわれる。なお、ＤＲは１２で示されるように、
ＤＤの上位桁部分に桁合わせされている。この結果、
１６．１７のように出力ＨＳ Ｍ。
、１４ 、１５で示されるように、ＤＤ、固定値１、
（選択器９からの固定値０と選択器１１からのビット′
１″）、及びＤＢ、のビット反転値が投入されて除数減
算が行なわれる。なお、ＤＲは１２で示されるように、
ＤＤの上位桁部分に桁合わせされている。この結果、
１６．１７のように出力ＨＳ Ｍ。
ＨＣＭが得られ、ＬＡＣ２により、１８．１９のように
、桁上ＣＭｏ、ＣＭｌが算出される。ＣＭＯ，ＣＭＩの
算出に並行してＨ８Ｍ、ＨＣＭ出力が１ビツト左にシフ
トされ、２０．２１に示すように、Ｃ８Ａ３、ＨＣ８Ａ
５に送られる。ＨＣ８Ａ５では、２２゜２３．２４のよ
うに、Ｈ８ＭとＨＣＭの１ビツト左ソフト埴及びＤ）Ｌ
が投入されて除数加算が行なわれ、Ｃ８Ａ３では２５，
２６．２７のように、Ｈ８Ｍの１ビツト左シフト［、Ｈ
ＣＭを１ビツト左シフトしてＬＳＢＫ’ｌ“を設定した
値、ＤＢのビット反転値が投入されて、除数減算が行な
われる。
、桁上ＣＭｏ、ＣＭｌが算出される。ＣＭＯ，ＣＭＩの
算出に並行してＨ８Ｍ、ＨＣＭ出力が１ビツト左にシフ
トされ、２０．２１に示すように、Ｃ８Ａ３、ＨＣ８Ａ
５に送られる。ＨＣ８Ａ５では、２２゜２３．２４のよ
うに、Ｈ８ＭとＨＣＭの１ビツト左ソフト埴及びＤ）Ｌ
が投入されて除数加算が行なわれ、Ｃ８Ａ３では２５，
２６．２７のように、Ｈ８Ｍの１ビツト左シフト［、Ｈ
ＣＭを１ビツト左シフトしてＬＳＢＫ’ｌ“を設定した
値、ＤＢのビット反転値が投入されて、除数減算が行な
われる。
ＬＡＣ２〜６の出力が確定した時点で第１回目の処理が
終了し、前段Ｃ８Ａの商２８が′０“であることから、
後段の商として、引き放しアルゴリズムに従って加算分
枝であるＨＣ８Ａ段から得られた商２９の１０“が選択
され、２ビツトの曲が算出される。なお、商の決定論理
は後述する。
終了し、前段Ｃ８Ａの商２８が′０“であることから、
後段の商として、引き放しアルゴリズムに従って加算分
枝であるＨＣ８Ａ段から得られた商２９の１０“が選択
され、２ビツトの曲が算出される。なお、商の決定論理
は後述する。
第２回目の処理においては、第１回目で得られた商の値
により、選択器８．９．１０．１１が制御される。第３
図は商の値に対応してＣ８Ａｌに投入されるデータを示
す。
により、選択器８．９．１０．１１が制御される。第３
図は商の値に対応してＣ８Ａｌに投入されるデータを示
す。
Ｃ８Ａ、１のＸ、Ｙ入力については、前回処理の前段の
開力；％０／／ならば、Ｃ８Ａ３の）１８８出力反転値
の左１ビツトノフト値（）（８８’）、ＨＣ８Ａ５のＨ
ＣＡ出力の左１ビツトンフトイ直（ＨＣＡ）が投入され
、同所が′１“であればＣ８Ａ３のＨ８Ｓ出力、ＨＣ８
出力の左１ビツトシフト値（Ｈ８Ｓ’ 、 ＨＣＳ’
）が投入される。２人力については前回処理の後段の商
が′Ｏ“ならば除数加算のためにＤＲが投入され、′１
“ならば除数減算のだぬにＤＲのビット反転値とＹ入力
のＬＳＢを′１″とした直、つまり、ＤＢの２の補数が
投入される。
開力；％０／／ならば、Ｃ８Ａ３の）１８８出力反転値
の左１ビツトノフト値（）（８８’）、ＨＣ８Ａ５のＨ
ＣＡ出力の左１ビツトンフトイ直（ＨＣＡ）が投入され
、同所が′１“であればＣ８Ａ３のＨ８Ｓ出力、ＨＣ８
出力の左１ビツトシフト値（Ｈ８Ｓ’ 、 ＨＣＳ’
）が投入される。２人力については前回処理の後段の商
が′Ｏ“ならば除数加算のためにＤＲが投入され、′１
“ならば除数減算のだぬにＤＲのビット反転値とＹ入力
のＬＳＢを′１″とした直、つまり、ＤＢの２の補数が
投入される。
第２図の例では第１回目処理の商がＯＯであるので、３
０，３１．３２に示すように、Ｈ８Ｓ’ 、 ＨＣＡ’
。
０，３１．３２に示すように、Ｈ８Ｓ’ 、 ＨＣＡ’
。
ＤＩもが選択されることになる。
第２回目後段に２σる処理は、第１回目後段と同様であ
り、以後、第２回目と同様の処理を繰り返し、前もって
規定された回数のループをまわつた後、最後に、Ｃ５Ａ
ｌから得られるＨ８Ｍ 、 ＨＣＭ出力の全加算を行な
って、剰余を算出する。
り、以後、第２回目と同様の処理を繰り返し、前もって
規定された回数のループをまわつた後、最後に、Ｃ５Ａ
ｌから得られるＨ８Ｍ 、 ＨＣＭ出力の全加算を行な
って、剰余を算出する。
その際、本除算装置では引き放しアルゴリズムに従って
除算を行なうため、得られた商のＬＳＢが′０“の場合
に剰余補正が必要であり、Ｈ８Ｍ。
除算を行なうため、得られた商のＬＳＢが′０“の場合
に剰余補正が必要であり、Ｈ８Ｍ。
ＨＣＭの全加算値にＤＩ（、を加えなければならない。
第２図の例では、ループを２回菫わり、３回目の０８Ａ
ｌの出力で、３３に示すように剰余算出を行ない、商の
ＬＳＢが′０“であるため、３４のように剰余補正を行
なっている。
ｌの出力で、３３に示すように剰余算出を行ない、商の
ＬＳＢが′０“であるため、３４のように剰余補正を行
なっている。
本除算装置は基本的に引き放しアルゴリズムに従って処
理を行なっており、商の決定は、減算あるいは加算を行
なった場合に結果が正になるか負になるか、いいかえれ
ば演算の結果桁上が発生するかどうかによって行なわれ
る。しかし、本除算装置では、演算を行なった段の通常
の桁上以外にＨＣのＭ８Ｂ及び前段における全加算時の
ＮＳＢへの桁上を考慮しなければならないっ それはＣ８ＡのＨ８，ＨＣ出力を左シフトして次段に送
る場合に、全加算をとれば伝播して／）トにより既に捨
てられているべき桁上が、Ｈ８゜ＨＣ中に内在している
ためである。この内在している桁上が次段に伝えられる
ため、次段で現われる桁上が実際に商を反映するもので
あるのか、あるいは前段から内在しているものであるの
かの判定を行なわなければならないわけである。
理を行なっており、商の決定は、減算あるいは加算を行
なった場合に結果が正になるか負になるか、いいかえれ
ば演算の結果桁上が発生するかどうかによって行なわれ
る。しかし、本除算装置では、演算を行なった段の通常
の桁上以外にＨＣのＭ８Ｂ及び前段における全加算時の
ＮＳＢへの桁上を考慮しなければならないっ それはＣ８ＡのＨ８，ＨＣ出力を左シフトして次段に送
る場合に、全加算をとれば伝播して／）トにより既に捨
てられているべき桁上が、Ｈ８゜ＨＣ中に内在している
ためである。この内在している桁上が次段に伝えられる
ため、次段で現われる桁上が実際に商を反映するもので
あるのか、あるいは前段から内在しているものであるの
かの判定を行なわなければならないわけである。
第４図は商の決定方法を示したものである。桁上が内在
していることは、前段に３けるＨ８とＨＣの全加算時Ｎ
ＳＢへの桁上が１１“であることにより示される。演算
を行なった段を対象段としその段の全加算時ＭＳＢへの
桁上をＣｏＪＨＣのＭＳＢをＨＣｏ来、前段の全２ＪＯ
算時ＮＩＢへの桁上を０１とすると、Ｃ１＝０ならば、
Ｃｏ来、ＨＣｏ来は商を反映１−る桁上である。但し、
Ｃ１＝０にもかかわらず対象段において２つの桁上ＣＯ
来、ＨＣｏ来が現われることはないから、〔ＣＯ朱＝１
かつＨＣｏ米＝１〕となることはない。他方、Ｃ１＝１
でありながら対象段でその内在している桁上のみが現わ
れる場合、それは（Ｃｏ半＝１ かつ ＨＣｏ来＝０）
、（Ｃｏ 米＝ Ｏカッｆ（Ｃｏ ＊ ＝ １ ） ノ
イずｎ カッ形をとる。前者は依然として桁上が内在し
て対象段の次段へと伝えられることを、後者は対象段に
おいて、内在していた桁上が顕在して捨てられることを
示す。また、Ｃ１＝１であり、〔ＣＯ米＝１ かつ Ｈ
Ｃｏ来＝１〕となる場合には、前段からの内在桁上と商
を反映する桁上の両方が現われていることを示す。但し
、Ｃ１＝１であるにもかかわらず対象段で桁上が全く現
われないことはないから、（Ｃｏ米＝０ かつ ＨＣｏ
米＝０）となることはない。以上をまとめると、対象段
Ｋｊ６ける商ビットＤは、 Ｄ＝蔚・（Ｃｏ米＋ＨＣｏ＊） −４−ＣｔやＣｏ米ｅＨＣｏ来 で与えられることになる。
していることは、前段に３けるＨ８とＨＣの全加算時Ｎ
ＳＢへの桁上が１１“であることにより示される。演算
を行なった段を対象段としその段の全加算時ＭＳＢへの
桁上をＣｏＪＨＣのＭＳＢをＨＣｏ来、前段の全２ＪＯ
算時ＮＩＢへの桁上を０１とすると、Ｃ１＝０ならば、
Ｃｏ来、ＨＣｏ来は商を反映１−る桁上である。但し、
Ｃ１＝０にもかかわらず対象段において２つの桁上ＣＯ
来、ＨＣｏ来が現われることはないから、〔ＣＯ朱＝１
かつＨＣｏ米＝１〕となることはない。他方、Ｃ１＝１
でありながら対象段でその内在している桁上のみが現わ
れる場合、それは（Ｃｏ半＝１ かつ ＨＣｏ来＝０）
、（Ｃｏ 米＝ Ｏカッｆ（Ｃｏ ＊ ＝ １ ） ノ
イずｎ カッ形をとる。前者は依然として桁上が内在し
て対象段の次段へと伝えられることを、後者は対象段に
おいて、内在していた桁上が顕在して捨てられることを
示す。また、Ｃ１＝１であり、〔ＣＯ米＝１ かつ Ｈ
Ｃｏ来＝１〕となる場合には、前段からの内在桁上と商
を反映する桁上の両方が現われていることを示す。但し
、Ｃ１＝１であるにもかかわらず対象段で桁上が全く現
われないことはないから、（Ｃｏ米＝０ かつ ＨＣｏ
米＝０）となることはない。以上をまとめると、対象段
Ｋｊ６ける商ビットＤは、 Ｄ＝蔚・（Ｃｏ米＋ＨＣｏ＊） −４−ＣｔやＣｏ米ｅＨＣｏ来 で与えられることになる。
第１図にはこのようにして商を決定する手段を図示して
いないが、実際にはそのような商決定手段７′・各段０
商０値′よ°１次段がどちら０分枝 １・□となるか
を決定する手段とともに、設けられるものであることは
いうまでもない。
いないが、実際にはそのような商決定手段７′・各段０
商０値′よ°１次段がどちら０分枝 １・□となるか
を決定する手段とともに、設けられるものであることは
いうまでもない。
以上のように、本発明では、商の算出のために全加算を
実際に行なう必要がなく、全加算ゼ行なう場合の桁上の
みを求めればよい。Ｃ８Ａは論理１段にて構成可能であ
り、処理時間の多くは、ＬＡＣ論理における桁上算出に
費される。通常の全加算に要する時間を１サイクル時間
とすれば、桁上のみの算出は半サイクル時間内に行なう
ことができる。本発明のように２分岐トリー構成をとれ
ば、後段のＬＡＣ６，４は前段のＬＡＣ２の動作開始よ
りもＣ８Ａｌの演算時間だけ遅れて動作することになる
から、はぼＬＡＣ−回の処理時間でＬＡＣ６、ＬＡＣ４
の出力を得ることができる。
実際に行なう必要がなく、全加算ゼ行なう場合の桁上の
みを求めればよい。Ｃ８Ａは論理１段にて構成可能であ
り、処理時間の多くは、ＬＡＣ論理における桁上算出に
費される。通常の全加算に要する時間を１サイクル時間
とすれば、桁上のみの算出は半サイクル時間内に行なう
ことができる。本発明のように２分岐トリー構成をとれ
ば、後段のＬＡＣ６，４は前段のＬＡＣ２の動作開始よ
りもＣ８Ａｌの演算時間だけ遅れて動作することになる
から、はぼＬＡＣ−回の処理時間でＬＡＣ６、ＬＡＣ４
の出力を得ることができる。
つまり、半サイクル時間以内に２ビツトの商を算出する
ことが可能である。この結果、１サイクル時間内に４ビ
ツトの商を算出する除算装置を構成することができ、除
算処理を従来例の半分のサイクル時間で行なうことが可
能となる。
ことが可能である。この結果、１サイクル時間内に４ビ
ツトの商を算出する除算装置を構成することができ、除
算処理を従来例の半分のサイクル時間で行なうことが可
能となる。
以上説明した実施例は、最も単純な２段構成のものであ
って、そのＣ８Ａ３及びＨＣ８Ａ５の出力をさらにＣ８
Ａ、ＨＣ８Ａに接続して３段構成とすれば装置の１サイ
クルで３ビツト、全加算器利用の除算装置の１サイクル
時間で６ビツトの商が求まる装置となり、更に、以下同
様にして次々と２分岐トリー構成を拡張することができ
る。
って、そのＣ８Ａ３及びＨＣ８Ａ５の出力をさらにＣ８
Ａ、ＨＣ８Ａに接続して３段構成とすれば装置の１サイ
クルで３ビツト、全加算器利用の除算装置の１サイクル
時間で６ビツトの商が求まる装置となり、更に、以下同
様にして次々と２分岐トリー構成を拡張することができ
る。
以上のように、本発明によれば、全加算を行なうことな
く、全加算を行なう場合の桁上のみを算出すれば足り、
しかも、除数の倍数の発生や正規化などの前処理も不要
であるから、制御方法の複雑化や、ハードウェア量の格
別の増大の負担を招くことなしに、高速な除算装置を実
現することができる。
く、全加算を行なう場合の桁上のみを算出すれば足り、
しかも、除数の倍数の発生や正規化などの前処理も不要
であるから、制御方法の複雑化や、ハードウェア量の格
別の増大の負担を招くことなしに、高速な除算装置を実
現することができる。
第１図は本発明の一実施例の要部のブロックダイヤグラ
ム、第２図は第１図の装置の動作の説明図、第３図は商
の値と初段桁上保存加算器入力との対応関係図、第４図
は諸桁上値と商の対応関係図である。 １．３・・・桁上保存加算器 ５・・・半桁上加算器 ２．４．６・・・桁上先児回路 ８〜１１・・・選択器
ム、第２図は第１図の装置の動作の説明図、第３図は商
の値と初段桁上保存加算器入力との対応関係図、第４図
は諸桁上値と商の対応関係図である。 １．３・・・桁上保存加算器 ５・・・半桁上加算器 ２．４．６・・・桁上先児回路 ８〜１１・・・選択器
Claims (1)
- 桁上保存加算器を頂点とし全体として２分岐トリー系を
形成するとともに各分枝の一方の分枝にあるものは除数
加算を行ない他方の分枝にあるものは除数減算を行をよ
うように複数段接続された桁上保存加算器と、桁上保存
加算器の２組の出力のうち半桁上値のみが得られるよう
に構成された半桁上加算器と、前記桁上保存加算器及び
前記半桁上加算器にそれぞれ接続されて当該桁上保存加
算器の２組の出力の加算の際に生ずべき全桁上値と、前
記半桁上加算器の出力値と当該半桁上加算器の接続され
ている分枝と対をなす分枝に接続されている前記桁上保
存加算器の半加算値出力の１の補数との加算の際に生ず
べき全桁上値とを算出する桁上先見回路と前段における
商の値によって特定される分枝の前記桁上保存加算器、
前記半桁上加算器及び桁上先見回路の出力と、前段にお
ける前記桁上先見回路の出力とから各段における商を決
定する手段と、各段において決定された商の値に応じて
最終段の桁上保存加算器及び半桁上加算器群の出力を選
択して２分岐トリー系の頂点に位置する桁上保存加算器
の入力に戻す選択接続手段とを備えることを特徴とする
除算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005669A JPS61166628A (ja) | 1985-01-18 | 1985-01-18 | 除算装置 |
| US06/818,687 US4761757A (en) | 1985-01-18 | 1986-01-14 | Carry-save-adder three binary dividing apparatus |
| KR1019860000261A KR930006518B1 (ko) | 1985-01-18 | 1986-01-17 | 제산기(際算器) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005669A JPS61166628A (ja) | 1985-01-18 | 1985-01-18 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166628A true JPS61166628A (ja) | 1986-07-28 |
| JPH0374419B2 JPH0374419B2 (ja) | 1991-11-26 |
Family
ID=11617507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005669A Granted JPS61166628A (ja) | 1985-01-18 | 1985-01-18 | 除算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4761757A (ja) |
| JP (1) | JPS61166628A (ja) |
| KR (1) | KR930006518B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097436A (en) * | 1990-01-09 | 1992-03-17 | Digital Equipment Corporation | High performance adder using carry predictions |
| JP2835153B2 (ja) * | 1990-06-25 | 1998-12-14 | 株式会社東芝 | 高基数除算器 |
| JP4042364B2 (ja) * | 2001-07-27 | 2008-02-06 | 日本電気株式会社 | アドレス生成回路、選択判断回路 |
| US7539720B2 (en) * | 2004-12-15 | 2009-05-26 | Sun Microsystems, Inc. | Low latency integer divider and integration with floating point divider and method |
| JP4388543B2 (ja) * | 2006-12-14 | 2009-12-24 | 株式会社日立製作所 | ３項入力の浮動小数点加減算器 |
| US8452831B2 (en) * | 2009-03-31 | 2013-05-28 | Oracle America, Inc. | Apparatus and method for implementing hardware support for denormalized operands for floating-point divide operations |
| US9086890B2 (en) | 2012-01-06 | 2015-07-21 | Oracle International Corporation | Division unit with normalization circuit and plural divide engines for receiving instructions when divide engine availability is indicated |
| US20210263707A1 (en) * | 2020-02-26 | 2021-08-26 | Gsi Technology Inc. | Iterative binary division with carry prediction |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4084254A (en) * | 1977-04-28 | 1978-04-11 | International Business Machines Corporation | Divider using carry save adder with nonperforming lookahead |
| JPS60201435A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | 高基数非回復型除算装置 |
-
1985
- 1985-01-18 JP JP60005669A patent/JPS61166628A/ja active Granted
-
1986
- 1986-01-14 US US06/818,687 patent/US4761757A/en not_active Expired - Lifetime
- 1986-01-17 KR KR1019860000261A patent/KR930006518B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374419B2 (ja) | 1991-11-26 |
| KR860006059A (ko) | 1986-08-18 |
| US4761757A (en) | 1988-08-02 |
| KR930006518B1 (ko) | 1993-07-16 |
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