JP2592584B2

JP2592584B2 - 加算装置

Info

Publication number: JP2592584B2
Application number: JP6297258A
Authority: JP
Inventors: パスカル・ドウラモツト; ミツシエル・テイル
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1993-11-30
Filing date: 1994-11-30
Publication date: 1997-03-19
Anticipated expiration: 2012-03-19
Also published as: DE69420233D1; FR2713364B1; JPH07200331A; DE69420233T2; FR2713364A1; EP0655685B1; EP0655685A1; US5689451A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にコンピュータのプ
ロセッサにおける加算器によって行なわれる加算結果に
関連するパリティビットの計算に関するものである。

【０００２】

【従来の技術】一般に、ワードや２進数に関連するパリ
ティビットは、それらのワードや数が、処理回路におけ
る操作中にエラーとならなかったかどうかを検出できる
ようにするために使用される。

【０００３】１つのワードに関連しているパリティビッ
トは通常、ワードを構成するあらゆるビットの“排他的
ＯＲ”型の演算による組合せの結果と定義される。した
がって、パリティビットはワード中に含まれる“１”の
数が奇数個でならば“値１”をとる。このように、グル
ープ中の唯１つのビットあるいは奇数個のビットがエラ
ーである場合には、パリティビットは、本来もつはずの
値の補数値となる。したがって、エラーは、ワードを形
成するビットに基づいて計算される実際のパリティとパ
リティビットの値との単純な比較によって検出すること
ができる。エラーの検出率を大きくするためには、ワー
ドをｍビットからなるグループＫ個に分割するのが普通
である。この場合、各グループが１つのパリティビット
に関連付けられる。したがって、１つのワードを複数の
パリティビットに関連付けることもできる。たとえば、
３２ビットの１つのワードは８ビットのグループ４個に
分割することができ、各グループは１つのパリティビッ
トに関連付けられる。この方法によって、それぞれのグ
ループに含まれるさまざまなエラーを検出することがで
きる。

【０００４】１つあるいは複数のワードに関する演算が
行なわれる場合、この演算の結果も、１つあるいは複数
のパリティビットに関連付けられる。特に加算演算の場
合がそうである。

【０００５】加算結果に関連する１つあるいは複数のパ
リティビットは、その結果に基づいて直接計算すること
ができる。ただしこの場合、結果のパリティビットは、
結果自体が出た後にならないと得ることができず、その
ことから、結果とそれに関連するパリティビットを処理
の続きに使用できるタイミングが遅れてしまう。

【０００６】３２あるいは６４ビットの加算器を備えた
最新型の演算論理機構において、エラー検出の問題は次
第に重大なものとなっている。エラーを効果的に検出す
る方法は、その計算とは別に和のパリティビットを予測
し、次に得られた結果から直接パリティビットを計算す
ることにある。これらのビットの比較によって、場合に
よっては、加算器の不適切な作動を示すエラー信号を発
生することができる。さらにこの場合、遅くとも加算結
果が使用可能になる時点では、オペランドに基づいて予
測されたパリティビットを使用できることが望ましい。

【０００７】和のパリティビットの予測の問題は、数多
くの文献のなかで扱われ、特殊な場合における解決策が
与えられている。たとえば、ＩＢＭ刊行のTechnical Di
sclosure Bulletin 、第２３巻、１９８１年５月第１２
号、ｐ．5498〜5502に記載されている。

【０００８】同様に“Parity prediction circuit for
adder/counter −”と題する米国特許第４２２４６８０
号は、けた上げ伝播型加算器及びカウンタに適した実施
例を提案している。ここで提案された回路は、カスケー
ドに接続された多数の段ＰＰ０〜ＰＰｎを使用してい
る。各段は以下のような伝送ビットｘｉとｙｉを供給す
る。

【０００９】

【数７】

【００１０】ここで、

【００１１】

【数８】

【００１２】ａ_iとｂ_iはオペランドのビット、

【００１３】

【数９】

【００１４】は“排他的ＯＲ”演算、

【００１５】

【数１０】

【００１６】は“排他的ＯＲ”の補数演算であり、また
記号^*は補数化演算を示している。

【００１７】次に、和のパリティビットは、ｘ_n，
ｙ_n，Ｃ_in，Ｐａ，Ｐｂに対しての論理演算を行なう出
力段ＰＰｏｕｔによって得られる。ここで、Ｃ_inは入力
のけた上げ数であり、ＰａとＰｂはオペランドのパリテ
ィビットを示している。

【００１８】しかしながら、この解決策は、けた上げ先
見型加算器のような高速加算器と組合せると十分なもの
とはいえない。なぜならこの場合、パリティビットは加
算結果が出た後に初めて得られるので、処理の続きが遅
れてしまうからである。

【００１９】“２つの数の和のパリティビットの計算装
置”題する欧州特許第３２９５４５号は、けた上げ先見
型加算器のような高速加算器にも適応された実施例を提
案している。この実施例においては和のパリティビット
は、和のワードではなくけた上げワードについてのパリ
ティの計算によって得られる。

【００２０】けた上げ先見型加算器によって和のビット
の前にあらゆるけた上げビットを得ることができる。し
たがってこの特許は、けた上げビットの計算が行なわれ
たら、それに関連するパリティビットを推算するのに必
要な時間が最大限短縮されるような解決策を提案してい
る。この装置は以下の２段階で計算を行なう。

【００２１】−オペランドのみに依存している変数を入
力変数として使用する第一段階 −けた上げビットを介在させる高速の第二段階第一段階は、加算器の先見（ルックアヘッド）回路によ
ってけた上げ数の計算中に行なわれる。またこの計算の
相対的な遅さを考慮して、この第一段階は最大限の準備
計算が行なわれるように設計され、その結果第二段階は
簡略化でき、したがって高速になる。

【００２２】特定の条件においては、この実施例によっ
て、和に関連する１つあるいは複数のパリティビットを
和自体の前に得ることもできる。

【００２３】ただし、この装置はかなり複雑であり、そ
の実行には数多くの論理回路を必要とするという欠点を
もっている。さらに、その構造上、たとえばＣＭＯＳテ
クノロジーにおいてしばしばみられる“データ経路”型
の規則正しい構造で物理的に実施するには向いていな
い。

【００２４】

【発明が解決しようとする課題】したがって本発明の目
的は、先取りによるけた上げ計算という同じ原則と上述
の２つの段階は残しながらも、上記の特許に記載されて
いる装置の設置面積と速度の性能を最適化することにあ
る。

【００２５】本発明はまた、この装置における論理層と
ゲートの数を減らすことを目的とする。

【００２６】また“データ経路”型の規則正しい構造に
もこの装置を設置できるように適合させることを目的と
する。

【００２７】さらに、従来の技術によるパリティの計算
用ブロックとけた上げ先見ブロックを合体させることを
目的とする。

【００２８】以上に加えて、本発明は、けた上げ先見加
算器の構造の簡略化を可能にする。

【００２９】本発明は、加算に参加し、たとえば別の加
算器からくるあるいは実施されるファンクションの修正
に役立つビットである、加算器の入力けた上げビットｃ
_inが、計算中にのみ得ることができるオペランドのビッ
トの他のグループに対応する入力けた上げビットとは違
って、計算開始前でも使用可能であることの確認から出
発する。したがって、結果の下位ビットから形成される
グループに関連するパリティビットを計算するための回
路は、装置を遅らすことなく、演算の途中で、すでに非
常に早い時期にこの入力けた上げ数を介在させることが
できる。したがってこれらの回路は、他のグループに関
連するパリティビットを計算する回路に比べて簡略化さ
れた構造をもつことができる。こうした簡略化の結果、
他のグループの入力けた上げビットｃ_i,1が、別個の予
測回路を必要とせずに非常に簡単に推論できることがわ
かるだろう。

【００３０】本発明によれば、２つの２進数を加算する
加算装置であって、２つの２進数（Ａ，Ｂ）を加算する
第１の加算手段（１０' ）を有しており、Ｋ個（Ｋ≧
２）のグループを使用し、各グループは前記２進数
（Ａ，Ｂ）から引き出された連続するｍ個のビットから
なり、前記２進数はビットａ_i,j，ｂ_i,jの形に形成さ
れており、ここでｉ＝｛１，２，…，Ｋ｝であってＫ個
のグループのうち１つのグループを表しており、ｉ＝１
が下位ｍビットに対応しており、また、ｊ＝｛１，２，
…，ｍ｝であって１つのグループの１つのビットの重み
を表しており、前記第１の加算手段（１０' ）は、各値
ｐ_i,j及びｇ_i,jを表す信号を発生し、更に前記第１の
加算手段に接続され、ビットｃ_i,jの形のけた上げワー
ド（Ｃ）を発生するけた上げ手段（６０）を有しており
ここでｃ_1,1は加算の第１の入力けた上げビットであ
り、ｃ_i,1（ｉ＝｛２，…Ｋ｝）は第２の入力けた上げ
ビットであり、更に前記第１の加算手段及び前記けた上
げ手段に接続され、ビットｓ_i,jとして形成される結果
（Ｓ）を生成する第２の加算手段（３０；３１' ，３２
−３４）を有しており、前記第１の加算手段の前記信号
の値は、ｉ≠１且つｊ＝｛１，２，…，ｍ｝の場合につ
いて、以下の式、

【数１０】また、ｉ＝１の場合については、以下の式、

【数１１】に従って計算され、前記けた上げ手段は、前記値ｐ_1,1
を受け取ることなく前記信号（ｐ_i,j，ｇ_i, _j）を受け
取り、前記結果（Ｓ）は前記第２の加算手段により、以
下の式、

【数１２】から生成されることを特徴とする加算装置が提供され
る。

【００３１】本発明の別の特徴によれば、２つの２進数
（Ａ，Ｂ）を加算する加算装置であって、けた上げワー
ド（Ｃ）を発生し結果（Ｓ）を生成する手段を有してお
り、Ｋ個（Ｋ≧２）のグループを使用し、各グループは
前記２進数（Ａ，Ｂ）から引き出された連続するｍ個の
ビットとけた上げワード（Ｃ）と加算結果（Ｓ）とから
なり、これらがビットａ_i,j，ｂ_i,j，ｃ_i,j，ｓ_i,j
の形にそれぞれ形成されており、ここでｉ＝｛１，２，
…，Ｋ｝はＫ個のグループのうちの１つのグループを表
しており、ｉ＝１が下位ｍビットに対応しており、ｊ＝
｛１，２，…，ｍ｝は１つのグループの１つのビットの
重みを表しており、ｃ_1,1は加算の第１の入力けた上げ
ビットであり、ｃ_i,j（ｉ＝｛２，…，Ｋ｝）は第２の
入力けた上げビットであり、前記手段は、ｉ≠１且つｊ
＝｛１，２，…，ｍ｝の場合について次の値

【数１３】を計算し、またｉ＝１の場合について次の値

【数１４】を計算し、前記加算装置は更に、前記計算された値及前
記各２進数（Ａ，Ｂ）のＫ個のパリティビットを受け取
り、前記結果（Ｓ）から引き出されたＫ個のグループの
Ｋ個のパリティビット（ＰＳ_i）を計算するパリティ発
生回路（５０' ，６０）を有し、該パリティ発生回路
は、ｉ＝１の場合のＧ_i,jの値であるＧ_1,j、即ちＧ
_1,j＝ｇ_1,j＋ｐ_1,j・Ｇ_1,j-1（ｊ＝｛２，…，
ｍ｝，Ｇ_1,1＝ｇ_1,1）を計算する第１の演算子（６１
ａ）と、

【数１５】を計算する第２の演算子（６１ｂ）とを有し、ここでＰ
Ａ₁及びＰＢ₁はｉ＝１の場合の前記パリティビットＰ
Ａ_i及びＰＢ_iの値であり、Ｙ₁はｉ＝１の場合の前記
パリティビットＰＳ_iのパリティビットＰＳ₁に対応す
る値であることを特徴とする加算装置が提供される。

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】本発明の別の特徴によれば、下位グループ
以外のグループについて第三演算子によって使用される
最下位けた上げ数ｃ_i,1（（ｉ＝［２, ３, ・・・Ｋ］）
については、第一演算子において決定される。

【００４８】−（ｉ＝２）については、下位ｍビットで
構成されたグループから計算される値Ｇ_1,mに等しくな
るように −（ｉ＝［３, ４, ・・・,Ｋ］）については、第一演算子
から発生する出力Ｐ _i-1,m とＧ_i-1,m及び、すぐ下の重みのグループの入力
けた上げ数ｃ_i-1,1を第三タイプのモジュール（Ｍ３）
の出力に適用することによって。ここでモジュールＭ３
の出力は以下の値を与える。

【００４９】ｃ_i,1＝Ｇ_i-1,m＋Ｐ_i-1,m・ｃ
_{ｉ−１，１} 本発明の別の特徴によれば、下位ｍビットで構成される
グループの処理を行なう第一演算子の部分は、第一タイ
プのモジュール（Ｍ１）及び第三タイプのモジュール
（Ｍ３）を使用し、第一タイプのモジュールは４つの入
力Ｐｘ，Ｇｘ，Ｐｙ，Ｇｙについて演算を行ない、以下
の関係式によって入力と結びついている２つの出力Ｐ
ｚ，Ｇｚを与える。

【００５０】Ｐｚ＝Ｐｙ・ＰｘＧｚ＝Ｇｙ＋Ｐｙ・Ｇｘ第三タイプのモジュールは３つの入力Ｐｘ，Ｇｘ，ｃｙ
について演算を行ない、以下の関係式を満たす出力ｃｚ
を与える。

【００５１】ｃｚ＝Ｇｘ＋Ｐｘ．ｃｙこれらのモジュールは以下の回帰法にしたがって接続さ
れる。

【００５２】ａ）ｊ＝１については、直接Ｇ_１，１＝
ｇ_1,1が得られる。

【００５３】ｂ）ｊ＝２については、第一のモジュール
Ｍ３（１' ）がｐ_i,2，ｇ_1,2及びｇ_1,1について演算
を行ない、Ｇ_1,2を与える。

【００５４】ｃ）３と４の間のｊについては、第二のモ
ジュールＭ１（２' ）がｐ_1,3，ｇ_1,3及びｇ_1,4につ
いて演算を行ない、第三のモジュールＭ３（３' ）がＧ
_1, ₂とｐ_1,3，ｇ_1,3について演算を行ない、Ｇ_1,3を
与え、第四モジュールＭ３（４' ）がＧ_1,2及び第二モ
ジュール（２' ）の出力について演算を行ない、Ｇ_1,4
を与える。

【００５５】ｄ）１と２ⁿとの間のｊについて最初の接
続が行なわれると、２ⁿ＋１と２ⁿ⁺¹との間のｊについ
ての接続は、この最初の接続にしたがって配置されるが
上位に向かって２ⁿ桁ずらされたモジュールＭ１を付け
加えることによって得られる。こうして新しい出力が与
えられ、補足的な第三タイプ（Ｍ３）の２ⁿ出力は、こ
の最初の接続からまたそれぞれが新しい各出力から出さ
れた最上位Ｇ_1,2nの出力について演算を行なうために
配置される。

【００５６】本発明の別の特徴によれば、下位ｍビット
で構成されたグループの処理を行なう第二演算子の部分
（６１ｂ）は、入力において、第一演算子のＧ_1,m-1ま
での出力Ｇ_1,j、下位ｍビットで構成されるオペランド
のグループに関連するパリティＰＡ１とＰＢ１、さらに
入力けた上げ数ｃ_1,1を受け取るツリー形に配置された
“排他的ＯＲ”タイプの論理ゲートで構成されている。
これらの信号は、できるだけ２つづつとられ、論理ゲー
トは以下の計算を行なうように配置される。

【００５７】

【数１６】

【００５８】本発明の別の特徴によれば、第一段（１
０' ）は、この装置に関連する加算器と共通のものでも
別のものでもよい。

【００５９】

【実施例】添付の図面を参照し、例示的なものとして、
以下にその他の特徴及び利点を説明する。

【００６０】以下の説明を通して、各図のなかの同一エ
レメントは、同じ参照番号で示される。

【００６１】図面を参照して本発明を説明する前に、本
発明の理論的基礎を示しておこう。以下の説明を通し
て、読者は上述の特許ＥＰ３２９５４５を参照する必要
がある。この特許は従来の技術を詳しく説明していたも
のであるが、ここでは簡潔に記してみる。

【００６２】一般に、それぞれ、ビットａ_N，ａ_N-1，
・・・，ａ_i，・・・，ａ₂，ａ₁及びｂ_N，ｂ_N-1，・・・
，ｂ_i，・・・，ｂ₂，ｂ₁で構成されているＮビット
の２つの数ＡとＢの和の計算は、けた上げビットｃ_iで
形成されているけた上げワードＣ及びビットｓ_iで形成
される和Ｓを生成する。ここで、数Ａ，Ｂ，Ｃ，Ｓから
引き出された連続するｍビットで形成され、それぞれビ
ットａ_i,j，ｂ_i,j，ｃ_i,j及びｓ_i,jで構成されたグ
ループをみてみよう。ｉはグループの指数であり、場合
によっては後に下位グループと呼ばれることもある指数
１のグループは、ワードの下位ｍビットで構成されてお
り、ｊはそのグループにおけるビットの重みを示してい
る。

【００６３】記数法を明確にするために、２つのオペラ
ンドＡとＢに対応する同等の２つのグループＡｉとＢｉ
の加算のときに行なわれる演算を通常の形で記してみよ
う。この例ではグループはｍ＝４ビットのサイズを有し
ている。

【００６４】ｃ_i,1はグループｉの入力けた上げ数である。下位ｍビ
ット（ｉ＝１）で構成されるグループについては、ｃ
_i,1はｃ_inと指定される加算器のなかの入力けた上げ数
に等しい。けた上げ数ｃ_i,5はすぐ上の重みのグループ
の入力けた上げ数ｃ_i+1,1に等しい。上位ｍビットで構
成されるグループについては、ｃ_i,5は加算器のオーバ
ーフロー変数に等しい。

【００６５】今後は、グループｉの指数は必要なときだ
け記される。

【００６６】曖昧さをもたらさず理解を助ける場合に
は、指数はもはや、ｍビットのグループの内側でのビッ
トの重みと関連があるのではなく、あらゆるグループの
並置で形成される完全ワードの内側でのビットの重みと
関連するだろう。たとえば、変数ｘのｉ番目のグループ
のｊ番目のビットを指定するためには無差別にｘ_i,jあ
るいはｘ_(i-1)m+jと記すことができる。たとえば、グル
ープがｍ＝８ビットのサイズをもっている場合には、オ
ペランドＡの第二グループの第三ビットは、最も明確な
ものにしたがってａ_2,3あるいはａ_1,1と指定される。
特殊なグループへの所属が意味をもつものでない場合に
は、ａ_i,3あるいは単純にａ₃と記すことができる。

【００６７】従来の加算器のタイプは、けた上げワード
の先取り回路を使用している。このタイプの加算器は以
下の方程式にしたがって２つの数ＡとＢのビットａ_j,
ｂ_jから計算される中間変数ｐ_jとｇ_jを形成する第一
段を備えている。

【００６８】

【数１７】

【００６９】ここで

【００７０】

【数１８】

【００７１】は“排他的ＯＲ”演算を示している。

【００７２】和の重みのビットｊは、以下の方程式によ
って重みのけた上げ数ｃ_jから得られる。

【００７３】

【数１９】

【００７４】一方、ｃ₁＝ｃ_inによって

【００７５】

【数２０】

【００７６】となる。

【００７７】このように、けた上げビットは、オペラン
ドのａ_j，ｂ_jビットのみに依存している変数ｐ_j，ｇ
_jから少しづつ計算することができる。この計算は、以
下に記すけた上げ先取り回路によって行なわれる。この
とき、加算器は式

【００７８】

【数２１】

【００７９】によって得られる和Ｓのビットｓ_iの計算
用の最終段を備えている。

【００８０】ここで、数Ａ，Ｂ，Ｃから引き出された連
続ビットで形成され、それぞれビットａ_j，ｂ_j，ｃ_j
で構成されるグループをみてみよう。ｊはそのグループ
のビットの重みを示している。指数ｉのグループにおけ
る最下位けた上げビットをｃ_i,1と表すことで、１より
大きいｊについて以下のように表すことができる。

【００８１】ｃ_j+1＝Ｇ_j＋Ｐ_j・ｃ_ｉ，１ここで、Ｐ_ｊとＧ_jは以下の回帰式によって定められ
る。

【００８２】Ｐ_j＝ｐ_j・Ｐ_j-1 ただしＰ₁
＝ｐ₁ Ｇ_j＝ｇ_j＋ｐ_j・Ｇ_j-1 ただしＧ₁＝ｇ₁ これらの式によって、カスケードに接続された少数の論
理回路をもつけた上げ先取り回路をつくりあげることが
できる。この点に関しては、従来の技術から得られた図
３との関連で後述する。

【００８３】パリティビットの問題に関しては、数は同
一サイズのｍビットの複数のグループで形成されている
とみなされ、各グループには１つのパリティビットが関
連していることがわかった。

【００８４】このように、オペランドＡとＢ、けた上げ
ワードＣ、和Ｓはたとえば、それぞれグループＡ１，Ａ
２，Ａ３，Ａ４、グループＢ１，Ｂ２，Ｂ３，Ｂ４、グ
ループＣ１，Ｃ２，Ｃ３，Ｃ４、グループＳ１，Ｓ２，
Ｓ３，Ｓ４で構成されている。各グループ、たとえばＡ
_iには１つのパリティビット、たとえばＰＡ_iが結びつ
いている。

【００８５】この説明のなかでは、パリティビットに関
しては単に、オペランド、けた上げワード、和の同等の
グループ、つまり同一の重みのビットで構成されたグル
ープだけを対象としていく。

【００８６】それぞれが数Ａ，Ｂ，Ｓから得られた同等
のグループに関連しているパリティビットをＰＡ_i，Ｐ
Ｂ_i，ＰＳ_iによって表すと、以下の関係式が簡単に得
られる。

【００８７】

【数２２】

【００８８】ＰＣ_iは、加算のときに介在するけた上げ
ビットによって形成されるワードから引き出された指数
ｉのグループに関連するパリティビットである。先の式
によってＰＣ_iを得るためには、あらゆるけた上げ数を
入手しなければならないように見える。

【００８９】しかしながら、理論上の計算によって、Ｐ
Ｃ_iは以下の形に置き換えることができることがわか
る。

【００９０】

【数２３】

【００９１】ここで、ｃ_i,1は指数ｉのグループの最下
位けた上げ数であり、Ｘ_i*はＸ_iの補数である。また

【００９２】

【数２４】

【００９３】ここで、変数Ｐ_i,jとＧ_i,jは以下の回帰
式を満たす。

【００９４】 (1) Ｐ_i,j＝ｐ_i,j・Ｐ_i,j-1 ただしＰ
_i,1＝ｐ_i,1 (2) Ｇ_i,j＝ｇ_i,j＋ｐ_i,j・Ｇ_i,j-1 ただしＧ
_i,1＝ｇ_i,1 ワードの下位ｍビットで構成されるグループについては
ｃ_1,1＝ｃ_inとなる。入力けた上げ数をもたない通常の
加算が行なわれる場合には、ｃ_in＝０となる。入力けた
上げ数ｃ_inは、増分あるいは減算を行なうために加算器
を使用する場合には、たとえば１となる。実際に減算Ａ
−Ｂの演算は、Ａ＋Ｂ^*＋１の計算に戻っていく。Ｂ^*
はＢの補数である。

【００９５】ここで、上述の特許ＥＰ３２９５４５にし
たがって、従来の技術における先の式の活用についても
っと詳しく説明する。

【００９６】図１は、従来の技術によるパリティビット
のジェネレータに関連する加算器を示している。

【００９７】例として、加算する数ＡとＢは、それぞれ
Ａ１，Ａ２，Ａ３，Ａ４とＢ１，Ｂ２，Ｂ３，Ｂ４の８
つのビットの４つのグループで構成されていると仮定し
た。各グループは、対応する１つのパリティビットに結
びついている。たとえば、グループＡ１はパリティビッ
トＰＡ₁に関連しており、グループＡ２はパリティビッ
トＰＡ₂に関連している、等々・・・。

【００９８】オペランドＡとＢならびにこれら２つのオ
ペランドに関連するパリティビットは各レジスタＲＡ，
ＲＢ，ＲＰＡ，ＲＰＢ中に含まれる。

【００９９】ここで、オペランドから引き出された同等
の２つのグループ、たとえばＡ１とＢ１をみてみよう。
グループＡ１はｍビットａ_1iで構成され、グループＢ１
はｍビットｂ_1iで構成される。同じ重みのビットａ_1iと
ｂ_1iは、以下の変数を計算できるように、“排他的Ｏ
Ｒ”回路及び“ＡＮＤ”回路を含む演算子１１のなかで
組み合わされる。

【０１００】

【数２５】

【０１０１】他のグループに関連する回路１２，１３，
１４は回路１１と同じであり、これらの回路全体は加算
器の第一段１０を形成する。

【０１０２】けた上げ先取り回路２０ａは、入力におい
て第一段１０の出力を受け取る。回路２０ａは、２つの
オペランドの加算に介在するあらゆるけた上げ数
ｃ_1,i，ｃ_2,i，ｃ_3,i，ｃ_4,iを計算することができ
る。この回路２０ａは、それぞれがオペランドを形成す
るグループに関連している複数の回路２１ａ，２２ａ，
２３ａ，２４ａで構成されているとみなすことができ
る。

【０１０３】“排他的ＯＲ”で構成される最終段３０
は、入力において第一段１０の出力を受け取る。回路３
０は、出力において加算の結果Ｓのビットｓ_1,iからｓ
_1,4までを解放する。回路３０はまた、それぞれがオペ
ランドを構成するグループに関連している複数の回路３
１，３２，３３，３４で構成されているとみなすことが
できる。このようにして、回路３１は、以下の方程式を
満たす下位グループのビットｓ_1,iを解放する。

【０１０４】

【数２６】

【０１０５】以上は加算器のみに関しているが、ここで
従来の技術のパリティのジェネレータに関する回路の部
分について説明してみよう。この例において、パリティ
のジェネレータは、それぞれがオペランドの同等のグル
ープのパリティビット及び第一段１０から出た変数を受
け取る４つのオペランド４１、４２、４３、４４で構成
される集合を備えている。たとえば、下位グループに関
連する演算子４１はパリティＰＡ₁とＰＢ₁及び回路１
１から出た変数ｐ_1,iとｇ_1,iを受け取る。これらの信
号に応じて、演算子４１は、上述の方程式を満たす２つ
の変数Ｘ₁とＹ₁を出力する。

【０１０６】同じように、回路４２、４３、４４はそれ
ぞれ、変数Ｘ₂，Ｙ₂；Ｘ₃，Ｙ₃；Ｘ₄，Ｙ₄を出力
する。

【０１０７】演算子５１，５２，５３，５４で構成され
る最終段は、対応するグループの変数Ｘ_i，Ｙ_iならび
に当該のグループに依存しているけた上げ信号を受け取
る。より正確には演算子５４は、指数ｉ＝４のグループ
の最下位けた上げ数である回路２３ａから出たけた上げ
数ｃ_3m+1を受け取る。演算子５３は、指数ｉ＝３のグル
ープの最下位けた上げ数であるけた上げ数ｃ_2m+1を受け
取り、演算子５２は、指数ｉ＝２のグループの最下位け
た上げ数であるけた上げ数ｃ_m+1を受け取る。演算子５
１は入力けた上げ数ｃ_inを受け取る。

【０１０８】一般に、対応する演算子に与えられるけた
上げ数をｃ_i,1で表すことによって、各演算子は、

【０１０９】

【数２７】

【０１１０】を満たす出力信号ＰＳ₁・・・ＰＳ₄を出
力する。

【０１１１】したがって、こうして得られた変数ＰＳ₁
からＰＳ₄までは、和から引き出された各グループに関
連するパリティビットである。

【０１１２】加算器の段１０と３０は、“ＡＮＤ”及び
“排他的ＯＲ”タイプの従来の論理回路で構成されてい
る。それらの実施については技術者に理解できる範囲で
あるので、ここでは詳しく説明しない。

【０１１３】演算子４１から４４ならびにけた上げ先取
り回路２０ａを、“データ経路”の方法を用いてＣＭＯ
Ｓテクノロジーに組み込むことは難しい。こうした解決
策に対する本発明の重要な利点の１つは、これらのビル
ディングブロックの簡略化と融合である。本発明の利点
を正確に理解し、さらに本発明の仕組みをよりよく把握
するために、ここで従来の技術に属してはいるが、これ
らの演算子の働きを図２と３を用いて説明してみよう。

【０１１４】この実施例では、演算子４１から４４は同
じものなので、その１つ、たとえば演算子４１について
説明するだけでよいだろう。一般性をもたせるために、
この部分はすべて、グループｉの指数とともにさまざま
な変数を示しながら説明する。演算子４１によって処理
された変数の場合にはｉは１となる。したがって、この
セクションで記される関係式はそれだけで値ｉ＝［１,
２, ・・・,ｍ］について一般化することができる。

【０１１５】図２は２つの数の加算結果の８つの下位ビ
ットで構成されるグループに関連するパリティビットの
計算を可能にする回路のエレメント４１を示している。
以下の説明は、この特殊なケースに限定されず、またこ
の回路はビットのどんな数についても一般化できること
は明らかである。

【０１１６】図２の回路は、先に説明した回路１１ある
いは切り離された回路や同じ回路によって計算される変
数ｐ_i,1，ｇ_i,1からｐ_i,7，ｇ_i,7を受け取る第一演
算子４１ａを備えている。実際にこの回路１１は、加算
器と共通のものとすることもできるが、回路の完全性を
改良したい場合には、加算器からは独立した回路１１を
使用することが望ましい。なぜなら、共通の回路１１の
使用は、この回路に発生する恐れのあるエラーを隠して
しまうからである。

【０１１７】演算子４１ａは、入力において４つの２進
変数Ｐ_x，Ｇ_x，Ｐ_y，Ｇ_yを受け取り、以下の方程式
を満たす２つの出力２進変数Ｐｚ，Ｇｚを与える第一の
タイプの論理モジュールＭ１だけで構成されている。

【０１１８】Ｐ_z＝Ｐ_y・Ｐ_x Ｇ_z＝Ｇ_y＋Ｐ_y・Ｇ_x 図７は、“ＡＮＤ（論理積）”あるいは“ＯＲ（論理
和）”タイプの論理エレメントを用いたモジュールＭ１
の実施例を示している。たとえば、ＣＭＯＳテクノロジ
ーに適応する“ＮＡＮＤ（否定論理積）”、“ＮＯＲ
（否定論理和）”、“排他的ＮＯＲ”型のエレメントを
用いた他の実施例は、技術者の領域にあることは明らか
である。

【０１１９】これらのモジュールの使用及びそれらの配
置は、以下の回帰関係式によって定められる変数Ｐ_i,j
とＧ_i,jを（ｊ＝［１, ２, ・・・,７］）について計算す
ることを可能にする。

【０１２０】Ｐ_i,j＝Ｐ_i,j・Ｐ_i,j-1 ただしＰ_i,1＝
ｐ_i,1 Ｇ_i,j＝ｇ_i,j＋ｐ_i,j・Ｇ_i,j-1 ただしＧ_i,1＝
ｇ_i,1 出力変数対Ｐｚ，Ｇｚを２つの入力変数対Ｐ_x，Ｇ_xと
Ｐ_y，Ｇ_yに結びつける関係式は、関連的であるという
重要は特徴を有している。この特徴によって、この回路
の層数つまりカスケードに置かれたこれらのモジュール
数を最小限に抑えながらも変数Ｐ_i,jとＧ_i,jを計算で
きるようにモジュールＭ１を配置することができる。

【０１２１】帰納法によって第一演算子４１ａを構成す
る方法は、上述の特許ＥＰ３２９５４５中に記されてい
る。

【０１２２】ｊ＝１については、直接Ｐ_i,1＝ｐ_i,1及
びＧ_i,1＝ｇ_i,1を得ることができる。ｊ＝２について
はさらに、出力においてＰ_i,2，Ｇ_i,2を与える第一モ
ジュール１のなかでｐ_i,1，ｇ_i,1とｐ_i,2，ｇ_i,2を
組合せる。ｊ＝３については、第三のモジュール３が第
一モジュール１から出たＰ_i,2，Ｇ_i,2をｐ_i,3，ｇ
_i,3と組合せる。このモジュール３はＰ_i,3，Ｇ_i,3を
与える。ｊ＝４については、別のモジュール２が
ｐ_i,3，ｇ_i,3とｐ_i,4，ｇ_i,4を組合せ、このモジュ
ール２の出力は、もう１つのモジュール４のなかでモジ
ュール１の出力と組み合わされる。このモジュール４は
Ｐ_i,4，Ｇ_i,4を与える。モジュールＭ１によって実施
されたファンクションの連想性によってこの結果が正し
く得られる。

【０１２３】４より大きいｊについて演算子４１ａの構
成を補足するには、以下の方法をとるだけでよい。

【０１２４】１と２ⁿとの間のｊについての最初の接続
が行なわれたら、この最初の接続にしたがって配置され
ているが、上位に向かって桁を２ⁿずらされているモジ
ュールＭ１を付け加えることで、２ⁿ＋１と２ⁿ⁺¹との
間のｊについての接続が得られる。こうして新しい出力
が与えられる。次に、最初の接続から出た最上位出力Ｐ
_i,2n，Ｇ_i,2nと、それぞれ新しい各出力を組合せる２ⁿ
個の補足モジュールＭ１が配置される。

【０１２５】構成は、ｍ−１位数で終わる。このとき変
数Ｐ_iとＧ_iのあらゆる値を自由に使用できる。したが
って当該の例では、位数７までの変数Ｐ_i,j，Ｇ_i,jの
第一演算子４１ａが出力において自由に使用される。

【０１２６】続いて、演算子４１ａの出力Ｐ_i,j，Ｇ
_i,jが第二の演算子４１ｂの入力に適用される。

【０１２７】演算子４１ｂは、単に、４入力Ｘ_x，
Ｙ_x，Ｘ_y，Ｙ_y型の二重“排他的ＯＲ”回路であり、
以下を満たす２つの出力Ｘｚ，Ｙ_zを与える第二タイプ
の論理モジュールＭ２で構成されている。

【０１２８】

【数２８】

【０１２９】図８は、“排他的ＯＲ”タイプの論理エレ
メントを用いたモジュールＭ２の実施例を示している。
ここでまた、特殊なテクノロジーにもっと適合したエレ
メントによる他の実施例については、技術者の領域であ
る。

【０１３０】したがってすぐに、多入力型の“排他的Ｏ
Ｒ”演算子と同等の逆ピラミッド構成にしたがってこれ
らのモジュールＭ２を配置するだけでよいことがわか
る。こうしてこの接続によって、以下の関係式によって
定義される２つの変数ＸとＹ’が得られる。

【０１３１】

【数２９】

【０１３２】Ｇ' _i,1は、関係式

【０１３３】

【数３０】

【０１３４】によって計算される。Ｙ_i' の計算にＰＡ
_i，ＰＢ_iを挿入する理由は後で説明する。

【０１３５】変数Ｘ_i，Ｙ_i' 及び先に定義されたけた
上げ数ｃ_i,1（ｉ＝１，ｃ_i,1＝ｃ_inについて）は、以
下の論理方程式によって出力ＰＳ_iが入力に結びついて
いる第三の演算子５１に適用される。

【０１３６】

【数３１】

【０１３７】ここでＸ_i*はＸ_iの補数である。

【０１３８】次の関係式からＰＣ_iの大きさを定めると

【０１３９】

【数３２】

【０１４０】以下が得られる。

【０１４１】

【数３３】

【０１４２】つまり、２つの２進数の加算結果のパリテ
ィはけた上げワードのパリティの排他的論理和と加算の
２つのオペランドのそれぞれのパリティに等しい。した
がって、Ｇ_i,1をＧ' _i,1に置き換えない先の回路の場
合には、出力において結果のパリティの代わりにけた上
げワードのパリティを与えるであろう。さらに、第一演
算子のどの出力Ｇ_i,jも式

【０１４３】

【数３４】

【０１４４】に置き換えることが可能になるであろう。
もう１つの解決策は、第一演算子の２つの出力Ｇ_i,jと
Ｇ_i,kのいずれかをそれぞれ、演算結果

【０１４５】

【数３５】

【０１４６】に置き換えることである。以上については
すべて上述の特許のなかで非常に詳しく説明されてい
る。

【０１４７】図３は、従来の技術によるパリティのジェ
ネレータに特有のけた上げ先取り回路を示している。こ
の回路は、それぞれが第三段の回路５２，５３，５４に
おける入力として役立つ位数ｃ₉，ｃ₁₇，ｃ₂₅のけた上
げ数、つまり変数ｃ_2,1，ｃ_3,1，ｃ_4,1を与える。本
発明ではこの回路は無意味になるので、上述の特許で詳
しく説明されているその作動についてはここに再び記す
ことはしない。

【０１４８】以上に記した従来の技術による解決策は、
その複雑さに加えて、ＣＭＯＳテクノロジーで実施しに
くいという欠点をもっている。特に、“データ経路”タ
イプの規則正しい構造における物理的な設置には非常に
多くの改善の余地がある。このタイプの設置とともに使
用される各論理ブロックは、データの経路に沿って、ま
た経路のビット数に応じて同一の幅をもっていなければ
ならない。たとえば、経路は３２ビットのスタックをと
もない、次に３２ビットの増分子をともなう３２ビット
のレジスタで構成することができる。これらの各ブロッ
クがすべて同じ幅をもっている場合には、重ねあわせに
よる設置は、使用する珪素の表面積や相互接続の長さと
いう点から非常に都合よく行なうことができる。

【０１４９】しかしながら、極端な高さ、つまり高速処
理の必要性とは相容れない相互接続の長さを与えないか
ぎり、図１に示されている回路をこのタイプの構造中に
設置するのは難しい。

【０１５０】この問題及び上述の装置の複雑性の問題
は、図４から６との関連で説明した回路によって解決で
きる。

【０１５１】下位グループとして指定された連続する下
位ｍビット（Ａ１，Ｂ１，Ｃ１，Ｓ１）で構成されたデ
ータグループの演算については、変数Ｇ_1,jとＰ_1,jの
計算を開始する前でもけた上げ数Ｃ_1,1を入手すること
ができる。加算器ｃ_inにおける入力けた上げ数が対象と
なるからである。したがって、計算の演算の終わりにな
って初めてこの変数を作用させるという必要がなくな
る。

【０１５２】また、本発明は、このけた上げ数を最下位
信号ｇ' _1,1の計算に入れることで、非常に急速にけた
上げ数を作用させることを提案している。

【０１５３】図４は、本発明による和のパリティの計算
装置を示している。この図式は、従来の技術に対応する
図１の図式と比較されなければならない。

【０１５４】本発明においては、従来の技術の段１０に
対して、第一段１０' が改良されている。新しい変数
ｇ' _1,jとｐ' _1,jは以下の関係式によって計算され
る。

【０１５５】

【数３６】

【０１５６】第一の指数は、上述の取決めにしたがっ
て、この改良に関連したビットグループを指している
（つまりここでは、下位グループＡ１，Ｂ１，Ｃ１とＳ
１）。

【０１５７】ｇ_i,jとｐ_i,jの他の値は変わらず、従来
の技術の実施例と同じ値をとる。

【０１５８】ｇ_i,j＝ａ_i,j・ｂ_i,j （（ｉ＝１），ｊ＝［２, ３, ・・・,ｍ］）あるいは
（（ｉ＝［２, ３, ・・・,Ｋ］，ｊ＝［１, ２, ・・・,
ｍ］）の場合対（ｉ，ｊ）全体について

【０１５９】

【数３７】

【０１６０】（（ｉ＝１），ｊ＝［２, ３, ・・・,ｍ］）
あるいは（ｉ＝［２, ３, ・・・,Ｋ］，ｊ＝［１, ２, ・・
・,ｍ］）の場合対（ｉ，ｊ）全体について変数ａ_1,1，ｂ_1,1，ｃ_inのうちの少なくとも２つが値
１をとる場合ｇ' _1, ₁は値１をとる。したがってｇ'
_1,1＝ｃ_1,2となる。

【０１６１】さらに、変数ａ_1,1，ｂ_1,1，ｃ_inのうち
の１つあるいは３つが値１をとる場合ｐ' _1,1は値１を
とる。したがってｐ' _1,1＝ｓ_1,1となる。

【０１６２】改良された新しい段１０' は、“ＡＮ
Ｄ”、“ＯＲ”、“排他的ＯＲ”タイプの従来の論理回
路あるいは特殊なテクノロジーに適合したその他の回路
で構成されている。上述の特許に対しては１１' の部分
だけが改良され、ブロック１２，１３，１４は同じであ
る。その実施例は技術者の領域なので、ここでは詳述し
ない。

【０１６３】図５は、これらの入力変数を使用するため
に改良された新しい加算器を示している。加算結果Ｓの
ビットｓ_iは、従来の関係式とともに計算される。

【０１６４】

【数３８】

【０１６５】けた上げ数ｃ_iは以下の関係式から得られ
る。

【０１６６】ｃ₁＝ｃ_in ｃ_i＝Ｇ_i-1＋Ｐ_i-1・Ｃ_i-1 ｉ＝［２，３，…，Ｋ
＊ｍ］について図５の回路は、以下の関係式を満たす３入力Ｐｘ，Ｇ
ｘ，ｃｙ及び１出力ｃｚ型Ｍ３タイプのモジュールを使
用している。

【０１６７】ｃｚ＝Ｇｘ＋Ｐｘ・ｃｙ図９は、“ＡＮＤ”、“ＯＲ”タイプの論理エレメント
を用いたモジュールＭ３の実施例を示している。ここで
はまた、技術者は、特殊なテクノロジーによりよく適合
したエレメントを用いたその他の実施例を想像すること
ができるだろう。

【０１６８】Ｍ１及びＭ３タイプのモジュールは、ここ
では詳述しないが、加算器の技術においてよく知られて
いる“recurrence solver ”と呼ばれる接続によって配
置されている。改良されたブロック１０' の出力におい
て直接入手できる値ｃ_1,2＝ｇ' _1,1及びｓ_1,1＝ｐ'
_1,1によって、従来の技術に対して加算器の構造を簡略
化できる点だけを指摘しておこう。結果Ｓ１を与える下
位グループＡ１とＢ１の加算を行なうブロック３１'
は、従来の技術の対応回路に比べ“排他的ＯＲ”とモジ
ュールＭ３をそれほど使わない。他のブロック３２，３
３，３４は変わらない。

【０１６９】同様に値ｐ_i,jとｇ_i,jあるいはｐ' _i,j
とｇ' _i,jは、パリティ６０の計算段中に入れられる。
この段は、パリティのジェネレータに特有のけた上げ先
見ブロック２１から２４までと同時に、従来の技術の上
述した特許中に記されているパリティビット計算用のブ
ロック４１から４４までに取って代るものである。さら
に段６０は、それぞれがオペランドＡとＢに関連するパ
リティビットＰＡ_iとＰＢ_iを受け取る。これらのパリ
ティビットＰＡ_iとＰＢ_iはそれぞれ２つのレジスタＲ
ＰＡとＲＰＢから発生し、この例においては、４ビット
ＰＡ₁からＰＡ₄とＰＢ₁からＰＢ₄で構成されてい
る。また各ビットは２つのオペランドを構成する８ビッ
トの４つのグループの１つに関連するパリティを示して
いる。段６０はさらに、加算器における入力けた上げ数
である変数ｃ_in＝ｃ_1,1を受け取る。

【０１７０】演算子６０は、それぞれが、オペランドを
形成するグループに関連する複数の演算子６１、６２、
６３、６４で構成されているとみなすことができる。上
位グループ（ｉ＝［２, ３, ・・・Ｋ］）を処理する演算
子がすべて同じ構造をもっているとしても、下位ｍビッ
ト（ｉ＝１）で構成されているグループを処理する演算
子６１は簡略化された構造をもっていることが後にわか
るであろう。出力においては演算子６１は、結果の下位
グループのパリティビットの値ＰＳ₁を直接与える。さ
らに、演算子６１は、指数ｉ＝２のグループについての
より下位のけた上げ数ｃ_2,1であるけた上げ数ｃ_1,m+1
＝ｃ₉の値を与える。

【０１７１】１より大きい指数ｉのグループのためのそ
の他の回路：段６０に属する６２、６３、６４は、それ
ぞれが、取決めに基づいて以下の関係式によって定義さ
れる変数ＸｉとＹｉを与える。

【０１７２】

【数３９】

【０１７３】ここでＧ' _i,1はけた上げワードＣに関連
するパリティだけでなく、和Ｓに関連するパリティを計
算できるようにすでに記した関係式Ｇ' _i,1＝ＰＡ_i＋
ＰＢ_i＋Ｇ_i,1によって計算される。したがって、８ビ
ットの４つのグループに分けられるワードの任意に選択
された例においては、変数ｉは値２、３、４をとり、変
数ｍは値８をとる。

【０１７４】さらに回路６２、６３、６４は、出力にお
いて、すぐ上の重みのグループのより下位のけた上げ数
の値を与える。正確に言えば、演算子６２はけた上げ数
ｃ_2m+1＝ｃ₁₇＝ｃ_3,1を与え、演算子６３はけた上げ数
ｃ_3m+1＝ｃ₂₅＝ｃ_4,1を与える。演算子６４は、加算器
のオーバーフローを示す変数であるけた上げ数ｃ_4m+1＝
ｃ₃₃を与える。代案においてはこのけた上げ数ｃ_4m+1は
計算されない。なぜならパリティの計算には関係ないか
らである。

【０１７５】演算子５２、５３、５４で構成される最終
段は、対応するグループの変数Ｘ_i，Ｙ_iならびにすぐ
下の重みの段６０の演算子によって得られるけた上げ信
号を受け取る。正確に言えば、演算子５２は、演算子６
１によって得られたけた上げ数ｃ₉＝ｃ_2,1を受け取
り、演算子５３は演算子６２によって得られたけた上げ
数ｃ₁₇＝ｃ_3,1を受け取り、演算子５４は演算子６３に
よって得られたけた上げ数ｃ₂₅＝ｃ_4,1を受け取る。

【０１７６】一般に、対応する演算子に適用される入力
けた上げ数をｃ_i,1とすると、各演算子５２から５４ま
ではそれぞれが、以下の関係式を満たす出力信号ＰＳ_i
を解放する。

【０１７７】

【数４０】

【０１７８】この実施例においては演算子５１はない。
なぜなら演算子６１は出力において値ＰＳ₁を直接与え
るからである。

【０１７９】したがってこのように得られた変数ＰＳ₁
からＰＳ₄は、和から引き出された各グループに関連さ
れたパリティビットである。

【０１８０】先の装置は、グループの任意数Ｋとグルー
プごとのビットの任意数ｍについて容易に一般化されう
ることは明らかである。加算器のなかで共通なその他の
値は、たとえば、４ビットの８グループあるいは、６４
ビットの加算器については４ビットの１６グループであ
る。

【０１８１】ここで、図６を用いて、パリティの計算回
路６０の作動及び、信号ｇ' _1,1の計算へ入力けた上げ
数ｃ_inを入れることによっての回路で実現できる簡略化
について説明してみよう。

【０１８２】図６は、下位の和の連続する２ｍビットに
よって構成される２つのグループ（指数ｉ＝１, ２のグ
ループ）に関連するパリティビットＰＳ₁とＰＳ₂の計
算回路６１と６２を示している。回路６３と６４は回路
６２と同じなのでここには記されていない。

【０１８３】まず、下位和の連続するｍビットで構成さ
れたグループ（ｉ＝１）を処理する回路６１の説明から
始めよう。

【０１８４】回路６１は、先述の回路１１' によってあ
るいは切り離されてはいるが同じ回路によって計算され
る変数ｐ_1,2，ｇ' _1,1からｐ_1,8，ｇ_1,8までを受け
取る第一演算子６１ａを備えている。実際にはこの回路
１１' は加算器と共通のものにすることができるが、装
置の完全性を改良しようとする場合には、加算器とは別
に回路１１' を使用することが望ましい。なぜなら、共
通の回路１１' の使用は、この回路内に発生する恐れの
あるエラーを隠してしまうからである。変数ｐ' _1,1は
使用されない。また、図２との関連で説明した従来の技
術に対して、変数ｇ_1,1は、すでに上記で定義された変
数ｇ' _1,1＝ａ_1,1・ｂ_1,1＋ａ_1,1・ｃ_in＋ｂ_1,1・
ｃ_inに置き換えられる。他の変数ｐ_1,2からｐ_1,8とｇ
_1,2からｇ_1,8は、従来の技術で使用されていたのと同
じである。

【０１８５】演算子６１ａは、第一のタイプＭ１と別の
タイプＭ３の論理回路で構成されている。これら２つの
タイプのモジュールの作動についてはすでに記した。こ
れらのモジュールの使用及びそれらの配置によって、以
下の回帰関係式によって定義される（ｊ＝［２, ３, ・・
・,ｍ］）についての変数Ｇ_1,jを計算することができる
だろう。

【０１８６】Ｇ_1,j＝ｇ_1,j＋ｐ_1,j・Ｇ_1,j-1 ただしＧ_1,1＝
ｇ' _1,1 演算子６１ａにおいては変数Ｐ_1,jは計算されない。

【０１８７】あらゆる変数Ｇ_1,jは、ｇ_1,1を入力けた
上げ数ｃ_inを考慮に入れた変数ｇ'_1,1に置き換えるこ
とによって、従来の技術に対して改良される。ｇ' _1,1
は実際にはｃ_1,2に等しいことはすでに見てきた。した
がってＧ_1,1＝ｃ_1,2となる。

【０１８８】連続する信号Ｇ_1,jは、けた上げ伝播型の
加算器を用いて計算できるような累積けた上げ数の通常
の値をとると証明することができる。つまり。

【０１８９】Ｇ_1,j＝ｃ_1,j+1 （ｊ＝［１, ２, ・・・,
ｍ］）についてここで、当該のビットの重みと同時に演算子の対応する
桁を示す指数ｊを繰返し扱いながら、第一演算子６１ａ
を構成する方法を示してみよう。

【０１９０】ｊ＝１については、直接Ｇ_1,1＝ｇ' _1,1
＝ｃ_1,2が得られる。ｊ＝２についてはさらに、第一モ
ジュールＭ３：つまり出力においてＧ_1,2＝ｃ_1,3を与
える１' のなかでｇ' _1,1とｐ_1,2，ｇ₂を組合せる。
ｊ＝３については第二モジュールＭ３：つまり３' がｐ
_i,3，ｇ_i,3と第一モジュールＭ３から出たＧ_1,2を組
合せる。このモジュール３' はＧ_1,3＝ｃ_1,4を与え
る。ｊ＝４については、第一モジュールＭ１２' がｐ
_1,3，ｇ_1,3とｐ_1,4，ｇ_1,4を組合せ、このモジュー
ルの出力は別のモジュールＭ３４' においてモジュール
１' の出力と組み合わされる。このモジュール４' はＧ
_1,4を与える。この結果は、モジュールＭ１とＭ３によ
って実行されたファンクションの連想性によって得られ
る。

【０１９１】４より大きいｊについて演算子６１ａの構
成を補足するためには、以下の方法をとればよい。

【０１９２】１と２ⁿとの間のｊについての最初の接続
が行なわれたら、この最初の接続にしたがって配置され
ているが、しかし上位に向かって桁を２ｎずらされてい
るモジュールＭ１を付け加えることで、２ⁿ＋１と２
ⁿ⁺¹の間の接続が得られる。こうして新しい出力が与え
られる。次に、最初の接続から出た最上位出力Ｇ
_1,2nを、それぞれこれらの新しい各出力と組合せる２ｎ
個の補足モジュールＭ３を配置する。

【０１９３】構成は位数ｍ（図２の実施例におけるｍ−
１の代わりに）で終わる。したがって、当該の例におい
ては、第一演算子６１ａの出力において、（ｊ＝［１,
２,・・，８）］についての変数Ｇ_1,jを自由に使用す
る。これらの変数はそれぞれ、上記の関係式にしたがっ
て、けた上げ数ｃ_1,j+1に等しい。

【０１９４】次に演算子６１ａの出力Ｇ_1,jは、２分木
に配置された“排他的ＯＲ”ファンクションを実行する
論理ゲートで構成されている演算子６１ｂの入力上に適
用される。このようにして回路６１ｂは、あらゆるＧ
_1,j及び入力けた上げ数ｃ_1, ₁＝ｃ_inの排他的論理和を
計算する。つまり、変数Ｙ₁は以下のように定義され
る。

【０１９５】

【数４１】

【０１９６】また、Ｇ_1,j＝ｃ_1,j+1 したがって、

【０１９７】

【数４２】

【０１９８】したがって、この下位グループについて
は、先の例と同じく、しかし変数Ｇ_1,jの計算中にｃ_in
の値を介入させることで計算された変数Ｙ₁はけた上げ
ワードのパリティに等しくなる。

【０１９９】以下の関係式が得られるので、

【０２００】

【数４３】

【０２０１】ＰＡ_iとＰＢ_iはそれぞれ２つのオペラン
ドＡとＢの指数ｉのグループに関連するパリティである
ことから、和の対応するグループに関連するパリティビ
ットを得るためには、さらにパリティビットＰＡ₁とＰ
Ｂ₁をＹ₁の式中に入れなければならない。図６に示さ
れているような望ましい実施例においては、式

【０２０２】

【数４４】

【０２０３】は、式

【０２０４】

【数４５】

【０２０５】によって置き換えられる。したがって、和
の下位グループに関連するパリティを計算するためには
以下の関係式によって定義された値Ｙ₁を使用する。

【０２０６】

【数４６】

【０２０７】Ｙ₁の式中にオペランドのパリティビット
の値ＰＡ₁，ＰＡ₂を入れるその他の方法は、技術者の
領域であり、すべては実施態様の選択にかかっている。
望ましい方法によれば、これらのパリティビットは、回
路の論理数を最小限に抑え、物理的な実施を簡略化でき
るように挿入される。

【０２０８】このように実施された図６の回路６１は、
出力において、下位グループについて和のパリティビッ
トの値ＰＳ₁を直接与える。さらに、出力Ｇ_1,8＝ｃ₉
は、指数ｉ＝２のグループについて最下位のけた上げビ
ットの値、つまり値ｃ_2,1を与える。

【０２０９】このように実施された段６１は、８ビット
のグループｍのサイズをともなう例においては、合計で
５つのＭ１モジュールと７つのＭ３モジュールと９つの
“排他的ＯＲ”ゲートを備えている。図１から３による
従来の技術においては、同一のファンクションを実現す
るのに、２つの別々の回路２１と４１が必要であった。
これら２つの回路には、合計で１３のＭ１モジュール、
４つのＭ３モジュール、６つのＭ２モジュール、２つの
“排他的ＯＲ”ゲート、さらに演算子５１が必要であっ
た。実際にはモジュールＭ２は２つの“排他的ＯＲ”ゲ
ートで構成され、モジュールＭ１はモジュールＭ３より
複雑なので、この発明によって回路が著しく節約でき
る。

【０２１０】さらに、２つの平行ブロック２１と４１の
代わりにブロック６１がただ１つだけ必要となるので、
“データ経路”テクノロジーとの統合は容易になる。

【０２１１】ここで、下位グループ以外の和のビットグ
ループに関連するパリティビットの計算用の回路６２、
６３、６４を説明してみよう。これらの回路はすべて同
じなので、それらのうちの１つだけ、たとえば回路６２
の説明だけを行なう。

【０２１２】当然のことながら、改良されたｇ' _2,1の
計算中に回路６１から発生する入力けた上げ数ｃ_2,1を
入れることによって、回路６１のモデル上に回路６２を
構成することができるであろう。このことから、回路６
１にもたらされたあらゆる簡略化を回路６２に適用する
ことができる。ただし、けた上げ数ｃ_2,1は回路６１の
演算の終わってから初めて得ることができる。このこと
は、回路６２は、回路６１がその演算をほとんど終えな
いかぎり作動が開始できないことを意味する。つまり、
装置の高速作動の必要性とは相容れないものとなる。

【０２１３】したがって回路６２は、演算の続きにおい
てできるだけ遅くこの入力けた上げ数ｃ_2,1を介入させ
るように、従来の技術の回路４１と同じ方法で構成され
る。

【０２１４】回路６２は、第一の演算子６２ａと第二の
演算子６２ｂとで構成される。この回路についてはここ
では説明せず、図２に関連した説明にもう一度戻ってみ
よう。

【０２１５】この図との関連で示されている演算子４１
ａの反復構成の方法はまた、演算子６２ａの構成にも適
用できる。ただし、この構成は、従来の技術では位数ｍ
−１で終わるのに対して位数ｍで終わる。したがって当
該の例においては、出力において位数１から位数８まで
の変数Ｐ_2,j，Ｇ_2,jの演算子６２ａを自由に使用する
ことができるだろう。

【０２１６】次に位数ｍ−１までの演算子６２ａの出力
は、第二演算子６２ｂの入力に適用される。

【０２１７】演算子６２ｂは、図２との関連で説明され
ている演算子４１ｂと同じである。したがって、この演
算子は樹形に配置されたモジュールＭ２によって構成さ
れる。つまり、出力においては以下の関係式によって定
義される２つの変数Ｘ２とＹ２が与えられる。

【０２１８】

【数４７】

【０２１９】先の例と同じように、変数Ｇ' _2,1は、Ｙ
２の式に、オペランドの指数ｉ＝２のグループに関連す
るパリティの値を介入させるように定義される。

【０２２０】

【数４８】

【０２２１】当然のことながら、パリティビットＰ
Ａ₂，ＰＢ₂と２つの変数Ｇ_2,iや直接に変数Ｙ₂との
その他の組合せも可能であるが、それは技術者の領域で
ある。

【０２２２】変数Ｘ₂，Ｙ₂と、すぐ下の位数の演算子
６１から発生するけた上げ数ｃ_2, ₁は、以下の関係式に
よって出力ＰＳ₂が入力に結びついている演算子５２に
適用される。

【０２２３】

【数４９】

【０２２４】変数Ｐ_2,mとＧ_2,mは、Ｐ_2,8とＧ_2,8の
例においては、入力けた上げ数ｃ_2,1とともにモジュー
ルＭ３に適用される。ｃ_i,1が指数ｉのグループのなか
の最下位けた上げビットである場合、１より大きいｊに
ついて以下の関係式が得られる。

【０２２５】ｃ_i,j+1＝Ｇ_i,j＋Ｐ_i,j・ｃ_i,1 ｊ＝ｍとすると、以下の式が得られる。

【０２２６】ｃ_i,1＝Ｇ_i-1,m＋Ｐ_i-1,m・ｃ
_i-1,1（ｉ＝［３, ４, ・・・,Ｋ］）についてしたがって、ｉ＝３及びｍ＝８の場合、このモジュール
Ｍ３の出力は、けた上げビットｃ_2,9の値を与える。こ
のけた上げ数は、すぐ上の重みのグループを処理する回
路６３の入力けた上げ数ｃ_3,1である。したがって、図
５との関連で説明したけた上げ先取り回路２１ａの存在
は不必要である。

【０２２７】８ビットのサイズｍをともなうこの例にお
いて、図６の回路は、１２個のＭ１モジュール、６つの
Ｍ２モジュール、１つのＭ３モジュールを使用する。一
方、従来の技術の同等回路４２と２２は、１６個のＭ１
モジュール、６つのＭ２モジュール、２つのＭ３モジュ
ールを必要とする。したがって大規模な簡略化が行なわ
れる。さらに、これらの回路のトポロジーの配置は“デ
ータ経路”テクノロジーとの統合により適している。

【０２２８】望ましい実施例においては、本発明による
パリティのジェネレータは、ＣＭＯＳテクノロジーにお
いて実現される。このテクノロジーにおいては、モジュ
ールＭ１，Ｍ２あるいはＭ３によって実行されるファン
クションはより遅く、対応する補足的あるいはデュアル
ファンクションよりも多くのトランジスタを必要とす
る。したがって、技術者は、適切な場所にノットゲート
（逆転器）を備えているかぎり、適していると考えられ
る場合には、できればモジュールＭ１，Ｍ２，Ｍ３の補
足的あるいはデュアルファンクションを実行するモジュ
ールとともに、図５から９の回路を実施することが望ま
しい。こうした考慮はすべて使用するテクノロジーによ
って異なり、技術者の領域である実施例の選択の問題で
ある。

【０２２９】発明の好ましい方式と実施例が図で説明さ
れ、記述されたが、さまざまの変更と修正が発明の進歩
性の概念と精神から逸脱しないでなされることは、当業
者には明らかである。発明の広い範囲と本当の精神内に
来る概念を定義することは、付加したクレームによって
意図される。

【図面の簡単な説明】

【図１】従来の技術による加算器とパリティビットの計
算装置を備えた全体図を示している。

【図２】従来の技術による２つの２進数の和から引き出
された８ビットのグループに関連するパリティビットの
計算装置を示している。

【図３】従来の技術の特殊な実施モードによるけた上げ
ビットの先取り回路を示している。

【図４】本発明による加算器とパリティビットの計算装
置を備えた全体図を示している。

【図５】本発明によって改良された加算器の回路を示し
ている。

【図６】本発明による２つの２進数の和から引き出され
た８下位ビットの２つのグループに関連する２パリティ
ビットの計算回路を示している。

【図７】本発明において使用されるモジュールＭ１を示
している。

【図８】本発明において使用されるモジュールＭ２を示
している。

【図９】本発明において使用されるモジュールＭ３を示
している。

Claims

(57)【特許請求の範囲】

【請求項１】２つの２進数を加算する加算装置であっ
て、２つの２進数（Ａ，Ｂ）を加算する第１の加算手段
（１０' ）を有しており、Ｋ個（Ｋ≧２）のグループを
使用し、各グループは前記２進数（Ａ，Ｂ）から引き出
された連続するｍ個のビットからなり、前記２進数はビ
ットａ_i,j，ｂ_i,jの形に形成されており、ここでｉ＝
｛１，２，…，Ｋ｝であってＫ個のグループのうち１つ
のグループを表しており、ｉ＝１が下位ｍビットに対応
しており、また、ｊ＝｛１，２，…，ｍ｝であって１つ
のグループの１つのビットの重みを表しており、前記第
１の加算手段（１０' ）は、各値ｐ_i,j及びｇ_i,jを表
す信号を発生し、更に前記第１の加算手段に接続され、ビットｃ_i,jの形
のけた上げワード（Ｃ）を発生するけた上げ手段（６
０）を有しており、ここでｃ_1,1は加算の第１の入力け
た上げビットであり、ｃ_i,1（ｉ＝｛２，…，Ｋ｝）は
第２の入力けた上げビットであり、更に前記第１の加算手段及び前記けた上げ手段に接続さ
れ、ビットｓ_i,jとして形成される結果（Ｓ）を生成す
る第２の加算手段（３０；３１' ，３２，−３４）を有
しており、前記第１の加算手段の前記信号の値は、ｉ≠１且つｊ＝
｛１，２，…，ｍ｝の場合について、以下の式、【数１】また、ｉ＝１の場合については、以下の式、【数２】に従って計算され、前記けた上げ手段は、前記値ｐ_1,1を受け取ることなく
前記信号（ｐ_i,j，ｇ_i,j）を受け取り、前記結果
（Ｓ）は前記第２の加算手段により、以下の式、【数３】から生成されることを特徴とする加算装置。
【請求項２】２つの２進数（Ａ，Ｂ）を加算する加算
装置であって、けた上げワード（Ｃ）を発生し結果
（Ｓ）を生成する手段を有しており、Ｋ個（Ｋ≧２）の
グループを使用し、各グループは前記２進数（Ａ，Ｂ）
から引き出された連続するｍ個のビットとけた上げワー
ド（Ｃ）と加算結果（Ｓ）とからなり、これらがビット
ａ_i,j，ｂ_i,j，ｃ_i,j，ｓ_i,jの形にそれぞれ形成さ
れており、ここでｉ＝｛１，２，…，Ｋ｝はＫ個のグル
ープのうちの１つのグループを表しており、ｉ＝１が下
位ｍビットに対応しており、ｊ＝｛１，２，…，ｍ｝は
１つのグループの１つのビットの重みを表しており、ｃ
_1,1は加算の第１の入力けた上げビットであり、ｃ_i,j
（ｉ＝｛２，…，Ｋ｝）は第２の入力けた上げビットで
あり、前記手段は、ｉ≠１且つｊ＝｛１，２，…，ｍ｝
の場合について次の値【数４】を計算し、またｉ＝１の場合について次の値【数５】を計算し、前記加算装置は更に、前記計算された値及び前記各２進
数（Ａ，Ｂ）のＫ個のパリティビットを受け取り、前記
結果（Ｓ）から引き出されたＫ個のグループのＫ個のパ
リティビット（ＰＳ_i）を計算するパリティ発生回路
（５０' ，６０）を有し、該パリティ発生回路は、ｉ＝
１の場合のＧ_i,jの値であるＧ_1,j、即ちＧ_1,j＝ｇ
_1,j＋ｐ_1,j・Ｇ_1,j-1（ｊ＝｛２，…，ｍ｝，Ｇ_1,1
＝ｇ_1,1）を計算する第１の演算子（６１ａ）と、【数６】を計算する第２の演算子（６１ｂ）とを有し、ここでＰ
Ａ₁及びＰＢ₁はｉ＝１の場合の前記パリティビットＰ
Ａ_i及びＰＢ_iの値であり、Ｙ₁はｉ＝１の場合の前記
パリティビットＰＳ_iのパリティビットＰＳ₁に対応す
る値であることを特徴とする加算装置。
【請求項３】前記２進数（Ａ，Ｂ）は、それぞれＫ個
のパリティビット（ＰＡ_i，ＰＢ_i）を有しており、更
に前記加算結果（Ｓ）から引き出されたＫ個のグループ
のＫ個のパリティビット（ＰＳｉ）を計算するためのパ
リティ発生回路（５０' ６０）を備え、該パリティ発生
回路は前記２進数（Ａ，Ｂ）のＫ個のパリティビットを
受け取る第１の入力手段と、前記第１の入力けた上げビ
ットｃ_1,1及び前記ｐ_i,j，ｇ_i,j，ｐ_1,j，ｇ_1,1，
ｇ_1,jを受け取る第２の入力手段とを有する請求項１に
記載の加算装置。
【請求項４】前記パリティ発生回路は、ｉ＝１の場合
のＧ_i,jの値であるＧ_1,j，即ちＧ_1,j＝ｇ_1,j＋ｐ_1,j・Ｇ_1,j-1（ｊ＝｛２，…，ｍ｝，Ｇ_1,1＝ｇ_1,1）を計算する第１の演算子（６１ａ）と、【数７】を計算する第２の演算子（６１ｂ）とを有し、ここで、
ＰＡ₁及びＰＢ₁は、ｉ＝１の場合の前記パリティビッ
トＰＡ_i及びＰＢ_iの値であり、Ｙ₁はｉ＝１の場合の
前記パリティビットＰＡ_i及びＰＢ_iの値である請求項
３に記載の加算装置。
【請求項５】前記第１の演算子（６１ａ）は４つの入
力（Ｐｘ，Ｇｘ，Ｐｙ，Ｇｙ）を受け取り２つの出力
（Ｐｚ，Ｇｚ）、即ちを供給する第１タイプのロジックモジュール（Ｍ₁）
と、３つの入力（Ｐｘ，Ｇｘ，ｃｙ）を受け取り１つの
出力（ｃｚ）、即ちｃｚ＝Ｇｘ＋Ｐｘ・ｃｙを供給する
第２タイプのロジックモジュール（Ｍ₃）とを有し、これらのモジュールは、以下のステップ、即ち、ａ）ｊ＝１については、直接Ｇ_1,1＝ｇ_1,1が得られ、ｂ）ｊ＝２については、前記第２タイプのモジュール
（Ｍ３）の第１モジュール（１' ）がｐ_1,2，ｇ_1,2，
ｇ_1,1について演算を行ない、Ｇ_1,2を与え、ｃ）ｊ＝｛３，４｝の場合について、前記第１タイプの
モジュール（Ｍ１）の第１モジュール（２' ）が
ｐ_1,3，ｇ_1,3，ｐ_1,4，ｇ_1,4について演算を行な
い、２つの出力を与え、前記第２タイプのモジュール
（Ｍ３）の第２モジュール（３' ）がＧ_1,2，ｐ_1,3，
ｇ_1,3について演算を行ない、Ｇ_1,3を与え、前記第２
タイプのモジュール（Ｍ３）の第３モジュール（４' ）
がＧ_1,2と前記第２モジュール（２' ）の出力について
演算を行ない、Ｇ_1,4を与え、これによりｎ＝２の場合
について初期アセンブリ（ｊ＝｛１，…，２ⁿ｝）が形
成され、ｄ）ｊ＝｛２ⁿ＋１，…，２ⁿ⁺¹｝について、追加の出
力を供給すべく上位ビットの方向に２ⁿの順位だけオフ
セットした前記初期アセンブリに従って配置された前記
第１タイプのモジュール（Ｍ１）と、前記初期アセンブ
リの上位出力Ｇ_1,2及び前記追加の出力のそれぞれにつ
いて演算を行う２ⁿ個の第２タイプのモジュール（Ｍ
３）とをそれぞれ結合し、値（Ｇ_1,5−Ｇ_1,8）をそれ
ぞれ供給することによりアセンブリを回帰的に求める、各ステップに従って使用される請求項２又は４に記載の
加算装置。
【請求項６】前記第２の演算子が前記第１の演算子の
Ｇ₁，_m-1，前記パリティＰＡ₁，ＰＢ₁，及び前記第
１入力けた上げビットｃ_1,1を介して前記出力Ｇ_1,jを
受け取る入力を有するツリーの形に配置された排他的論
理和タイプの論理ゲートを有し、これらの信号は、可能
な限り２つずつ取り出され、前記ゲートが前記値Ｙ₁を
計算すべく配置される請求項２，４、又は５のいずれか
一項に記載の加算装置。
【請求項７】前記パリティ発生回路は更に、ｉ＝｛２，…，Ｋ｝について、以下の式Ｇ_i,j＝ｇ_i,j＋Ｐ_i,j・Ｇ_i,j-1（ｊ＝｛２，…，ｍ｝，Ｇ_i,1＝ｇ_i,1）Ｐ_i,j＝ｐ_i,j・Ｐ_i,j-1（ｊ＝｛２，…，ｍ｝，Ｐ_i,1＝ｐ_i,1）の各値を計算する第３の演算子（62ａ，63ａ，64ａ）
と、ｉ＝｛２，…，Ｋ｝について、以下の式【数８】（ここでＰＡ_i，ＰＢ_iは、オペランドＡ及びＢのグル
ープのｉ番目のパリティを表す）の各値を計算する第４
の演算子（６２ｂ，６３ｂ，６４ｂ）と、ｉ＝｛２，…，Ｋ｝について、以下の式【数９】（ここでｃ_i,1は前記第２入力けた上げビットであり、
Ｘｉ^*はＸｉの補数である）の値を計算する第５の演算
子（52，53，54）とを有する請求項２，４，５、又は６
のいずれか一項に記載の加算装置。
【請求項８】前記第５の演算子（52）はｉ＝２の場
合、前記第２の入力けた上げビットｃ_2,1、即ちｃ_2,1＝Ｇ_1,m を使用し、前記パリティ発生回路は、ｉ＝｛３，…，
Ｋ｝の場合について、前記第５の演算子により使用され
る前記第２の入力けた上げビットｃ_i,1、即ちｃ_i,1＝Ｇ_i-1,m＋Ｐ_i-1,m・ｃ_i-1,1 を計算するための手段（Ｍ３）を有する請求項７に記載
の装置。
【請求項９】前記手段が前記パリティ発生回路から分
離している請求項２から８のいずれか一項に記載の加算
装置。
【請求項１０】前記第１の加算手段が前記パリティ発
生回路から分離している請求項３から８のいずれか一項
に記載の加算装置。