JP2608600B2 - ２つの数の和のパリティビットの計算装置 - Google Patents

２つの数の和のパリティビットの計算装置

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特にコンピュータのプロセッサで使用され
る加算器に関するものである。
さらに詳細には、本発明は、２つの２進数が入力され
る加算器によって計算された加算結果である２進数に付
属するパリティビットを計算するための回路に関する。
従来の技術 一般に、ワードまたは２進数に付属するパリティビッ
トは、これらワードまたは２進数が処理回路で処理され
た後にエラーを生じていないかどうかを検出することが
できるようにするために使用される。
通常は、複数のビットからなる１つのグループのパリ
ティビットは、このグループを構成するビット全体に対
して行った「排他的OR」演算の組み合わせの結果である
と定義される。従って、パリティビットは、このグルー
プに含まれている「１」の数が奇数の場合には値「１」
をとる。そこで、このグループの中の１つのみのビッ
ト、または奇数個のビットが誤っている場合には、パリ
ティビットは本来とるべき値とは反対の値をとる。従っ
て、このグループに基づいて計算した実際のパリティ
と、パリティビットの値に対応する予期されるパリティ
とを単に比較することによりエラーを検出することがで
きる。さらに、ワードは複数のビットグループで形成す
ることができ、各グループにパリティビットを１つ割り
当てる。従って、１つのワードを複数のパリティビット
と関係付けることができる。
１つまたは複数のワードに対して演算を実行するとき
には、この演算の結果がやはり１つまたは複数のパリテ
ィビットと関係付けられているのが都合がよい。これは
特に加算演算の場合である。
加算結果のパリティビットは、この加算結果をもとに
して直接計算することができる。しかし、この方法を用
いると、結果のパリティビットは、この結果自体が得ら
れてからかなり時間が経過した後にしか得ることはでき
ない。このため、この結果と、関係するパリティビット
とが次の処理で使用される時期が遅くなる。
さらに、パリティビットは、本来の結果とは独立に計
算できることが望ましい。というのは、このようにする
と加算の正確さをモニタできるからである。
和のパリティビットの予想の問題は多数の論文で取り
扱われており、それぞれの論文には特殊な場合の解決法
が与えられている。この状況が、例えばIBM（Ｔ）Techn
ical Disclosure Bulletin第23巻、第12号、1981年５
月、5498〜5502ページに示されている。
発明が解決しようとする課題 しかし、パリティビットを計算しようとするワードが
多数のビットを含んでいるときには、上記の公知の任意
の装置を用いてあらゆる場合に高速演算を行うことがで
きるわけではない。
本発明は、２つの数の和のパリティビットをできるだ
け短時間で計算できるようにすることを目的とする。パ
リティビットを高速で計算できることの利点は、この計
算によって加算器が次の演算を再び実行できるようにな
る時期を遅らせることがない点にある。この結果、計算
ユニットは高周波数で動作することが可能になる。
和のパリティビットの計算速度が、加算の途中で現れ
るキャリービットによって形成されたワードに関係する
パリティビットの計算速度に影響されることを後述す
る。このワードを、以後「キャリーワード」と称する。
加算する数が多数のビットを含んでいる場合には、こ
のワードが複数のビットグループの連結体であると考
え、これらグループのそれぞれにパリティビットを対応
させることがより望ましい。例えば、64ビットのワード
には８個のパリティビットを対応させることができる。
すなわち、各パリティビットは、このワードの８ビット
からなる１つのグループに対応している。この方法を用
いると、特に、異なるグループにまたがる複数のエラー
がある場合にエラー検出が非常に実行しやすくなる。
定義により、キャリーワードから取り出されたグルー
プに関係するパリティビットは、原則として加算時に形
成された全キャリービットに依存する。
キャリービットの計算の問題は既に加算器を実現する
際に提起されている。実際、キャリービットは、位が上
であるほど遅く得られる。このようなわけで、加算器に
おいては、キャリービットをできるだけ速く計算するた
めにキャリー予測回路を実現しようとする試みがなされ
ている。
しかし、高性能の回路を用いても、上位のキャリーは
常に加算演算のほぼ最後になって得られる。
課題を解決するための手段 そこで、本発明は、キャリーワードを形成するグルー
プに関係するパリティビットを計算するために、キャリ
ービットの計算が実行されるごとにパリティビットの計
算に次に必要とされる時間が最大限短縮される方法を提
供する。この結果は、本発明の装置が、この計算を以下
の２段階、すなわち − 加算する数のみに依存する変数を入力変数として利
用する第１段階と、 − キャリービットが介入する高速の第２段階とを利用
して実行することにより可能になる。
第１段階は、加算器の予測回路によってキャリーの計
算が実行されている間に行われる。この計算が相対的に
遅いことを考慮すると、この第１段階は、予備計算を最
大限に実施し、従ってより高速にされた第２段階を簡単
化できるように構成されている。
より詳細には、本発明により、２つの２進数の加算の
際に現れるキャリーワードから取り出された連続したｍ
ビットからなる少なくとも１つのグループに関係したパ
リティビットを計算するにあたって、上記の２つの２進
数はそれぞれ、ｍビットからなる少なくとも１つのグル
ープを含み、これらグループは、同じ位のビットでそれ
ぞれ構成された上記２進数と上記キャリーワードにそれ
ぞれ属しており、上記２進数から取り出された上記グル
ープは、それぞれがビットam,…,ai,…,a2,a1と、ビッ
トbm,…,bi,…,b2,b1で構成されている（添字ｉは対応
するビット（ai,bi）のグループ内の位を表す）計算装
置であって、 − １と（ｍ−１）の間のすべてのｉに対して pi＝aibi gi＝ai・bi （は、「排他的OR」演算を意味する） を計算する第１段と、 − １と（ｍ−１）の間のすべてのｉに対して、 以下の再帰式 Pi＝pi・Pi-1 Gi＝gi＋pi・Gi-1 （ただし、P1＝p1、G1＝g1） を満たす値Piならびに値Giの計算を行う第１の演算器
と、 − Ｙ＝G1G2…Gi…Gm-1 Ｘ＝P1P2…Pi…Pm-1 を計算するための第２の演算器と、 − PC＝Ｙcin・Ｘ＊ （ただし、cinはグループの最下位のキャリービットで
あり、Ｘ＊はＸの補数である） を計算する第３の演算器とを備えることを特徴とする装
置が提供される。
次に、この装置は、各オペランドのパリティビットを
関与させて和に関係するパリティビットを直接出力でき
るように変更し、しかもこのことで計算が遅くならない
ようにすることができる。
従って、本発明によればさらに、２つの２進数の和か
ら取り出されたｍビットからなる少なくとも１つのグル
ープに関係したパリティビットを計算する装置であっ
て、上記の計算装置と、上記２進数から取り出されたグ
ループのパリティPAとPBを導入するための「排他的OR」
の追加回路を備え、 − 第１の演算器の任意の１つの出力Giを、上記追加回
路によって実行された演算PAPBGiの結果で置換する
か、あるいは − 第１の演算器の任意の２つの出力GiとGjを、それぞ
れ演算PAGiと演算PBGjの結果で置換するように構成
されていることを特徴とする装置が提供される。
本発明の特徴および利点は、以下に説明する好ましい
実施例において明らかになろう。
実施例 本発明を記述する前に、図面を参照して本発明の理論
的基礎を説明しておくのが好都合である。
Ｎビットの２つの数ＡとＢが、それぞれビットaN,a
N-1,…,ai,…,a2,a1とビットbN,bN-1,…,bi,…,b2,b1で
構成されている場合にこれら２つの数の加算を実行する
ために現在行われている方法は、加算に関与するキャリ
ービットciで形成されたキャリーワードＣの予測回路を
利用することである。
このタイプの従来の加算器は、２つの数Ａ、Ｂのビッ
トai、biをもとにして、以下の式 pi＝aibi gi＝ai・bi （は、「排他的OR」演算を意味する） で計算される中間変数piとgiを形成する第１段を備えて
いる。
位ｉのキャリービットciがわかっていると仮定する
と、和の位ｉのビットsiは、式 si＝pici から得られる。
他方、ciは、 ci＝gi-1＋pi-1・ci-1 と定義される。
そこで、オペランドのビットai、biのみに依存する変
数piとgiをもとにしての繰り上げ近似により、キャリー
ビットを次々に計算することができる。この計算は、先
に説明したキャリー予測回路により実行される。加算器
は、式si＝piciによって得られる和Ｓのビットsiを計
算する最終段を備えている。
ここで、数Ａ、Ｂ、Ｃから連続部分として取り出され
ており、それぞれがビットai、bi、ci（ｉは関係するビ
ットからなるグループの位を示す）で構成されたビット
で形成されたグループを考える。cqが考えているグルー
プのうちの１つの中で見出される最下位のキャリービッ
トを表すことにすると、ｑよりも上位のｉでは、 ci+1＝Gi＋Pi・cq であることを示すことが可能である。ここに、PiとG
iは、以下の再帰式 Pi＝pi・Pi-1 Gi＝gi＋pi・Gi-1 （ただし、Pq＝pq、Gq＝gq）で定義される。
この最後の式を用いると、カスケード式に接続された
論理回路の数を減らしたキャリー予測回路を構成するこ
とができる。この回路に関しては第３図を参照してあと
で説明する。
ところでパリティビットの問題に関しては、数が一般
に同じｍビットからなる複数のグループで形成されると
考えることができ、各グループには１つのパリティビッ
トが関係付けられることを見た。
従って、オペランドＡとＢ、キャリーワードＣ、それ
に和Ｓは、それぞれ、例えばグループA1、A2、A3、A4、
グループB1、B2、B3、B4、グループC1、C2、C3、C4、そ
れにグループS1、S2、S3、S4で構成されている。各グル
ープ、例えばAjには、対応するパリティビット、例えば
PAjを関係付ける。
以下の説明では、パリティビットに関しては、オペラ
ンド、キャリーワード、それに和が同類のグループのみ
を考える。すなわち、同じ位のビットで構成されたグル
ープのみを考える。さらに、記述を簡単にするため、グ
ループを同定する添字はもはや使用しない。最後に、１
つのビットの指数ｉは問題となっているグループに関す
る相対的な位であり、従って１とｍの間の値になる。位
１というのは、グループ内の最下位である。
グループＡ、Ｂ、Ｓにそれぞれ関係するパリティビッ
トをPA、PB、PSと表記すると、関係式 PS＝PAPBPC （ただし、PC＝cm…ci…c2c1） が得られることが容易にわかる。
従って、PCは、加算の際に関与するキャリービットに
よって形成されたグループのパリティビットである。そ
の結果、上記の式を用いてPCを得るためには、すべての
キャリーを利用する必要がある。
ところで、理論計算により、PCを PC＝Ｙcin・Ｘ＊ （ただし、cinはc1すなわちグループの最下位のキャリ
ービットであり、Ｘ＊はＸの補数である）の形に書ける
ことがわかる。ここで、 Ｙ＝G1G2…Gi…Gm-1 Ｘ＝P1P2…Pi…Pm-1 であり、PiとGiは、以下の再帰式 Pi＝pi・Pi-1 Gi＝gi＋pi・Gi-1 （ただし、P1＝p1、G1＝g1） を満たす。
もちろん、ワードの最下位ビットで構成されたグルー
プに対しては、通常の加算が行われるときにはcin＝０
である。
以下に、上記の式を実行することによっていかにして
求める結果に到達できるかを記述する。
第１図は、本発明のパリティビット発生器に関係した
加算器の図である。
本発明を説明するため、加算すべき数ＡとＢがそれぞ
れ４つのビットグループA1、A2、A3、A4とB1、B2、B3、
B4で構成されていると仮定する。各グループには対応す
るパリティビットが関係付けられている。例えばグルー
プA1はパリティビットPA1に関係付けられ、グループA2
はパリティPA2に関係付けられという具合である。
オペランドＡならびにＢと、これら２つのオペランド
に関係付けられたパリティビットは、それぞれレジスタ
RA、RB、RPA、RPBに保持される。
例えばオペランドA1とB1から取り出された同類の２つ
のグループをここで考える。グループA1はｍビットa1i
で構成されており、グループB1はb1iで構成されてい
る。同じ位のビットa1iとb1iは、「排他的OR」回路と
「AND」回路を備えていて、変数 p1i＝a1ib1i g1i＝a1i・b1i を計算する回路11において組み合わされる。
他のグループに関係する回路12、13、14は回路11と同
じであり、これら回路の全体が加算器の第１段を形成し
ている。
キャリー予測回路20aは、入力に第１段10の出力を受
ける。この公知のキャリー予測回路20aを用いると、２
つのオペランドの加算に関与するすべてのキャリー
c1i、c2i、c3i、c4iを計算することができる。この回路
20aは、上記のグループにそれぞれ関係した複数の回路2
1a、22a、23a、24aで構成されていると考えることがで
きる。ただし、キャリーc1i、c2i、c3i、c4iは、上記の
グループにそれぞれ関係した複数の回路21a、22a、23
a、24aの出力には、後述するように、正確に対応するも
のではない。オペランドは、これらグループで形成され
る。
「排他的OR」で構成されている最終段30には、回路20
aのキャリーと、第１段10からの変数p1i〜p4iが入力さ
れる。回路30は加算結果Ｓのビッとs1i〜s4iを出力す
る。この回路30も、上記のグループにそれぞれ関係した
複数の回路31、32、33、34で構成されていると考えるこ
とができる。オペランドは、これらグループで形成され
る。従って、回路31は、式 s1i＝p1ic1i を満たす第１のグループのビットs1iを出力する。上記
の説明は加算器のみに関しているが、以下には、この回
路のパリティビット発生器に関する部分を説明する。
図示の実施例では、オペランドＡとＢならびにその和
Ｓがｍビットの４つのグループで構成されており、各グ
ループには対応する１つのパリティビットが関係付けら
れていると仮定する。
パリティビット発生器は、オペランドの同類グループ
のパリティビットと第１段10からの変数とをそれぞれ受
ける４つの演算回路41、42、43、44で構成されたユニッ
トを備えている。
例えば第１のグループと関係付けられた演算回路41は
パリティPA1、PB1と、回路11からの変数p1i、g1iを受け
る。これらの信号に応じて、演算回路41は、添字を取っ
た場合の上に示した式を満たす２つの変数X1とY1を出力
する。
同様にして、演算回路42、43、44は、それぞれ変数X2
とY2、X3とY3、X4とY4を出力する。
演算回路51、52、53、54で構成された最終段は、対応
するグループの変数Ｘ、Ｙと、問題となっているグルー
プに依存したキャリー信号とを受ける。
さらに詳細には、演算回路54は、第４のグループの最
下位のキャリービットである回路23aから出力されたキ
ャリーc3m+1を受ける。演算回路53は、第３のグループ
の最下位のキャリービットであるキャリーc2m+1を受
け、演算回路52は第２のグループの最下位のキャリービ
ットであるキャリーcm+1を受ける。通常の加算の場合に
は、演算回路51はキャリーc1＝０を受ける。
一般に、c1iで対応する演算回路に入力されるキャリ
ーを表すと、各演算回路は、 PS＝Ｙcin・Ｘ＊ を満たす出力信号PS1...PS4を出力する。
従って、このようにして得られた変数PS1〜PS4は、和
から取り出された各グループに関係付けられたパリティ
ビットである。
上記の装置を一般化して、グループ数とグループ当た
りのビット数を任意にすることができる。
加算器の段10と30は、従来の「AND」と「排他的OR」
のタイプの論理回路で構成される。構成法は当業者には
公知であるので、ここでは詳しく説明しない。
これとは異なり、演算回路41〜44とキャリー予測回路
20aは詳しく説明する価値があるので第２図〜第８図を
参照して以下に記述する。
演算回路41〜44は互いに同等であるため、そのうちの
１つ、例えば演算回路41を説明すれば十分である。
さらに、本明細書の導入部分において、問題となって
いるグループのキャリービットに関係付けられたパリテ
ィの計算に問題点のあることを説明した。そこで、まず
最初に、第２図を参照して、パリティビットの計算を行
う装置を説明する。次に、第３図を参照して、この装置
を和のパリティビットの発生器に変えるにはどうしたら
よいかを説明する。
第２図は、８ビットからなるグループのキャリービッ
トと関係付けられたパリティビットの計算を行う回路の
図である。しかし、以下の説明がこの特定の場合に限定
されないのは明らかであり、この回路を任意のビット数
にいかにして一般化するかを示す。
第２図の回路は、変数p1、g1〜p7、g7を受ける第１の
演算回路41aを備えている。これら変数p1、g1〜p7、g7
は、先に説明した回路11または別の同一の回路によって
計算される。実際、回路11は、加算器と共通にすること
ができるが、高集積度の回路が実現できるならば、むし
ろ加算器とは独立な回路11を使用することが好ましい。
というのは、共通の回路11を使用すると、この回路で発
生するエラーが隠れてしまう可能性があるからである。
演算回路41aは、入力に４つの２進数Px、Gx、Py、Gy
を受けて、以下の関係式 Pz＝Py・Px Gz＝Gy＋Py・Gx を満たす２つの２進数変数Pz、Gzを出力する第１のタイ
プの論理モジュールM1のみで構成されている。
このようなモジュールを用いて上記の構成にすること
により、ｉが１〜７の場合に、以下の再帰式 Pi＝pi・Pi-1 Gi＝gi＋pi・Gi-1 （ただし、P1＝p1、G1＝g1） で定義される変数PiとGiを計算することができる。
出力変数の組Pz、Gzを２組の入力変数Px、GxとPy、Gy
に関係付ける関係式は、結合法則を満たすという重要な
性質をもつ。この性質があるため、この回路の層の数、
すなわちカスケード接続されるモジュールの数を最大限
に減らしてモジュールM1に変数Pi、Giを計算させること
ができるように構成することが可能になる。
以下に、再帰法によって第１の演算回路41aを構成す
る方法を説明する。指数ｉは、問題となっているビット
の位と、演算回路の対応する列の両方を表す。
ｉ＝１に対しては、直接にP1＝p1、G1＝g1が得られ
る。ｉが１または２の場合は、p1、g1にp2、g2を第１の
モジュール１においてさらに組み合わせる。このモジュ
ールは、P2、G2を出力する。ｉが３のときには、第３の
モジュール３が第１のモジュール１から出力されたP2、
G2にp3、g3を組み合わせる。この第３のモジュール３は
P3、G3を出力する。ｉが４の場合には、別のモジュール
２がp3、g3とp4、g4を組み合わせ、このモジュール２の
出力は、別のモジュール４でモジュール１の出力と組み
合わされる。このモジュール４はP4、G4を出力する。こ
の結果が得られるのは、モジュールM1により実現される
結合法則のためである。
ｉが４よりも大きい場合に演算回路41aの構成を完全
なものにするためには、以下の方法に従えばよい。
ｉが１と2nの間の値のときの初期構成が実現されてい
る場合には、ｉが（2n＋１）と2n+1の場合の構成は、こ
の初期構成に従って構成されてはいるが上位のほうに2n
列ずれたモジュールM1を追加することによって得られ
る。このようにして、新しい出力が得られる。次に、2n
個の追加モジュールM1を配置して、初期構成から出力さ
れた最上位の出力P2 n、G2 nと、これら新しい出力のそれ
ぞれを組み合わせる。
もちろん、この構成は次数（ｍ−１）で止める。する
と、変数PiとGiのすべての値が得られる。従って、本実
施例では、第１の演算回路41aの出力で次数７までの変
数Pi、Giが得られる。
次に、演算回路41aの出力Pi、Giは第２の演算回路41b
の入力に入力される。
演算回路41bは、単に２つの「排他的OR」回路である
第２のタイプの論理モジュールM2で構成されている。こ
の演算回路41bは、４入力Xx、Yx、Xy、Yyであり、 Xz＝XxXy Yz＝YxYy を満たす２つの出力Xz、Yzを出力する。
これらモジュールM2を複数入力の「排他的OR」回路と
等価なピラミッド構造に配置するだけで十分であること
が直ちにわかる。従って、この構成にすると、関係式 Ｙ＝G1G2…Gi…Gm-1 Ｘ＝P1P2…Pi…Pm-1 で定義される２つの変数ＸとＹを得ることができる。
変数Ｘ、Ｙと、先に定義したキャリーcinは、第３の
演算回路51に入力される。この演算回路51の出力PCは、
論理式 PC＝Ｙcin・Ｘ＊ （ただし、cin（ここではcin＝c1）はグループの最下位
のキャリービットであり、Ｘ＊はＸの補数である）によ
って入力と関係付けられている。
実際には、ｍは常に２の冪であり、ｍ＝2nと書くこと
ができる。この場合、変数Pi、Giを得るのに必要な層の
数がｎであることを容易に示すことができる。ＸとＹを
得るのに必要な回路の層の数は2nであり、従ってパリテ
ィPCを得るための層の数は全体で（2n＋１）である。従
って、ｍ＝８の場合には、パリティ発生器は７層の回路
で構成される。
和から取り出されたグループのうちの１つと関係付け
られたパリティビットを計算することのできる回路を実
現するためには、上記の回路を変更して、オペランドか
ら取り出されたグループと関係付けられたパリティビッ
トを関与させる。
関係式 PS＝PAPBPC （ただし、PC＝cm…ci…c2c1） が満たされており、「排他的OR」演算は交換法則と結合
法則を満たすことを考慮すると、パリティビットをＹの
式に代入するだけで十分である。実際には、例えば「排
他的OR」を用いて第１の演算回路の任意の１つの出力Gi
を式PAPBGiで置換することができる。別の方法は、
第１の演算回路の任意の２つの出力GiとGjを、それぞ
れ、演算結果PAGiとPBGjで置換することである。
第３図は、この結果を得ることのできる第２図の回路
の変形例を示す図である。
この実施例によると、オペランドから取り出されたグ
ループのパリティビットPAとPBは、「排他的OR」回路５
で組み合わされる。この回路の出力は別の「排他的OR」
回路６で変数G1と組み合わされる。この第２の「排他的
OR」回路６は、変数Ｇ′１＝PAPBG1を出力する。
この回路の他の部分はまったく変えることがなく、演
算回路51の出力は、今や、問題となっているグループに
対する和のパリティビットPSを表す。
第４図は、キャリービット予測回路20aを備える加算
器の実施例の一部を示す図である。この回路そのものは
本発明の対象でないとはいえ、本発明の流れをよりよく
理解するには説明しておくのが有益であろう。
第１のグループのキャリー回路予測回路21aは、変数c
inと第１段10の出力とを受ける。
変数cinは、キャリーワードの最下位ビットc1に対応
する。通常の加算では、cin＝０である。
しかし、この加算器は減算を実行するのに使用するこ
ともできる。実際、減算（Ａ−Ｂ）の演算は、（Ａ＋Ｂ
＊＋１）（ただし、Ｂ＊はＢの補数である）を計算する
のと同じことである。
このためには、オペランドとしてＡとＢ＊を用い、c
in＝１である加算器を使用することができる。同様に、
このキャリービット計算装置は、やはりcin＝１を第１
のグループの回路51に導入するという条件で使用するこ
とができる。
第４図の回路は、式 ci+1＝Gi＋Pi・cq を適用した構成である。
この回路は、変数PiとGiを計算するための先に定義し
た複数のモジュールM1を備えている。この回路はさら
に、３入力Px、Gx、cyと、関係式 cz＝Gx＋Px・cy を満たす出力czとを有する第３のタイプのモジュールM3
も備えている。
タイプM1とタイプM3のモジュールは、加算器の技術に
おいて「再帰解法」として知られる構成に従って配置さ
れる。
この回路は、キャリーciを出力し、この出力が次に回
路31内で同じ位の変数piと組み合わされる。
回路31は加算結果のビットsiを出力する。
加算器は、第２のグループの回路22aの32のほか、さ
らに次のグループの回路（図示せず）も備えている。
従って、第２図と第３図に示したパリティ発生器に関
与するキャリーは、加算器に属するキャリー予測回路か
ら取り出すことができる。しかし、このようにすると、
パリティ発生器で利用されるキャリービットに関するエ
ラーは完全に隠されてしまう可能性がある。この理由
で、これらパリティビットを計算するための独立した回
路を設けることが好ましい。
このような回路は加算器で使用される回路と同じにす
ることができるが、この回路を簡単化して、パリティビ
ットを発生させる際に関与するキャリービットしかこの
回路が出力しないようにするとよい。
第５図は、パリティ発生器の特別なキャリー予測回路
の図である。この回路は、パリティを関係付けられるグ
ループが８ビットを含む場合を表している。第１の部分
回路21はキャリーc9を出力する。このキャリーc9は、第
２のグループの回路52の入力信号となる。回路22は、第
３のグループの回路53の入力となるキャリーc17を出力
する。最後に、回路23（図示せず）は、第４のグループ
のためのキャリーc25を出力する。
もちろん、当業者であれば、この回路を変形してグル
ープが多数あって任意の長さである場合に適合させるこ
とが可能である。
加算する数がＮビットである（Ｎは２の冪、すなわち
Ｎ＝2rである）場合には、キャリー予測回路がｒ層を含
むことに注目することが重要である。この結果、加算器
は前部で（ｒ＋１）層を含むことになる。この結果は、
パリティ発生器を実現するのに必要とされる（2n＋１）
層と比較される。従って、ｎをｒの関数として選択する
とよい。
例えばＮ＝64、ｍ＝８であるとすると、加算器とパリ
ティ発生器に対して正確に同じ数の層が得られる。しか
し、これは、これら２つの回路が正確に同じスピードで
あることを意味しているわけではない。実際、加算器と
パリティ発生器に関与する論理モジュールは互いに同等
ではない。特に、最終層では、演算回路51が加算器の最
終層31の「排他的OR」よりも複雑な演算を実行する。こ
の結果、パリティ発生器が加算器からのキャリーを利用
する場合には、パリティビットが得られるのが加算結果
が得られるのよりもわずかに遅くなる。しかし、加算器
の回路と独立なキャリー発生器を用いる場合には、この
ハンディキャップが相殺される。実際、第４図に示され
た回路と第５図に示された回路を比較すると、例えば回
路21aの最後から２番目のモジュールM3の１つが複数の
モジュールM3に出力を行うのに対し、第５図の回路では
そのようになっていないことがわかる。この結果として
この段に入力容量の差が生じ、従って第５図の回路は第
４図の回路よりも高速になる。従って、パリティ発生器
が相対的に複雑であることは、キャリー予測回路が簡単
化されることで相殺される。
以下に、本発明のパリティ発生器をCOMS技術で実現す
るための情報を与える。
モジュールM1が、 Pz＝Py・Px Gz＝Gy＋Py・Gx を実行することは既に説明した。
しかし、CMOS技術では、相補的な機能とその二重機能
を得るのがより簡単になる。
第６図は、Gzの補数である変数Gz ＊を得ることのでき
るCMOS回路の図である。この回路には、Pzの補数である
Pz ＊を出力するNANDゲートを接続することができる。
第７図は、上記の二重機能を得ることのできる回路の
図である。つまり、Gx ＊、Gy ＊、Py ＊はそれぞれGx、
Gy、Pyの補数であり、第７図の回路は式 Gz＝Gy＋Py・Gx を満たすGzを出力する。
第７図はこの回路は、NORゲートに接続することがで
きる。従って、先に定義したモジュールM1の代わりにこ
れら回路をそれぞれ使用して、最終結果を変えることな
く第２図と第３図の回路を実現することができる。ただ
し、このためには適当なインバータを設ける必要があ
る。
これら回路はキャリー予測回路のモジュールM3を実現
するのに使用することもできる。
これら回路の構成法は当業者には公知であるため、こ
れ以上説明する必要はない。
第８図は、「排他的OR」機能を実現するためのCMOS回
路の一例を示す図である。この回路は、例えば第２図と
第３図のモジュールM2と51を実現するのに使用すること
ができる。
【図面の簡単な説明】
第１図は、加算器と本発明の装置を含む全体の回路図で
ある。 第２図は、キャリーワードから取り出された８ビットか
らなるグループに関係するパリティビットの計算装置の
図である。 第３図は、２つの２進数の和から取り出された８個のビ
ットからなるグループに関係するパリティビットを計算
する装置の図である。 第４図は、本発明の装置と組み合わされる加算器の一例
を示す図である。 第５図は、本発明の一実施例によるキャリー予測回路の
図である。 第６図と第７図は、本発明の装置で使用することのでき
る論理モジュールの実施例を示す図である。 第８図は、本発明の装置で使用することのできる別のモ
ジュールの実施例を示す図である。 （主な参照番号） ５、６……排他的OR回路、 10……第１段、 20A、21a……キャリー予測回路、 30……最終段、 41〜44、41a、41b、51〜54……演算回路、 Ａ、Ｂ……オペランド、 A1〜A4、B1〜B4……ビットグループ、 c1i、c2i、c3i、c4i……キャリー、 M1、M2、M3……論理モジュール、 PA1〜PA4、PB1〜PB4……パリティビット、 RA、RB、RPA、RPB……レジスタ、 Ｓ……和
フロントページの続き (72)発明者 ミシェル ティル フランス国 78340 レ−クレイ−ス ー‐ブワ リュ ドゥ ラ スタシヨン 36 (56)参考文献 特公 昭56−13336（ＪＰ，Ｂ２) 特公 昭59−48421（ＪＰ，Ｂ２)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】２つの２進数（Ａ、Ｂ）の加算の際に現れ
    るキャリーワード（Ｃ）から取り出される一連のｍビッ
    トからなる少なくとも１つのグループに関連したパリテ
    ィビット（PC）を計算する計算装置であって、 上記２つの２進数（Ａ、Ｂ）の各々が、複数のｍビット
    からなる少なくとも１つのグループを含み、 上記グループがそれぞれ、上記２進数（Ａ、Ｂ）及び上
    記キャリーワード（Ｃ）に属する同じ位の複数のビット
    で構成されており、しかも、これらのグループがそれぞ
    れ、｛am,・・・,ai,・・・,a2,a1｝、及び｛bm,・・
    ・,bi,・・・,b2,b1｝で構成されている（ただし、添字
    ｉは、グループ内のビットの位を表す） 計算装置において、 （ａ）１≦ｉ≦（ｍ−１）のすべてのｉに対して、 pi＝aibi gi＝ai・bi ［ただし、は、「排他的OR」演算を表す］ を演算する第１段（11）と、 （ｂ）１≦ｉ≦（ｍ−１）のすべてのｉに対して、以下
    の再帰論理式 Pi＝pi・Pi-1 Gi＝gi＋pi・Gi-1 ［ただし、P1＝p1、G1＝g1］ を満たすPi及びGiを演算する第１の演算器（41a）と、 （ｃ）以下の式 Ｘ＝P1P2・・・Pi・・・Pm-1 Ｙ＝G1G2・・・Gi・・・Gm-1 から、Ｘ及びＹを演算する第２の演算器（41b）と、 （ｄ）以下の式 PC＝ＹCin・Ｘ＊ ［ただし、Cinは、グループの最下位キャリービット、
    Ｘ＊は、Ｘの補数］ から、パリティビットPCを演算する第３の演算器（51）
    と を備えていることを特徴とする計算装置。
  2. 【請求項２】請求項１記載の計算装置において、上記キ
    ャリービットCinは、上記計算装置に含まれる加算器（1
    0、20a、30）とは別の回路によって計算されることを特
    徴とする計算装置。
  3. 【請求項３】請求項１または２記載の計算装置におい
    て、上記第１段（10）は、上記計算装置に含まれる加算
    器（20a、30）と共通であることを特徴とする計算装
    置。
  4. 【請求項４】請求項１〜３いずれかに記載の計算装置に
    おいて、 上記第１の演算器（41a）は、それぞれが、４つの入力P
    x、Gx、Py、Gyに対して演算をおこなって、以下の式 Pz＝Px・Py Gz＝Gy＋Py・Gx を満足する２つの出力Pz、Gzを提供する、第１のタイプ
    の複数の論理モジュール（M1）で構成されており、 上記複数の論理モジュール（M1）は、複数の列に組み立
    てられており、そして、 ａ）第１列及び第２列においては、p1、g1、p2、g2を４
    つの入力として演算を行って、P2、G2を出力する第１の
    論理モジュール（１）を備え、 ｂ）第３列及び第４列においては、p3、g3、p4、g4を４
    つの入力として演算を行う第２の論理モジュール（２）
    と、P2、G2、p3、g3を４つの入力として演算を行って、
    P3、G3を出力する第３の論理モジュール（３）と、P2、
    G2及び第２のモジュール（２）の２つの出力を４つの入
    力として演算を行って、P4、G4を出力する第４の論理モ
    ジュール（４）とを備え、 ｃ）第１列〜第2n列において初期構成が実現されている
    場合に、第2n＋１列〜第2n+1列においては、該初期構成
    と同一の構成でかつ2n列上位にずらされた論理モジュー
    ル群と、該論理モジュール群の2n対の出力それぞれと、
    上記初期構成の最上位列の出力P2 n、G2 nとを入力として
    演算を行う、2n個の第１のタイプの追加の論理モジュー
    ルとを備えている ことを特徴とする計算装置。
  5. 【請求項５】請求項４記載の計算装置において、 上記第２の演算器（41b）は、それぞれが、４つの入力X
    x、Yx、Xy、Yyに対して演算を行って、以下の関係式 Xz＝XxXy Xz＝YxYy を満足する２つの出力Xz、Yzを演算する、第２のタイプ
    の複数の論理モジュール（M2）で構成されており、 該第２のタイプの複数の論理モジュールは、ピラミッド
    構造に接続されてその底辺部の論理モジュールが、第１
    の演算器（41〜44）からの出力Pi、Giをできるだけ２対
    づつ受け取るよう接続されており、かつ以下の関係式 Ｘ＝P1P2・・・Pi・・・Pm-1 Ｙ＝G1G2・・・Gi・・・Gm-1 を計算するように接続されている ことを特徴とする計算装置。
  6. 【請求項６】２つの２進数（Ａ、Ｂ）の和から取り出さ
    れるｍビットの少なくとも１つのグループに関連するパ
    リティビット（PS）を計算する計算装置において、 請求項１〜５いずれかに記載の計算装置を備え、かつ上
    記２つの２進数（Ａ、Ｂ）から取り出されたそれぞれの
    グループのパリティビットPA、PBを導くための排他的OR
    回路（５、６）を備えており、 該排他的OR回路（５、６）は、 第１の演算器（41a）の任意の１つの出力Giに関して、 PAPBGi を出力して、この出力によって出力Giを置換するか、あ
    るいは 第１の演算器（41a）の任意の２つの出力Gi、Gjに関し
    て PAGi PBGj を出力して、これらの出力によって出力Gi、Gjを置換す
    る ように接続されており、これにより、第３の演算器（5
    1）から、上記パリティビットPSが得られるようにした
    ことを特徴とする計算装置。
  7. 【請求項７】請求項６記載の計算装置において、カスケ
    ード接続される第１のタイプの論理モジュールと上記排
    他的OR回路の論理モジュールとの最大層数が増加しない
    ように、排他的OR回路の論理モジュールが接続されてい
    ることを特徴とする計算装置。
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