JP2857505B2 - 除算装置 - Google Patents
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- division
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/535—Dividing only
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- G06F7/5375—Non restoring calculation, where each digit is either negative, zero or positive, e.g. SRT
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置等に適用
され、浮動小数点数の仮数部どうしの除算や固定小数点
数どうしの除算等を行う除算装置に関するものである。
され、浮動小数点数の仮数部どうしの除算や固定小数点
数どうしの除算等を行う除算装置に関するものである。
【０００２】
【従来の技術】近年、信号処理や数値計算など多くの情
報処理分野において高速な浮動小数点演算等を行い得る
演算装置が求められている。特に、除算に関しては、一
般に加減乗算と比較して数倍から数十倍程度の演算時間
がかかり、これを高速化するためには大規模なハードウ
ェアを投入する必要がある。
報処理分野において高速な浮動小数点演算等を行い得る
演算装置が求められている。特に、除算に関しては、一
般に加減乗算と比較して数倍から数十倍程度の演算時間
がかかり、これを高速化するためには大規模なハードウ
ェアを投入する必要がある。
【０００３】そこで、簡潔なハードウェアで、しかも除
算を高速に実行し得る除算装置を得るための除算アルゴ
リズムの研究が、計算機の開発当初より盛んに進めら
れ、そのようなアルゴリズムとして例えば、 （１）Kai Hwang 著，堀越彌訳：“コンピュータの高速
演算方式”，近代科学社発行，pp.236〜247 （昭和５５
年） （２）テ゛ィー.イー.アトキンス゛著，「ハイアー ラテ゛ィックス テ゛ィウ゛ィシ゛ョン
ユーシ゛ンク゛ エスティメイツ オフ゛ サ゛ テ゛ィウ゛ァイサ゛ー アント゛ ハ゜ーシャル リメイン
タ゛ース゛」アイ・トリフ゜ル・イー・トランサ゛クションス゛・オン・コンヒ゜ュータス゛, 第C-
17巻，10号，1968年10月，pp.925-934（D.E.Atkins,"Hi
gher-Radix Division Using Estimates of the Divisor
and Partial Remainders," IEEETransactions on Com
puters, Vol.C-17, No.10, October 1968, pp.925-93
4） （３）テ゛ィー.イー.アトキンス゛著，「テ゛サ゛イン オフ゛ シ゛ アリスメティック ユ
ニッツ オフ゛ イリアック3: ユース オフ゛ リタ゛ンタ゛ンシー アント゛ ハイアー ラテ゛ィック
ス メソッス゛」アイ・トリフ゜ル・イー・トランサ゛クションス゛・オン・コンヒ゜ュータス゛, 第
C-19巻， 8号，1970年 8月，pp.720-733（D.E.Atkins,"
Design ofthe Arithmetic Units of ILLIAC III: Use o
f Redundancy and Higher RadixMethods," IEEE Transa
ctions on Computers, Vol. C-19, No.8, August 197
0, pp.720-733）に示されているものなどが知られてい
る。
算を高速に実行し得る除算装置を得るための除算アルゴ
リズムの研究が、計算機の開発当初より盛んに進めら
れ、そのようなアルゴリズムとして例えば、 （１）Kai Hwang 著，堀越彌訳：“コンピュータの高速
演算方式”，近代科学社発行，pp.236〜247 （昭和５５
年） （２）テ゛ィー.イー.アトキンス゛著，「ハイアー ラテ゛ィックス テ゛ィウ゛ィシ゛ョン
ユーシ゛ンク゛ エスティメイツ オフ゛ サ゛ テ゛ィウ゛ァイサ゛ー アント゛ ハ゜ーシャル リメイン
タ゛ース゛」アイ・トリフ゜ル・イー・トランサ゛クションス゛・オン・コンヒ゜ュータス゛, 第C-
17巻，10号，1968年10月，pp.925-934（D.E.Atkins,"Hi
gher-Radix Division Using Estimates of the Divisor
and Partial Remainders," IEEETransactions on Com
puters, Vol.C-17, No.10, October 1968, pp.925-93
4） （３）テ゛ィー.イー.アトキンス゛著，「テ゛サ゛イン オフ゛ シ゛ アリスメティック ユ
ニッツ オフ゛ イリアック3: ユース オフ゛ リタ゛ンタ゛ンシー アント゛ ハイアー ラテ゛ィック
ス メソッス゛」アイ・トリフ゜ル・イー・トランサ゛クションス゛・オン・コンヒ゜ュータス゛, 第
C-19巻， 8号，1970年 8月，pp.720-733（D.E.Atkins,"
Design ofthe Arithmetic Units of ILLIAC III: Use o
f Redundancy and Higher RadixMethods," IEEE Transa
ctions on Computers, Vol. C-19, No.8, August 197
0, pp.720-733）に示されているものなどが知られてい
る。
【０００４】この種のアルゴリズムによれば、例えば被
除数Ｒ(0) を除数ｄで除算した小数点以下のビット長が
ｎ（但し、ｎは２の倍数）の商Ｑn 、および最終剰余の
２j 倍（以下単に最終剰余と称する。）Ｒ(n+2) は、以
下に示すステップを実行することにより得られる。ここ
で、基数は４、すなわち除算の商を２進数表現における
小数点以下第ｊ−１位と第ｊ位（但し、ｊは２の倍数）
との２桁ずつ求めて、これを１つの商ディジットｑj と
するものとし、小数点以下第ｊ位までの商をＱj とす
る。
除数Ｒ(0) を除数ｄで除算した小数点以下のビット長が
ｎ（但し、ｎは２の倍数）の商Ｑn 、および最終剰余の
２j 倍（以下単に最終剰余と称する。）Ｒ(n+2) は、以
下に示すステップを実行することにより得られる。ここ
で、基数は４、すなわち除算の商を２進数表現における
小数点以下第ｊ−１位と第ｊ位（但し、ｊは２の倍数）
との２桁ずつ求めて、これを１つの商ディジットｑj と
するものとし、小数点以下第ｊ位までの商をＱj とす
る。
【０００５】また、上記商ディジットｑj を求める際に
用いられる部分剰余の２j 倍（以下単に部分剰余と称す
る。）をＲ(j)で表わし、この部分剰余Ｒ(j) を２の補
数表現した場合の小数点以下第ｉ位の値をＡi で表わ
す。さらに、除数ｄにおける小数点以下第ｉ位の値をＭ
i で表わす。すなわち、 Ｒ(j) ＝Ａ0 ．Ａ1 Ａ2 Ａ3 Ａ4 … Ｑj ＝ｑ0 ．ｑ2 ｑ4 …ｑj ｄ＝０．Ｍ1 Ｍ2 Ｍ3 Ｍ4 … で表わされる。但し、上記Ａ0 は２の補数表現において
符号を示すものである。
用いられる部分剰余の２j 倍（以下単に部分剰余と称す
る。）をＲ(j)で表わし、この部分剰余Ｒ(j) を２の補
数表現した場合の小数点以下第ｉ位の値をＡi で表わ
す。さらに、除数ｄにおける小数点以下第ｉ位の値をＭ
i で表わす。すなわち、 Ｒ(j) ＝Ａ0 ．Ａ1 Ａ2 Ａ3 Ａ4 … Ｑj ＝ｑ0 ．ｑ2 ｑ4 …ｑj ｄ＝０．Ｍ1 Ｍ2 Ｍ3 Ｍ4 … で表わされる。但し、上記Ａ0 は２の補数表現において
符号を示すものである。
【０００６】また、部分剰余Ｒ(j) 、および商ディジッ
トｑj は冗長２進数表現、すなわち各２進数１桁が符号
ビットと絶対値ビットとの２ビットで表されるものとす
る。 ｓｔｅｐ１被除数Ｒ(0) 、および除数ｄを正規化する。
すなわち、 ２-1≦Ｒ(0) ＜１ ２-1≦ｄ＜１ となるようにする。（既に正規化されていればこのステ
ップは不要である。）； ｓｔｅｐ２ｑ0 :=［０１］2 ； Ｑ0 :=ｑ0 ； Ｒ(2) :=Ｒ(0) −ｑ0 ・ｄ； ｓｔｅｐ３for ｊ:=２ to ｎ＋１ step ２do begin 下記（表１）、（表２）に従って商ディジットｑj を選
択する； Ｒ(j+2) :=４Ｒ(j) −ｑj ・ｄ； Ｑj :=Ｑj-2 ＋ｑj ・２-j； endｓｔｅｐ４if Ｒ(n+2) ＜０ then begin Ｑn :=Ｑn −２-n； Ｒ(n+2) :=Ｒ(n+2) ＋ｄ； endｓｔｅｐ５ 商Ｑn を２の補数表現に変換する。また、必要に応じて
最終剰余Ｒ(n+2) を２の補数表現に変換する。；なお、
上記の記述はプログラム言語Ｐａｓｃａｌの表記に準
じ、‘:=’は代入を表す演算子、［…］2 は２進数表示
の数値であることを示す。
トｑj は冗長２進数表現、すなわち各２進数１桁が符号
ビットと絶対値ビットとの２ビットで表されるものとす
る。 ｓｔｅｐ１被除数Ｒ(0) 、および除数ｄを正規化する。
すなわち、 ２-1≦Ｒ(0) ＜１ ２-1≦ｄ＜１ となるようにする。（既に正規化されていればこのステ
ップは不要である。）； ｓｔｅｐ２ｑ0 :=［０１］2 ； Ｑ0 :=ｑ0 ； Ｒ(2) :=Ｒ(0) −ｑ0 ・ｄ； ｓｔｅｐ３for ｊ:=２ to ｎ＋１ step ２do begin 下記（表１）、（表２）に従って商ディジットｑj を選
択する； Ｒ(j+2) :=４Ｒ(j) −ｑj ・ｄ； Ｑj :=Ｑj-2 ＋ｑj ・２-j； endｓｔｅｐ４if Ｒ(n+2) ＜０ then begin Ｑn :=Ｑn −２-n； Ｒ(n+2) :=Ｒ(n+2) ＋ｄ； endｓｔｅｐ５ 商Ｑn を２の補数表現に変換する。また、必要に応じて
最終剰余Ｒ(n+2) を２の補数表現に変換する。；なお、
上記の記述はプログラム言語Ｐａｓｃａｌの表記に準
じ、‘:=’は代入を表す演算子、［…］2 は２進数表示
の数値であることを示す。
【０００７】
【表１】
【０００８】
【表２】
【０００９】上記（表１）は、除数ｄがあらかじめ設定
された値を境界とする複数の区間のうちのいずれに属す
るかを識別する除数区間識別論理を示し、論理式の演算
結果が変数Ｄ１ 〜Ｄ11として表わされ、このうちのい
ずれか一つだけの値が１になるように設定されている。
また、（表２）は、上記変数Ｄ1 …等に基づいて商ディ
ジットｑj を決定する商ディジット選択論理を示し、商
ディジット選択論理式の演算結果が変数ｚｅｒｏＰ…と
して表わされ、このうちのいずれか一つだけの値が１に
なり、対応する商ディジットが選択されるように設定さ
れている。
された値を境界とする複数の区間のうちのいずれに属す
るかを識別する除数区間識別論理を示し、論理式の演算
結果が変数Ｄ１ 〜Ｄ11として表わされ、このうちのい
ずれか一つだけの値が１になるように設定されている。
また、（表２）は、上記変数Ｄ1 …等に基づいて商ディ
ジットｑj を決定する商ディジット選択論理を示し、商
ディジット選択論理式の演算結果が変数ｚｅｒｏＰ…と
して表わされ、このうちのいずれか一つだけの値が１に
なり、対応する商ディジットが選択されるように設定さ
れている。
【００１０】なお、（表１）および（表２）において、
各論理変数に対する上線は論理否定を示す。また、（表
２）において、商ディジットの欄の数字に対する上線は
負の数であることを示す。例えば
各論理変数に対する上線は論理否定を示す。また、（表
２）において、商ディジットの欄の数字に対する上線は
負の数であることを示す。例えば
【００１１】
【数１】
【００１２】は−１を表す。上記のようなアルゴリズム
で除算を行う除算装置としては、例えば図８に示すよう
な除算装置１００が考えられる。同図において、１は除
数区間識別回路で、除数ｄの小数点以下第２位以下３桁
の値Ｍ2 、Ｍ3 、およびＭ4 に基づき、（表１）に従っ
て、除数ｄがあらかじめ設定された値を境界とする複数
の区間のうちのいずれに属するかを識別するものであ
る。
で除算を行う除算装置としては、例えば図８に示すよう
な除算装置１００が考えられる。同図において、１は除
数区間識別回路で、除数ｄの小数点以下第２位以下３桁
の値Ｍ2 、Ｍ3 、およびＭ4 に基づき、（表１）に従っ
て、除数ｄがあらかじめ設定された値を境界とする複数
の区間のうちのいずれに属するかを識別するものであ
る。
【００１３】３は商ディジット決定回路で、上記除数区
間識別回路１の識別結果と、後述する次部分剰余生成回
路１７から出力される部分剰余Ｒ(j) の上位６桁を２の
補数表現に変換して得られる値の符号Ａ0 と小数点以下
第１位から第６位までの値Ａ 1 〜Ａ6 とに基づき、（表
２）に従って、絶対値が２ビットで表される値−２、−
１、０、１、２のうちのいずれかを商ディジットｑj と
して選択するものである。なお、この商ディジット決定
回路３は、除算の開始時には、商ディジットｑ 0 として
値１を出力するようになっている。商ディジット決定回
路３は、また、後述する除数倍数選択回路１３、および
次部分剰余生成回路１７に選択指示および加減算指示を
出力するようになっている。
間識別回路１の識別結果と、後述する次部分剰余生成回
路１７から出力される部分剰余Ｒ(j) の上位６桁を２の
補数表現に変換して得られる値の符号Ａ0 と小数点以下
第１位から第６位までの値Ａ 1 〜Ａ6 とに基づき、（表
２）に従って、絶対値が２ビットで表される値−２、−
１、０、１、２のうちのいずれかを商ディジットｑj と
して選択するものである。なお、この商ディジット決定
回路３は、除算の開始時には、商ディジットｑ 0 として
値１を出力するようになっている。商ディジット決定回
路３は、また、後述する除数倍数選択回路１３、および
次部分剰余生成回路１７に選択指示および加減算指示を
出力するようになっている。
【００１４】４は正の商ディジット格納回路で、商ディ
ジット決定回路３によって選択された商ディジットｑj
が正ならば、その商ディジットｑj の絶対値、正でなけ
れば、値０を対応する位取りの桁に格納するものであ
る。５は負の商ディジット格納回路で、上記正の商ディ
ジット格納回路４と同様に、商ディジットｑj が負なら
ば、商ディジットｑj の絶対値、負でなければ、値０を
対応する位取りの桁に格納するものである。
ジット決定回路３によって選択された商ディジットｑj
が正ならば、その商ディジットｑj の絶対値、正でなけ
れば、値０を対応する位取りの桁に格納するものであ
る。５は負の商ディジット格納回路で、上記正の商ディ
ジット格納回路４と同様に、商ディジットｑj が負なら
ば、商ディジットｑj の絶対値、負でなければ、値０を
対応する位取りの桁に格納するものである。
【００１５】６は商変換回路で、正の商ディジット格納
回路４の内容から負の商ディジット格納回路５の内容を
減算し、減算結果を商Ｑn として出力するものである。
１０は除数２倍回路で、除数ｄの２倍数を発生するもの
である。１３は除数倍数選択回路で、商ディジット決定
回路３からの選択指示に応じて、商ディジットｑj の絶
対値と除数ｄとの積、すなわち、除数ｄ、除数ｄの２倍
数、または値０のいずれかを選択して出力するものであ
る。
回路４の内容から負の商ディジット格納回路５の内容を
減算し、減算結果を商Ｑn として出力するものである。
１０は除数２倍回路で、除数ｄの２倍数を発生するもの
である。１３は除数倍数選択回路で、商ディジット決定
回路３からの選択指示に応じて、商ディジットｑj の絶
対値と除数ｄとの積、すなわち、除数ｄ、除数ｄの２倍
数、または値０のいずれかを選択して出力するものであ
る。
【００１６】１６は部分剰余４倍回路で、後述する次部
分剰余生成回路１７から出力される部分剰余Ｒ(j) の４
倍数を発生するものである。１７は次部分剰余生成回路
で、除算の開始時には、図示しない正規化回路によって
正規化された被除数Ｒ(0) から、同じく正規化された除
数ｄを減算し、減算結果を最初の部分剰余Ｒ(2) とする
一方、その後には、商ディジット決定回路３からの加減
算指示に応じ、部分剰余４倍回路１６から出力される部
分剰余Ｒ(j) の４倍数に対して、除数倍数選択回路１３
から出力される値、すなわち商ディジットｑj の絶対値
と除数ｄとの積を、商ディジットｑj が正ならば減算、
負ならば加算するものである。
分剰余生成回路１７から出力される部分剰余Ｒ(j) の４
倍数を発生するものである。１７は次部分剰余生成回路
で、除算の開始時には、図示しない正規化回路によって
正規化された被除数Ｒ(0) から、同じく正規化された除
数ｄを減算し、減算結果を最初の部分剰余Ｒ(2) とする
一方、その後には、商ディジット決定回路３からの加減
算指示に応じ、部分剰余４倍回路１６から出力される部
分剰余Ｒ(j) の４倍数に対して、除数倍数選択回路１３
から出力される値、すなわち商ディジットｑj の絶対値
と除数ｄとの積を、商ディジットｑj が正ならば減算、
負ならば加算するものである。
【００１７】なお、上記加減算は冗長２進数（２を基数
とする符号付きディジット数）体系で行なわれ、部分剰
余Ｒ(j) も冗長２進数表現として得られるようになって
いる。このように構成された除算装置１００で行われる
除算動作を説明する。 （１） まず、正規化された被除数Ｒ(0) と、除数ｄと
が入力されると、次部分剰余生成回路１７は被除数Ｒ
(0) から除数ｄを減算し、最初の部分剰余Ｒ(2) を出力
する。また、商ディジット決定回路３は最初の商ディジ
ットｑ0 （２進数表現における１の位の値）として値１
を出力し、正の商ディジット格納回路４に格納する。 （２） 除数区間識別回路１は、除数ｄの小数点以下第
２位以下３桁の値Ｍ2 〜Ｍ4 を（表１）に従ってデコー
ドし、除数ｄの含まれる区間を識別する。この識別は除
算の開始時に１回だけ行われ、識別結果は、その除算処
理が終了するまで保持される。 （３） 商ディジット決定回路３は、次部分剰余生成回
路１７から出力された部分剰余Ｒ(2) の上位６桁を２の
補数表現に変換し、得られた値の符号Ａ0 と小数点以下
第１位から第６位までの値Ａ1 〜Ａ6 、および上記除数
区間識別回路１の識別結果に基づき、（表２）に従って
値−２、−１、０、１、２のうちのいずれかを商ディジ
ットｑ2 として選択し、出力する。 （４） 商ディジット決定回路３は、さらに、正の商デ
ィジット格納回路４、および負の商ディジット格納回路
５における対応する位取りの桁に、それぞれ２ビットで
表わされる商ディジットｑ2 の絶対値、または値０を商
ディジットｑ2 の正負に応じて格納する。 （５） 除数倍数選択回路１３は、商ディジット決定回
路３からの選択指示に応じて、商ディジットｑ2 の絶対
値と除数ｄとの積を選択して出力する。 （６） 次部分剰余生成回路１７は、部分剰余４倍回路
１６から出力される部分剰余Ｒ(2) の４倍数に対し、除
数倍数選択回路１３から出力される値を、商ディジット
決定回路３からの加減算指示、すなわち商ディジットｑ
2 の正負に応じて減算または加算し、次の除算ステップ
に用いる部分剰余Ｒ(4) を出力する。 （７） 上記（３）〜（６）が、各添え字を２ずつイン
クリメントしつつ、ｎ／２回（小数点以下は切り上げ
る）繰り返されることにより、各商ディジットｑj が冗
長２進数表現として得られ、その正負に応じて、正の商
ディジット格納回路４または負の商ディジット格納回路
５に格納されるとともに、最終剰余Ｒ(n+2) が次部分剰
余生成回路１７から出力される。 （８） 商変換回路６は、正の商ディジット格納回路４
に格納されている値から負の商ディジット格納回路５に
格納されている値を減算し、２の補数表現に変換すると
ともに、最終剰余Ｒ(n+2) が負であれば、最下位のビッ
トにおいて１を減じて商Ｑn を求める。また、必要に応
じて、図示しない最終剰余補正回路により同様に最終剰
余Ｒ(n+2) を２の補数表現に変換するともに、その値が
負であれば、これに除数ｄを加算する。
とする符号付きディジット数）体系で行なわれ、部分剰
余Ｒ(j) も冗長２進数表現として得られるようになって
いる。このように構成された除算装置１００で行われる
除算動作を説明する。 （１） まず、正規化された被除数Ｒ(0) と、除数ｄと
が入力されると、次部分剰余生成回路１７は被除数Ｒ
(0) から除数ｄを減算し、最初の部分剰余Ｒ(2) を出力
する。また、商ディジット決定回路３は最初の商ディジ
ットｑ0 （２進数表現における１の位の値）として値１
を出力し、正の商ディジット格納回路４に格納する。 （２） 除数区間識別回路１は、除数ｄの小数点以下第
２位以下３桁の値Ｍ2 〜Ｍ4 を（表１）に従ってデコー
ドし、除数ｄの含まれる区間を識別する。この識別は除
算の開始時に１回だけ行われ、識別結果は、その除算処
理が終了するまで保持される。 （３） 商ディジット決定回路３は、次部分剰余生成回
路１７から出力された部分剰余Ｒ(2) の上位６桁を２の
補数表現に変換し、得られた値の符号Ａ0 と小数点以下
第１位から第６位までの値Ａ1 〜Ａ6 、および上記除数
区間識別回路１の識別結果に基づき、（表２）に従って
値−２、−１、０、１、２のうちのいずれかを商ディジ
ットｑ2 として選択し、出力する。 （４） 商ディジット決定回路３は、さらに、正の商デ
ィジット格納回路４、および負の商ディジット格納回路
５における対応する位取りの桁に、それぞれ２ビットで
表わされる商ディジットｑ2 の絶対値、または値０を商
ディジットｑ2 の正負に応じて格納する。 （５） 除数倍数選択回路１３は、商ディジット決定回
路３からの選択指示に応じて、商ディジットｑ2 の絶対
値と除数ｄとの積を選択して出力する。 （６） 次部分剰余生成回路１７は、部分剰余４倍回路
１６から出力される部分剰余Ｒ(2) の４倍数に対し、除
数倍数選択回路１３から出力される値を、商ディジット
決定回路３からの加減算指示、すなわち商ディジットｑ
2 の正負に応じて減算または加算し、次の除算ステップ
に用いる部分剰余Ｒ(4) を出力する。 （７） 上記（３）〜（６）が、各添え字を２ずつイン
クリメントしつつ、ｎ／２回（小数点以下は切り上げ
る）繰り返されることにより、各商ディジットｑj が冗
長２進数表現として得られ、その正負に応じて、正の商
ディジット格納回路４または負の商ディジット格納回路
５に格納されるとともに、最終剰余Ｒ(n+2) が次部分剰
余生成回路１７から出力される。 （８） 商変換回路６は、正の商ディジット格納回路４
に格納されている値から負の商ディジット格納回路５に
格納されている値を減算し、２の補数表現に変換すると
ともに、最終剰余Ｒ(n+2) が負であれば、最下位のビッ
トにおいて１を減じて商Ｑn を求める。また、必要に応
じて、図示しない最終剰余補正回路により同様に最終剰
余Ｒ(n+2) を２の補数表現に変換するともに、その値が
負であれば、これに除数ｄを加算する。
【００１８】上記のような除算装置によれば、基数２の
ＳＲＴ除算や非回復型除算を適用した除算装置に比べ
て、除算ステップの繰り返し回数が約半分になるととも
に、次部分剰余生成回路１７が桁上げ伝播を伴わない冗
長２進数体系の演算を行うように構成されていることに
より、１除算ステップの実行時間が短く抑えられるの
で、上記基数２のＳＲＴ除算等を適用した除算装置の２
倍近い除算処理速度が得られる。
ＳＲＴ除算や非回復型除算を適用した除算装置に比べ
て、除算ステップの繰り返し回数が約半分になるととも
に、次部分剰余生成回路１７が桁上げ伝播を伴わない冗
長２進数体系の演算を行うように構成されていることに
より、１除算ステップの実行時間が短く抑えられるの
で、上記基数２のＳＲＴ除算等を適用した除算装置の２
倍近い除算処理速度が得られる。
【００１９】また、基数４のＳＲＴ除算を適用した除算
装置においては商ディジットが値−３、−２、−１、
０、１、２、３のうちから選択されるのに対して、値−
２、−１、０、１、２のうちから選択されるように選択
範囲が制限されているので、商ディジットと除数との積
を求める回路を除数２倍回路１０と除数倍数選択回路１
３とだけから構成することができ、ハードウェア規模の
増大を比較的小さく抑えることができるとともに、１除
算ステップの実行時間も比較的短く抑えることができ
る。
装置においては商ディジットが値−３、−２、−１、
０、１、２、３のうちから選択されるのに対して、値−
２、−１、０、１、２のうちから選択されるように選択
範囲が制限されているので、商ディジットと除数との積
を求める回路を除数２倍回路１０と除数倍数選択回路１
３とだけから構成することができ、ハードウェア規模の
増大を比較的小さく抑えることができるとともに、１除
算ステップの実行時間も比較的短く抑えることができ
る。
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
ような除算装置においては、商ディジットと除数との積
を求める回路等を比較的簡潔に構成することができるも
のの、商ディジット選択論理が非常に複雑であり、部分
剰余および除数の多数の上位ビットをデコードする複雑
な商ディジット選択用デコーダを備える必要がある。
ような除算装置においては、商ディジットと除数との積
を求める回路等を比較的簡潔に構成することができるも
のの、商ディジット選択論理が非常に複雑であり、部分
剰余および除数の多数の上位ビットをデコードする複雑
な商ディジット選択用デコーダを備える必要がある。
【００２１】それゆえ、商ディジット決定回路３のハー
ドウェア規模が大きく、商ディジットの選択に要する時
間も、ＳＲＴ除算を適用した除算装置に比べて長くかか
る。したがって、従来の除算装置は、全体的に大幅なハ
ードウェア規模の増大を招くことなく、除算処理速度を
大幅に向上させることは困難であるという問題点を有し
ていた。
ドウェア規模が大きく、商ディジットの選択に要する時
間も、ＳＲＴ除算を適用した除算装置に比べて長くかか
る。したがって、従来の除算装置は、全体的に大幅なハ
ードウェア規模の増大を招くことなく、除算処理速度を
大幅に向上させることは困難であるという問題点を有し
ていた。
【００２２】しかも、同様の手法を基数８以上の高基数
除算に応用することは、一層の商ディジット選択用デコ
ーダの複雑化および商ディジットの選択に要する時間の
増大を招くことになるので、困難である。このように、
従来の除算装置は商ディジットと除数との積の算出を容
易にするために商ディジットの選択範囲を制限してい
た。
除算に応用することは、一層の商ディジット選択用デコ
ーダの複雑化および商ディジットの選択に要する時間の
増大を招くことになるので、困難である。このように、
従来の除算装置は商ディジットと除数との積の算出を容
易にするために商ディジットの選択範囲を制限してい
た。
【００２３】本発明は上記の点に鑑み、商ディジット選
択論理を簡素化して、大幅な除算処理の高速化を図ると
ともにハードウェア規模の増大を小さく抑えることがで
きる除算装置の提供を目的としている。
択論理を簡素化して、大幅な除算処理の高速化を図ると
ともにハードウェア規模の増大を小さく抑えることがで
きる除算装置の提供を目的としている。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、８を基数として除算を行う除算装置であ
って、２の補数表現の部分剰余の取り得る区間を予め定
められた定数を境界として分割し該部分剰余がどの分割
された区間に含まれるかを該部分剰余の小数点以下４ビ
ットと該部分剰余の符号により判定する部分剰余区間識
別手段と、正規化された除数の取り得る区間を予め定め
られた定数を境界として分割し該除数がどの分割された
区間に含まれるかを該除数の小数第２位以下５ビットに
より判定する除数区間識別手段と、除算の最初において
は、商ディジットとして１を生成し、除算の最初以外に
おいては、前記部分剰余区間識別手段と前記除数区間識
別手段で判定した部分剰余と除数それぞれが含まれる区
間の組み合わせに従い集合｛−７、−６、−５、−４、
−３、−２、−１、０、１、２、３、４、５、６、７｝
から唯一の商ディジットを選択する商ディジット決定手
段と、前記商ディジットと前記除数との積を求める除数
倍数生成手段と、除算の最初においては、正規化された
被除数より前記除数を減算し且つ該差を最初の２の補数
表現の部分剰余とし、除算の最初以外においては、８倍
された２の補数表現の部分剰余から前記除数倍数生成手
段で求めた商ディジットと除数との積を減算し且つ該差
を次の２の補数表現の部分剰余とする次部分剰余生成手
段とを備え、 前記商ディジット決定手段は、前記部分
剰余区間と除数区間との組み合わせと、商ディジットと
を対応させたテーブルに従って前記唯一の商ディジット
を選択し、前記テーブルは、５ビットにより識別される
各部分剰区間ごとに、商ディジットが存在する除数区間
が組み合わせられ、１つの部分剰余区間に対して、商デ
ィジットが存在する除数区間が複数存在する場合には、
該除数の小数第２位以下５ビットにより１つの除数区間
が特定されている。
め、本発明は、８を基数として除算を行う除算装置であ
って、２の補数表現の部分剰余の取り得る区間を予め定
められた定数を境界として分割し該部分剰余がどの分割
された区間に含まれるかを該部分剰余の小数点以下４ビ
ットと該部分剰余の符号により判定する部分剰余区間識
別手段と、正規化された除数の取り得る区間を予め定め
られた定数を境界として分割し該除数がどの分割された
区間に含まれるかを該除数の小数第２位以下５ビットに
より判定する除数区間識別手段と、除算の最初において
は、商ディジットとして１を生成し、除算の最初以外に
おいては、前記部分剰余区間識別手段と前記除数区間識
別手段で判定した部分剰余と除数それぞれが含まれる区
間の組み合わせに従い集合｛−７、−６、−５、−４、
−３、−２、−１、０、１、２、３、４、５、６、７｝
から唯一の商ディジットを選択する商ディジット決定手
段と、前記商ディジットと前記除数との積を求める除数
倍数生成手段と、除算の最初においては、正規化された
被除数より前記除数を減算し且つ該差を最初の２の補数
表現の部分剰余とし、除算の最初以外においては、８倍
された２の補数表現の部分剰余から前記除数倍数生成手
段で求めた商ディジットと除数との積を減算し且つ該差
を次の２の補数表現の部分剰余とする次部分剰余生成手
段とを備え、 前記商ディジット決定手段は、前記部分
剰余区間と除数区間との組み合わせと、商ディジットと
を対応させたテーブルに従って前記唯一の商ディジット
を選択し、前記テーブルは、５ビットにより識別される
各部分剰区間ごとに、商ディジットが存在する除数区間
が組み合わせられ、１つの部分剰余区間に対して、商デ
ィジットが存在する除数区間が複数存在する場合には、
該除数の小数第２位以下５ビットにより１つの除数区間
が特定されている。
【００２５】また本発明は、４を基数として除算を行う
除算装置であって、２の補数表現の部分剰余の取り得る
区間を予め定められた定数を境界として分割し該部分剰
余がどの分割された区間に含まれるかを該部分剰余の小
数点以下３ビットと該部分剰余の符号により判定する部
分剰余区間識別手段と、除算の最初においては、商ディ
ジットとして１を生成し、除算の最初以外においては、
前記部分剰余区間識別手段で判定した部分剰余が含まれ
る区間と正規化された除数の小数第２位１ビットの組み
合わせに従い集合｛−３、−２、−１、０、１、２、
３｝から唯一の商ディジットを選択する商ディジット決
定手段と、前記商ディジットと前記除数との積を求める
除数倍数生成手段と、除算の最初においては、正規化さ
れた被除数より前記除数を減算し且つ該差を最初の２の
補数表現の部分剰余とし、除算の最初以外においては、
４倍された２の補数表現の部分剰余から前記除数倍数生
成手段で求めた商ディジットと除数との積を減算し且つ
該差を次の２の補数表現の部分剰余とする次部分剰余生
成手段とを備え、 前記商ディジット決定手段は、前記
部分剰余区間と除数区間との組み合わせと、商ディジッ
トとを対応させたテーブルに従って前記唯一の商ディジ
ットを選択し、前記テーブルは、４ビットにより識別さ
れる各部分剰区間ごとに、商ディジットが存在する除数
区間が組み合わせられ、１つの部分剰余区間に対して、
商ディジットが存在する除数区間が複数存在する場合に
は、該除数の小数第２位の１ビットにより１つの除数区
間が特定されている。
除算装置であって、２の補数表現の部分剰余の取り得る
区間を予め定められた定数を境界として分割し該部分剰
余がどの分割された区間に含まれるかを該部分剰余の小
数点以下３ビットと該部分剰余の符号により判定する部
分剰余区間識別手段と、除算の最初においては、商ディ
ジットとして１を生成し、除算の最初以外においては、
前記部分剰余区間識別手段で判定した部分剰余が含まれ
る区間と正規化された除数の小数第２位１ビットの組み
合わせに従い集合｛−３、−２、−１、０、１、２、
３｝から唯一の商ディジットを選択する商ディジット決
定手段と、前記商ディジットと前記除数との積を求める
除数倍数生成手段と、除算の最初においては、正規化さ
れた被除数より前記除数を減算し且つ該差を最初の２の
補数表現の部分剰余とし、除算の最初以外においては、
４倍された２の補数表現の部分剰余から前記除数倍数生
成手段で求めた商ディジットと除数との積を減算し且つ
該差を次の２の補数表現の部分剰余とする次部分剰余生
成手段とを備え、 前記商ディジット決定手段は、前記
部分剰余区間と除数区間との組み合わせと、商ディジッ
トとを対応させたテーブルに従って前記唯一の商ディジ
ットを選択し、前記テーブルは、４ビットにより識別さ
れる各部分剰区間ごとに、商ディジットが存在する除数
区間が組み合わせられ、１つの部分剰余区間に対して、
商ディジットが存在する除数区間が複数存在する場合に
は、該除数の小数第２位の１ビットにより１つの除数区
間が特定されている。
【００２６】
【作用】上記の構成により、商ディジット選択手段は、
除数および２の補数表現で表される部分剰余における上
位の一部の桁の値と部分剰余の符号、または除数および
冗長２進数表現で表される部分剰余における上位の一部
の桁の値に基づいて、基数のもとにとり得るすべての商
ディジットの値のうちのいずれかを選択する。この商デ
ィジットは、８を基数とする場合には、部分剰余の小数
点以下４ビットと該部分剰余の符号、および除数の小数
第２位以下５ビットにより判定される。また、４を基数
とする場合には、部分剰余の小数点以下３ビットと該部
分剰余の符号、および除数の小数第２位の１ビットによ
り判定される。
除数および２の補数表現で表される部分剰余における上
位の一部の桁の値と部分剰余の符号、または除数および
冗長２進数表現で表される部分剰余における上位の一部
の桁の値に基づいて、基数のもとにとり得るすべての商
ディジットの値のうちのいずれかを選択する。この商デ
ィジットは、８を基数とする場合には、部分剰余の小数
点以下４ビットと該部分剰余の符号、および除数の小数
第２位以下５ビットにより判定される。また、４を基数
とする場合には、部分剰余の小数点以下３ビットと該部
分剰余の符号、および除数の小数第２位の１ビットによ
り判定される。
【００２７】複数の除数倍数生成手段は、それぞれ、値
０、および除数の２の整数乗倍の値のうちの少なくとも
いずれか１つを生成する。３入力以上の加減算手段、ま
たは第１および第２の加減算手段は、除数倍数生成手段
の出力および部分剰余の基数倍の値とを加減算して、新
たな部分剰余を生成する。
０、および除数の２の整数乗倍の値のうちの少なくとも
いずれか１つを生成する。３入力以上の加減算手段、ま
たは第１および第２の加減算手段は、除数倍数生成手段
の出力および部分剰余の基数倍の値とを加減算して、新
たな部分剰余を生成する。
【００２８】
【実施例】（実施例１）本発明の実施例１として、被除
数Ｒ(0) を除数Ｄで除算した小数点以下のビット長がｎ
（但し、ｎは２の倍数）の商Ｑn 、および最終剰余の２
j 倍（以下単に最終剰余と称する。但し、ｊは２の倍
数）Ｒ(n+2) を算出する除算装置の例を説明する。
数Ｒ(0) を除数Ｄで除算した小数点以下のビット長がｎ
（但し、ｎは２の倍数）の商Ｑn 、および最終剰余の２
j 倍（以下単に最終剰余と称する。但し、ｊは２の倍
数）Ｒ(n+2) を算出する除算装置の例を説明する。
【００２９】ここで、基数は４、すなわち除算の商を２
進数表現における小数点以下第ｊ−１位と第ｊ位との２
桁ずつ求めて、これを１つの商ディジットｑj とするも
のとし、小数点以下第ｊ位までの商をＱj とする。ま
た、上記商ディジットｑj を求める際に用いられる部分
剰余の２j 倍（以下単に部分剰余と称する。）をＲ(j)
で表わし、この部分剰余Ｒ(j) の小数点以下第ｉ位の値
をｒi (j) で表わす。
進数表現における小数点以下第ｊ−１位と第ｊ位との２
桁ずつ求めて、これを１つの商ディジットｑj とするも
のとし、小数点以下第ｊ位までの商をＱj とする。ま
た、上記商ディジットｑj を求める際に用いられる部分
剰余の２j 倍（以下単に部分剰余と称する。）をＲ(j)
で表わし、この部分剰余Ｒ(j) の小数点以下第ｉ位の値
をｒi (j) で表わす。
【００３０】さらに、除数Ｄにおける小数点以下第ｉ位
の値をｄi で表わす。すなわち、 Ｒ(j) ＝ｒ0 (j) ．ｒ1 (j) ｒ2 (j) ｒ3 (j) ｒ4 (j)
… Ｑj ＝ｑ0 ．ｑ2 ｑ4 …ｑj Ｄ＝０．ｄ1 ｄ2 ｄ3 ｄ4 … で表わされる。但し、部分剰余Ｒ(j) は２の補数表現で
表されるものとし、上記ｒ0 (j) は２の補数表現におけ
る符号を示すものである。
の値をｄi で表わす。すなわち、 Ｒ(j) ＝ｒ0 (j) ．ｒ1 (j) ｒ2 (j) ｒ3 (j) ｒ4 (j)
… Ｑj ＝ｑ0 ．ｑ2 ｑ4 …ｑj Ｄ＝０．ｄ1 ｄ2 ｄ3 ｄ4 … で表わされる。但し、部分剰余Ｒ(j) は２の補数表現で
表されるものとし、上記ｒ0 (j) は２の補数表現におけ
る符号を示すものである。
【００３１】また、商ディジットｑj は冗長２進数表
現、すなわち下記（表３）に示すように、各２進数１桁
が符号ビットと絶対値ビットとの２ビットで表されるも
のとする。ここで、上記冗長２進数表現のビット割り当
ては便宜上のものであり、任意の割り当てが可能であ
る。なお、同表中および以下の説明において、記号Ｘは
値が０でも１でもよいことを示し、数字に対する上線は
負の数であることを示す。また、以下の説明において、
論理変数に対する上線は論理否定を示す。
現、すなわち下記（表３）に示すように、各２進数１桁
が符号ビットと絶対値ビットとの２ビットで表されるも
のとする。ここで、上記冗長２進数表現のビット割り当
ては便宜上のものであり、任意の割り当てが可能であ
る。なお、同表中および以下の説明において、記号Ｘは
値が０でも１でもよいことを示し、数字に対する上線は
負の数であることを示す。また、以下の説明において、
論理変数に対する上線は論理否定を示す。
【００３２】
【表３】
【００３３】まず、本発明で適用される概略のアルゴリ
ズムについて説明する。 ｓｔｅｐ１ 被除数Ｒ(0) 、および除数Ｄを正規化する。すなわち、 ２-1≦Ｒ(0) ＜１ ２-1≦Ｄ＜１ となるようにする。（既に正規化されていればこのステ
ップは不要である。）；ｓｔｅｐ２ ｑ0 :=［０１］2 ； Ｑ0 :=ｑ0 ； Ｒ(2) :=Ｒ(0) −ｑ0 ・Ｄ；ｓｔｅｐ３ for ｊ:=２ to ｎ＋１ step ２ dobegin 下記（表４）〜（表６）に従って商ディジットｑj を選
択する； Ｒ(j+2) :=４Ｒ(j) −ｑj ・Ｄ； Ｑj :=Ｑj-2 ＋ｑj ・２-j； endｓｔｅｐ４ if Ｒ(n+2) ＜０ then begin Ｑn :=Ｑn −２-n； Ｒ(n+2) :=Ｒ(n+2) ＋Ｄ； endｓｔｅｐ５ 商Ｑn を２の補数表現に変換する。；なお、上記の記述
はプログラム言語Ｐａｓｃａｌの表記に準じ、‘:=’は
代入を表す演算子、［…］2 は２進数表示の数値である
ことを示す。
ズムについて説明する。 ｓｔｅｐ１ 被除数Ｒ(0) 、および除数Ｄを正規化する。すなわち、 ２-1≦Ｒ(0) ＜１ ２-1≦Ｄ＜１ となるようにする。（既に正規化されていればこのステ
ップは不要である。）；ｓｔｅｐ２ ｑ0 :=［０１］2 ； Ｑ0 :=ｑ0 ； Ｒ(2) :=Ｒ(0) −ｑ0 ・Ｄ；ｓｔｅｐ３ for ｊ:=２ to ｎ＋１ step ２ dobegin 下記（表４）〜（表６）に従って商ディジットｑj を選
択する； Ｒ(j+2) :=４Ｒ(j) −ｑj ・Ｄ； Ｑj :=Ｑj-2 ＋ｑj ・２-j； endｓｔｅｐ４ if Ｒ(n+2) ＜０ then begin Ｑn :=Ｑn −２-n； Ｒ(n+2) :=Ｒ(n+2) ＋Ｄ； endｓｔｅｐ５ 商Ｑn を２の補数表現に変換する。；なお、上記の記述
はプログラム言語Ｐａｓｃａｌの表記に準じ、‘:=’は
代入を表す演算子、［…］2 は２進数表示の数値である
ことを示す。
【００３４】
【表４】
【００３５】
【表５】
【００３６】
【表６】
【００３７】上記（表４）は、部分剰余Ｒ(j) があらか
じめ設定された値を境界とする複数の区間のうちのいず
れに属するかを識別する部分剰余区間識別論理を示し、
論理式の演算結果が変数Ｒ4 、Ｒ3 …として表わされ、
このうちのいずれか一つだけの値が１になるように設定
されている。（表５）は、上記各部分剰余区間ごとの、
商ディジットｑj を選択すべき除数Ｄの範囲を示す。同
表中、（）内の数値は理論的な境界値を示し、（）外の
数値は本実施例において適用する境界値を示す。また、
空欄は、そのような商ディジットｑj の値になる除数Ｄ
は存在しないことを示し、記号−は、理論的に、Ｄmi n
に対しては１／２よりも小さく、Ｄmax に対しては１よ
りも大きいことを示す。但し、実際には除数Ｄは正規化
されているので、このような範囲を考慮する必要はな
い。なお、各除数Ｄの範囲には、理論的境界値Ｄmin は
含まれる一方Ｄma x は含まれず、適用する境界値も同様
になるように設定されている。また、部分剰余Ｒ(j) が
負である場合には、商ディジットｑj の符号を反転した
ものとなる。
じめ設定された値を境界とする複数の区間のうちのいず
れに属するかを識別する部分剰余区間識別論理を示し、
論理式の演算結果が変数Ｒ4 、Ｒ3 …として表わされ、
このうちのいずれか一つだけの値が１になるように設定
されている。（表５）は、上記各部分剰余区間ごとの、
商ディジットｑj を選択すべき除数Ｄの範囲を示す。同
表中、（）内の数値は理論的な境界値を示し、（）外の
数値は本実施例において適用する境界値を示す。また、
空欄は、そのような商ディジットｑj の値になる除数Ｄ
は存在しないことを示し、記号−は、理論的に、Ｄmi n
に対しては１／２よりも小さく、Ｄmax に対しては１よ
りも大きいことを示す。但し、実際には除数Ｄは正規化
されているので、このような範囲を考慮する必要はな
い。なお、各除数Ｄの範囲には、理論的境界値Ｄmin は
含まれる一方Ｄma x は含まれず、適用する境界値も同様
になるように設定されている。また、部分剰余Ｒ(j) が
負である場合には、商ディジットｑj の符号を反転した
ものとなる。
【００３８】（表６）は、除数Ｄが上記（表５）におけ
る複数の区間のうちのいずれに属するかを識別する除数
区間識別論理を示し、論理式の演算結果が変数Ｄ
0 （０）、Ｄ1 （１）…として表わされ、それぞれの部
分剰余区間ごとに、いずれか一つだけの値が１になるよ
うに設定されている。すなわち、変数Ｒ0 …と変数Ｄ0
（０）…との論理積をとることにより、いずれか一つの
論理積だけが１となって商ディジットが選択されるよう
になっている。
る複数の区間のうちのいずれに属するかを識別する除数
区間識別論理を示し、論理式の演算結果が変数Ｄ
0 （０）、Ｄ1 （１）…として表わされ、それぞれの部
分剰余区間ごとに、いずれか一つだけの値が１になるよ
うに設定されている。すなわち、変数Ｒ0 …と変数Ｄ0
（０）…との論理積をとることにより、いずれか一つの
論理積だけが１となって商ディジットが選択されるよう
になっている。
【００３９】なお、上記除算算法の正当性は数学的帰納
法により証明することができる。次に、上記アルゴリズ
ムに従って除算を行う除算装置を図１ないし図３に基づ
いて説明する。図１は除算装置２００の構成を示すブロ
ック図である。同図において、２２は部分剰余区間識別
回路で、後述する次部分剰余生成用３入力加減算回路３
７から出力される部分剰余Ｒ(j) の符号ｒ0 (j) と小数
点以下第１位から第３位までの値ｒ1 (j) 〜ｒ3 (j) と
に基づき、（表４）に従って、部分剰余Ｒ(j) があらか
じめ設定された値を境界とする複数の区間のうちのいず
れに属するかを識別するものである。
法により証明することができる。次に、上記アルゴリズ
ムに従って除算を行う除算装置を図１ないし図３に基づ
いて説明する。図１は除算装置２００の構成を示すブロ
ック図である。同図において、２２は部分剰余区間識別
回路で、後述する次部分剰余生成用３入力加減算回路３
７から出力される部分剰余Ｒ(j) の符号ｒ0 (j) と小数
点以下第１位から第３位までの値ｒ1 (j) 〜ｒ3 (j) と
に基づき、（表４）に従って、部分剰余Ｒ(j) があらか
じめ設定された値を境界とする複数の区間のうちのいず
れに属するかを識別するものである。
【００４０】２３は商ディジット決定回路で、上記部分
剰余区間識別回路２２の識別結果と、除数Ｄの小数点以
下第２位の値ｄ2 とに基づき、（表６）に従って、絶対
値が２ビットで表わされる値−３、−２、−１、０、
１、２、３のうちのいずれかを商ディジットｑj として
選択するものである。なお、この商ディジット決定回路
２３は、除算の開始時には、商ディジットｑ0 として値
１を出力するようになっている。商ディジット決定回路
２３は、また、後述する第１・第２の除数倍数選択回路
３３・３４、および次部分剰余生成用３入力加減算回路
３７に選択指示および加減算指示を出力するようになっ
ている。
剰余区間識別回路２２の識別結果と、除数Ｄの小数点以
下第２位の値ｄ2 とに基づき、（表６）に従って、絶対
値が２ビットで表わされる値−３、−２、−１、０、
１、２、３のうちのいずれかを商ディジットｑj として
選択するものである。なお、この商ディジット決定回路
２３は、除算の開始時には、商ディジットｑ0 として値
１を出力するようになっている。商ディジット決定回路
２３は、また、後述する第１・第２の除数倍数選択回路
３３・３４、および次部分剰余生成用３入力加減算回路
３７に選択指示および加減算指示を出力するようになっ
ている。
【００４１】２４は正の商ディジット格納回路で、商デ
ィジット決定回路２３によって選択された商ディジット
ｑj が正ならば、その商ディジットｑj の絶対値、正で
なければ、値０を対応する位取りの桁に格納するもので
ある。２５は負の商ディジット格納回路で、上記正の商
ディジット格納回路２４と同様に、商ディジットｑj が
負ならば、商ディジットｑjの絶対値、負でなければ、
値０を対応する位取りの桁に格納するものである。
ィジット決定回路２３によって選択された商ディジット
ｑj が正ならば、その商ディジットｑj の絶対値、正で
なければ、値０を対応する位取りの桁に格納するもので
ある。２５は負の商ディジット格納回路で、上記正の商
ディジット格納回路２４と同様に、商ディジットｑj が
負ならば、商ディジットｑjの絶対値、負でなければ、
値０を対応する位取りの桁に格納するものである。
【００４２】なお、上記正の商ディジット格納回路２
４、負の商ディジット格納回路２５は、シフトレジスタ
を用いて、最下位の２桁に商ディジットｑj を格納した
後に保持している値を２桁左シフトするように構成して
もよい。２６は商変換回路で、正の商ディジット格納回
路２４の内容から負の商ディジット格納回路２５の内容
を減算し、減算結果を商Ｑn として出力するものであ
る。
４、負の商ディジット格納回路２５は、シフトレジスタ
を用いて、最下位の２桁に商ディジットｑj を格納した
後に保持している値を２桁左シフトするように構成して
もよい。２６は商変換回路で、正の商ディジット格納回
路２４の内容から負の商ディジット格納回路２５の内容
を減算し、減算結果を商Ｑn として出力するものであ
る。
【００４３】ここで、上記商変換回路２６は、後述する
次部分剰余生成用３入力加減算回路３７で代用するよう
に構成してもよい。３０は除数２倍回路で、除数Ｄの２
倍数を発生するものである。この除数２倍回路３０は、
より具体的には、例えばシフトレジスタにより構成され
る。ここで、除数Ｄの２倍数は、１除算ステップごとに
発生するようにしてもよいし、あらかじめ発生しておく
ようにしてもよい。
次部分剰余生成用３入力加減算回路３７で代用するよう
に構成してもよい。３０は除数２倍回路で、除数Ｄの２
倍数を発生するものである。この除数２倍回路３０は、
より具体的には、例えばシフトレジスタにより構成され
る。ここで、除数Ｄの２倍数は、１除算ステップごとに
発生するようにしてもよいし、あらかじめ発生しておく
ようにしてもよい。
【００４４】３３は第１の除数倍数選択回路で、商ディ
ジット決定回路２３からの選択指示に応じて、下記（表
７）に従い、除数Ｄの２倍数、または値０のいずれかを
選択して、値Ａとして出力するものである。３４は第２
の除数倍数選択回路で、商ディジット決定回路２３から
の選択指示に応じて、下記（表７）に従い、除数Ｄ、ま
たは値０のいずれかを選択して、値Ｂとして出力するも
のである。
ジット決定回路２３からの選択指示に応じて、下記（表
７）に従い、除数Ｄの２倍数、または値０のいずれかを
選択して、値Ａとして出力するものである。３４は第２
の除数倍数選択回路で、商ディジット決定回路２３から
の選択指示に応じて、下記（表７）に従い、除数Ｄ、ま
たは値０のいずれかを選択して、値Ｂとして出力するも
のである。
【００４５】上記第１・第２の除数倍数選択回路３３・
３４の出力Ａ、Ｂは、後述する次部分剰余生成用３入力
加減算回路３７で下記（表７）に従って加減算されるこ
とにより、商ディジットｑj の絶対値と除数Ｄとの積と
して、除数Ｄの０〜３倍までの倍数が生成されるように
なっている。
３４の出力Ａ、Ｂは、後述する次部分剰余生成用３入力
加減算回路３７で下記（表７）に従って加減算されるこ
とにより、商ディジットｑj の絶対値と除数Ｄとの積と
して、除数Ｄの０〜３倍までの倍数が生成されるように
なっている。
【００４６】
【表７】
【００４７】３６は部分剰余４倍回路で、後述する次部
分剰余生成用３入力加減算回路３７から出力される部分
剰余Ｒ(j) の４倍数を発生するものである。３７は次部
分剰余生成用３入力加減算回路で、除算の開始時には、
図示しない正規化回路によって正規化された被除数Ｒ
(0) から、同じく正規化された除数Ｄを減算し、減算結
果を最初の部分剰余Ｒ(2) とする一方、その後には、商
ディジット決定回路２３からの加減算指示に応じて、上
記（表７）に従い、部分剰余４倍回路３６からの出力４
×Ｒ(j) と、第１・第２の除数倍数選択回路３３・３４
の出力Ａ、Ｂとを加減算するものである。すなわち、部
分剰余Ｒ(j) の４倍数に対して、商ディジットｑj の絶
対値と除数Ｄとの積を、商ディジットｑjが正ならば減
算、負ならば加算するようになっている。
分剰余生成用３入力加減算回路３７から出力される部分
剰余Ｒ(j) の４倍数を発生するものである。３７は次部
分剰余生成用３入力加減算回路で、除算の開始時には、
図示しない正規化回路によって正規化された被除数Ｒ
(0) から、同じく正規化された除数Ｄを減算し、減算結
果を最初の部分剰余Ｒ(2) とする一方、その後には、商
ディジット決定回路２３からの加減算指示に応じて、上
記（表７）に従い、部分剰余４倍回路３６からの出力４
×Ｒ(j) と、第１・第２の除数倍数選択回路３３・３４
の出力Ａ、Ｂとを加減算するものである。すなわち、部
分剰余Ｒ(j) の４倍数に対して、商ディジットｑj の絶
対値と除数Ｄとの積を、商ディジットｑjが正ならば減
算、負ならば加算するようになっている。
【００４８】上記次部分剰余生成用３入力加減算回路３
７は、より詳しくは例えば図２に示すように、被減数ビ
ット反転回路３７１、３入力加算回路３７２、および和
ビット反転回路３７３から構成され、上記被減数ビット
反転回路３７１、および和ビット反転回路３７３は、図
３に示すように複数のＸＯＲゲート３７４から構成さ
れ、図示しない制御部からの制御信号に応じて、４×Ｒ
(j)＋Ａ＋Ｂまたは４×Ｒ(j) −Ａ−Ｂの演算が行われ
るようになっている。
７は、より詳しくは例えば図２に示すように、被減数ビ
ット反転回路３７１、３入力加算回路３７２、および和
ビット反転回路３７３から構成され、上記被減数ビット
反転回路３７１、および和ビット反転回路３７３は、図
３に示すように複数のＸＯＲゲート３７４から構成さ
れ、図示しない制御部からの制御信号に応じて、４×Ｒ
(j)＋Ａ＋Ｂまたは４×Ｒ(j) −Ａ−Ｂの演算が行われ
るようになっている。
【００４９】上記３入力加算回路３７２は、除算装置２
００が例えば浮動小数点数演算装置等、３入力加算器を
備えた装置に設けられる場合には、その３入力加算器を
流用するようにしてもよい。また、２入力加算器を備え
た装置に設けられる場合には、僅かなハードウェアの追
加を行って３入力加算器に拡張したものを用いるように
してもよい。
００が例えば浮動小数点数演算装置等、３入力加算器を
備えた装置に設けられる場合には、その３入力加算器を
流用するようにしてもよい。また、２入力加算器を備え
た装置に設けられる場合には、僅かなハードウェアの追
加を行って３入力加算器に拡張したものを用いるように
してもよい。
【００５０】ここで、以上説明した各回路は、公知のＡ
ＮＤ回路、ＯＲ回路、およびＮＯＴ回路等によって構成
され、（表４）（表６）および（表７）に示す論理演算
などが行われるようになっている。なお、実際にはこれ
ら以外にも、部分剰余Ｒ(j) を一時記憶する回路や除算
ステップの回数を数える回路など種々の構成要素を必要
とするが、本発明の主眼ではないので省略する。
ＮＤ回路、ＯＲ回路、およびＮＯＴ回路等によって構成
され、（表４）（表６）および（表７）に示す論理演算
などが行われるようになっている。なお、実際にはこれ
ら以外にも、部分剰余Ｒ(j) を一時記憶する回路や除算
ステップの回数を数える回路など種々の構成要素を必要
とするが、本発明の主眼ではないので省略する。
【００５１】上記の構成において、除算装置２００で行
われる除算動作を説明する。 （１） まず、正規化された被除数Ｒ(0) と、除数Ｄと
が入力されると、次部分剰余生成用３入力加減算回路３
７は被除数Ｒ(0) から除数Ｄを減算し、最初の部分剰余
Ｒ(2) を出力する。また、商ディジット決定回路２３は
最初の商ディジットｑ0 （２進数表現における１の位の
値）として値１を出力し、正の商ディジット格納回路２
４に格納する。 （２） 部分剰余区間識別回路２２は、次部分剰余生成
用３入力加減算回路３７から出力された部分剰余Ｒ(2)
の符号ｒ0 (2) と小数点以下第１位から第３位までの値
ｒ1 (2) 〜ｒ3 (2) を（表４）に従ってデコードし、部
分剰余Ｒ(2) の含まれる区間を識別する。
われる除算動作を説明する。 （１） まず、正規化された被除数Ｒ(0) と、除数Ｄと
が入力されると、次部分剰余生成用３入力加減算回路３
７は被除数Ｒ(0) から除数Ｄを減算し、最初の部分剰余
Ｒ(2) を出力する。また、商ディジット決定回路２３は
最初の商ディジットｑ0 （２進数表現における１の位の
値）として値１を出力し、正の商ディジット格納回路２
４に格納する。 （２） 部分剰余区間識別回路２２は、次部分剰余生成
用３入力加減算回路３７から出力された部分剰余Ｒ(2)
の符号ｒ0 (2) と小数点以下第１位から第３位までの値
ｒ1 (2) 〜ｒ3 (2) を（表４）に従ってデコードし、部
分剰余Ｒ(2) の含まれる区間を識別する。
【００５２】ここで、次部分剰余生成用３入力加減算回
路３７から出力される部分剰余Ｒ(2 ) は２の補数表現で
あるため、冗長２進数表現から２の補数表現への変換を
行う必要はない。 （３） 商ディジット決定回路２３は、上記部分剰余区
間識別回路２２の識別結果と、除数Ｄの小数点以下第２
位の値ｄ2 とに基づき、（表６）に従って、値−３、−
２、−１、０、１、２、３のうちのいずれかを商ディジ
ットｑ2 として選択し、出力する。 （４） 商ディジット決定回路２３は、さらに、正の商
ディジット格納回路２４、および負の商ディジット格納
回路２５における対応する位取りの桁に、それぞれ２ビ
ットで表わされる商ディジットｑ2 の絶対値、または値
０を商ディジットｑ2 の正負に応じて格納する。 （５） 第１の除数倍数選択回路３３および第２の除数
倍数選択回路３４は、それぞれ、商ディジット決定回路
２３からの選択指示に応じて、（表７）に従い値０また
は除数Ｄの２倍数のうちの一方、もしくは値０または除
数Ｄのうちの一方を選択して出力する。 （６） 次部分剰余生成用３入力加減算回路３７は、商
ディジット決定回路２３からの加減算指示に応じて、
（表７）に従い、部分剰余４倍回路３６からの出力４×
Ｒ(2) と、第１・第２の除数倍数選択回路３３・３４か
らの出力Ａ、Ｂとの加減算を行い、次の除算ステップに
用いる部分剰余Ｒ(4) を出力する。 （７） 上記（２）〜（６）が、各添え字を２ずつイン
クリメントしつつ、ｎ／２回（小数点以下は切り上げ
る）繰り返されることにより、各商ディジットｑj が冗
長２進数表現として得られ、その正負に応じて、正の商
ディジット格納回路２４または負の商ディジット格納回
路２５に格納されるとともに、最終剰余Ｒ(n +2) が次部
分剰余生成用３入力加減算回路３７から出力される。 （８） 商変換回路２６は、正の商ディジット格納回路
２４に格納されている値から負の商ディジット格納回路
２５に格納されている値を減算し、２の補数表現に変換
するとともに、最終剰余Ｒ(n+2) が負であれば、最下位
のビットにおいて１を減じて商Ｑn を求める。また、必
要に応じて、最終剰余Ｒ(n+2) の値が負であれば、これ
に除数Ｄを加算する。
路３７から出力される部分剰余Ｒ(2 ) は２の補数表現で
あるため、冗長２進数表現から２の補数表現への変換を
行う必要はない。 （３） 商ディジット決定回路２３は、上記部分剰余区
間識別回路２２の識別結果と、除数Ｄの小数点以下第２
位の値ｄ2 とに基づき、（表６）に従って、値−３、−
２、−１、０、１、２、３のうちのいずれかを商ディジ
ットｑ2 として選択し、出力する。 （４） 商ディジット決定回路２３は、さらに、正の商
ディジット格納回路２４、および負の商ディジット格納
回路２５における対応する位取りの桁に、それぞれ２ビ
ットで表わされる商ディジットｑ2 の絶対値、または値
０を商ディジットｑ2 の正負に応じて格納する。 （５） 第１の除数倍数選択回路３３および第２の除数
倍数選択回路３４は、それぞれ、商ディジット決定回路
２３からの選択指示に応じて、（表７）に従い値０また
は除数Ｄの２倍数のうちの一方、もしくは値０または除
数Ｄのうちの一方を選択して出力する。 （６） 次部分剰余生成用３入力加減算回路３７は、商
ディジット決定回路２３からの加減算指示に応じて、
（表７）に従い、部分剰余４倍回路３６からの出力４×
Ｒ(2) と、第１・第２の除数倍数選択回路３３・３４か
らの出力Ａ、Ｂとの加減算を行い、次の除算ステップに
用いる部分剰余Ｒ(4) を出力する。 （７） 上記（２）〜（６）が、各添え字を２ずつイン
クリメントしつつ、ｎ／２回（小数点以下は切り上げ
る）繰り返されることにより、各商ディジットｑj が冗
長２進数表現として得られ、その正負に応じて、正の商
ディジット格納回路２４または負の商ディジット格納回
路２５に格納されるとともに、最終剰余Ｒ(n +2) が次部
分剰余生成用３入力加減算回路３７から出力される。 （８） 商変換回路２６は、正の商ディジット格納回路
２４に格納されている値から負の商ディジット格納回路
２５に格納されている値を減算し、２の補数表現に変換
するとともに、最終剰余Ｒ(n+2) が負であれば、最下位
のビットにおいて１を減じて商Ｑn を求める。また、必
要に応じて、最終剰余Ｒ(n+2) の値が負であれば、これ
に除数Ｄを加算する。
【００５３】このように、基数を４とすることにより、
除算ステップの繰り返し回数は、基数２のＳＲＴ除算や
非回復型除算に比べて約１／２になる。一方、除数倍数
の生成論理は多少複雑ではあるが、次部分剰余生成用３
入力加減算回路３７を備えていることにより、ハードウ
ェア規模はさほど大きくはなく、また、部分剰余の生成
に要する時間もあまり長くはかからないのに対し、商デ
ィジット選択論理は非常に簡潔であるため、除算装置全
体としては、前記テ゛ィー.イー.アトキンス゛のアルゴリズムを適用
した除算装置等に比べて同程度のハードウェア規模で１
除算ステップの実行時間を短縮することができる。
除算ステップの繰り返し回数は、基数２のＳＲＴ除算や
非回復型除算に比べて約１／２になる。一方、除数倍数
の生成論理は多少複雑ではあるが、次部分剰余生成用３
入力加減算回路３７を備えていることにより、ハードウ
ェア規模はさほど大きくはなく、また、部分剰余の生成
に要する時間もあまり長くはかからないのに対し、商デ
ィジット選択論理は非常に簡潔であるため、除算装置全
体としては、前記テ゛ィー.イー.アトキンス゛のアルゴリズムを適用
した除算装置等に比べて同程度のハードウェア規模で１
除算ステップの実行時間を短縮することができる。
【００５４】特に、次部分剰余生成用３入力加減算回路
３７の３入力加算回路３７２として、例えば除算装置が
設けられる浮動小数点数演算装置等に備えられている３
入力加算器を流用する場合などには、一層ハードウェア
の規模は小さく押えることができる。しかも収束型除算
のように誤差を伴うことなく最下位ビットまで正確な商
と剰余が得られる。 （実施例２）本発明の実施例２として、基数が８で、部
分剰余Ｒ(j) は、演算過程において商ディジットｑj と
同様に冗長２進数表現で表わされる除算装置の例を説明
する。
３７の３入力加算回路３７２として、例えば除算装置が
設けられる浮動小数点数演算装置等に備えられている３
入力加算器を流用する場合などには、一層ハードウェア
の規模は小さく押えることができる。しかも収束型除算
のように誤差を伴うことなく最下位ビットまで正確な商
と剰余が得られる。 （実施例２）本発明の実施例２として、基数が８で、部
分剰余Ｒ(j) は、演算過程において商ディジットｑj と
同様に冗長２進数表現で表わされる除算装置の例を説明
する。
【００５５】ここで、値ｒi (j) は、部分剰余Ｒ(j) を
２の補数表現に変換した場合における小数点以下第ｉ位
の値を示すものとする。この除算装置では、次のような
アルゴリズムで除算が行われる。 ｓｔｅｐ１ 被除数Ｒ(0) 、および除数Ｄを正規化する。すなわち、 ２-1≦Ｒ(0) ＜１ ２-1≦Ｄ＜１ となるようにする。（既に正規化されていればこのステ
ップは不要である。）；ｓｔｅｐ２ ｑ0 :=［００１］2 ； Ｑ0 :=ｑ0 ； Ｒ(3) :=Ｒ(0) −ｑ0 ・Ｄ；ｓｔｅｐ３ for ｊ:=３ to ｎ＋２ step ３ do begin 下記（表８・９）、（表１０）、（表１１・１２）に従
って商ディジットｑj を選択する； Ｒ(j+3) :=８Ｒ(j) −ｑj ・Ｄ； Ｑj :=Ｑj-3 ＋ｑj ・２-j；endｓｔｅｐ４ if Ｒ(n+3) ＜０ then begin Ｑn :=Ｑn −２-n； Ｒ(n+3) :=Ｒ(n+3) ＋Ｄ； endｓｔｅｐ５ 商Ｑn を２の補数表現に変換する。また、必要に応じて
最終剰余Ｒ(n+3) を２の補数表現に変換する。；
２の補数表現に変換した場合における小数点以下第ｉ位
の値を示すものとする。この除算装置では、次のような
アルゴリズムで除算が行われる。 ｓｔｅｐ１ 被除数Ｒ(0) 、および除数Ｄを正規化する。すなわち、 ２-1≦Ｒ(0) ＜１ ２-1≦Ｄ＜１ となるようにする。（既に正規化されていればこのステ
ップは不要である。）；ｓｔｅｐ２ ｑ0 :=［００１］2 ； Ｑ0 :=ｑ0 ； Ｒ(3) :=Ｒ(0) −ｑ0 ・Ｄ；ｓｔｅｐ３ for ｊ:=３ to ｎ＋２ step ３ do begin 下記（表８・９）、（表１０）、（表１１・１２）に従
って商ディジットｑj を選択する； Ｒ(j+3) :=８Ｒ(j) −ｑj ・Ｄ； Ｑj :=Ｑj-3 ＋ｑj ・２-j；endｓｔｅｐ４ if Ｒ(n+3) ＜０ then begin Ｑn :=Ｑn −２-n； Ｒ(n+3) :=Ｒ(n+3) ＋Ｄ； endｓｔｅｐ５ 商Ｑn を２の補数表現に変換する。また、必要に応じて
最終剰余Ｒ(n+3) を２の補数表現に変換する。；
【００５６】
【表８】
【００５７】
【表９】
【００５８】
【表１０】
【００５９】
【表１１】
【００６０】
【表１２】
【００６１】上記（表８・９）は、冗長２進数表現から
２の補数表現に変換された部分剰余Ｒ(j) について、前
記実施例１の（表４）と同様の部分剰余区間識別論理を
示すものである。（表１０）および表（１１・１２）
は、それぞれ実施例１の（表５）、（表６）に対応し、
商ディジットｑj を選択すべき除数Ｄの範囲、および除
数区間識別論理を示すものである。但し、（表１０）に
おいて、理論的境界値Ｄmin およびＤmax は、何れも除
数Ｄの範囲に含まれ、適用する境界値については、Ｄ
minは含まれる一方、Ｄmax は含まれないように設定さ
れている。
２の補数表現に変換された部分剰余Ｒ(j) について、前
記実施例１の（表４）と同様の部分剰余区間識別論理を
示すものである。（表１０）および表（１１・１２）
は、それぞれ実施例１の（表５）、（表６）に対応し、
商ディジットｑj を選択すべき除数Ｄの範囲、および除
数区間識別論理を示すものである。但し、（表１０）に
おいて、理論的境界値Ｄmin およびＤmax は、何れも除
数Ｄの範囲に含まれ、適用する境界値については、Ｄ
minは含まれる一方、Ｄmax は含まれないように設定さ
れている。
【００６２】次に、上記アルゴリズムに従って除算を行
う除算装置を図４ないし図６に基づいて説明する。図４
は除算装置４００の構成を示すブロック図である。なお
本実施例２において、前記実施例１と同様の機能を有す
る構成部分については対応する番号を付して説明を省略
する。
う除算装置を図４ないし図６に基づいて説明する。図４
は除算装置４００の構成を示すブロック図である。なお
本実施例２において、前記実施例１と同様の機能を有す
る構成部分については対応する番号を付して説明を省略
する。
【００６３】同図において、４１は除数区間識別回路
で、除数Ｄの小数点以下第２位以下５桁の値ｄ2 〜ｄ6
に基づき、（表１１・１２）に従って、除数Ｄがあらか
じめ設定された値を境界とする複数の区間のうちのいず
れに属するかを識別するものである。４２は部分剰余区
間識別回路で、後述する次部分剰余生成用２入力加減算
回路５７から出力される冗長２進数表現の部分剰余Ｒ
(j) の上位５桁を２の補数表現に変換し、その符号ｒ0
(j) と小数点以下第１位から第５位までの値ｒ1 (j) 〜
ｒ5 (j) とに基づき、（表８・９）に従って、部分剰余
Ｒ(j) があらかじめ設定された値を境界とする複数の区
間のうちのいずれに属するかを識別するものである。
で、除数Ｄの小数点以下第２位以下５桁の値ｄ2 〜ｄ6
に基づき、（表１１・１２）に従って、除数Ｄがあらか
じめ設定された値を境界とする複数の区間のうちのいず
れに属するかを識別するものである。４２は部分剰余区
間識別回路で、後述する次部分剰余生成用２入力加減算
回路５７から出力される冗長２進数表現の部分剰余Ｒ
(j) の上位５桁を２の補数表現に変換し、その符号ｒ0
(j) と小数点以下第１位から第５位までの値ｒ1 (j) 〜
ｒ5 (j) とに基づき、（表８・９）に従って、部分剰余
Ｒ(j) があらかじめ設定された値を境界とする複数の区
間のうちのいずれに属するかを識別するものである。
【００６４】４３は商ディジット決定回路で、上記除数
区間識別回路４１および部分剰余区間識別回路４２の識
別結果に基づき、（表１１・１２）に従って、絶対値が
３ビットで表わされる値−７、−６、−５、−４、−
３、−２、−１、０、１、２、３、４、５、６、７のう
ちのいずれかを商ディジットｑj として選択するもので
ある。なお、この商ディジット決定回路４３は、除算の
開始時には、商ディジットｑ0 として値１を出力するよ
うになっている。商ディジット決定回路４３は、また、
後述する第１・第２の除数倍数選択回路５３・５４、除
数倍数生成用２入力加減算回路５５、および次部分剰余
生成用２入力加減算回路５７に選択指示および加減算指
示を出力するようになっている。
区間識別回路４１および部分剰余区間識別回路４２の識
別結果に基づき、（表１１・１２）に従って、絶対値が
３ビットで表わされる値−７、−６、−５、−４、−
３、−２、−１、０、１、２、３、４、５、６、７のう
ちのいずれかを商ディジットｑj として選択するもので
ある。なお、この商ディジット決定回路４３は、除算の
開始時には、商ディジットｑ0 として値１を出力するよ
うになっている。商ディジット決定回路４３は、また、
後述する第１・第２の除数倍数選択回路５３・５４、除
数倍数生成用２入力加減算回路５５、および次部分剰余
生成用２入力加減算回路５７に選択指示および加減算指
示を出力するようになっている。
【００６５】５０〜５２は除数２倍回路、除数４倍回
路、および除数８倍回路で、それぞれ、除数２倍回路３
０と同様に除数Ｄの２倍数、４倍数、または８倍数を発
生するものである。５３は第１の除数倍数選択回路で、
商ディジット決定回路４３からの選択指示に応じて、下
記（表１３）に従い、除数Ｄの８倍数、４倍数、または
値０のいずれかを選択して、値Ａとして出力するもので
ある。
路、および除数８倍回路で、それぞれ、除数２倍回路３
０と同様に除数Ｄの２倍数、４倍数、または８倍数を発
生するものである。５３は第１の除数倍数選択回路で、
商ディジット決定回路４３からの選択指示に応じて、下
記（表１３）に従い、除数Ｄの８倍数、４倍数、または
値０のいずれかを選択して、値Ａとして出力するもので
ある。
【００６６】５４は第２の除数倍数選択回路で、商ディ
ジット決定回路４３からの選択指示に応じて、下記（表
１３）に従い、除数Ｄの２倍数、除数Ｄ、または値０の
いずれかを選択して、値Ｂとして出力するものである。
５５は除数倍数生成用２入力加減算回路で、上記第１・
第２の除数倍数選択回路５３・５４の出力Ａ、Ｂを、商
ディジット決定回路４３からの加減算指示に応じて下記
（表１３）に従い加減算することにより、商ディジット
ｑj の絶対値と除数Ｄとの積Ｃとして、冗長２進数表現
で表わされる除数Ｄの０〜７倍までの倍数を生成するも
のである。ここで、上記積Ｃは、１除算ステップごとに
生成するようにしてもよいし、あらかじめ各倍数につい
て生成した値を保持しておき、そのうちのいずれかを商
ディジットが決定した段階で出力するようにしてもよ
い。
ジット決定回路４３からの選択指示に応じて、下記（表
１３）に従い、除数Ｄの２倍数、除数Ｄ、または値０の
いずれかを選択して、値Ｂとして出力するものである。
５５は除数倍数生成用２入力加減算回路で、上記第１・
第２の除数倍数選択回路５３・５４の出力Ａ、Ｂを、商
ディジット決定回路４３からの加減算指示に応じて下記
（表１３）に従い加減算することにより、商ディジット
ｑj の絶対値と除数Ｄとの積Ｃとして、冗長２進数表現
で表わされる除数Ｄの０〜７倍までの倍数を生成するも
のである。ここで、上記積Ｃは、１除算ステップごとに
生成するようにしてもよいし、あらかじめ各倍数につい
て生成した値を保持しておき、そのうちのいずれかを商
ディジットが決定した段階で出力するようにしてもよ
い。
【００６７】
【表１３】
【００６８】なお、同表中、記号±は加算でも減算でも
よいことを示す。上記除数倍数生成用２入力加減算回路
５５は、より詳しくは例えば図５に示すような構成を成
している。同図において、５５１i は、第１および第２
の除数倍数選択回路５３・５４の出力Ａ、Ｂにおける第
ｉ桁の値ａi 、ｂi を下記（表１４）に従って加減算
し、中間桁上げと中間和とを出力する第１段加算器セル
である。
よいことを示す。上記除数倍数生成用２入力加減算回路
５５は、より詳しくは例えば図５に示すような構成を成
している。同図において、５５１i は、第１および第２
の除数倍数選択回路５３・５４の出力Ａ、Ｂにおける第
ｉ桁の値ａi 、ｂi を下記（表１４）に従って加減算
し、中間桁上げと中間和とを出力する第１段加算器セル
である。
【００６９】
【表１４】
【００７０】同表中、各欄の「，」の左右の数値は、そ
れぞれ中間桁上げと中間和とを示す。５５２i は、第１
段加算器セル５５１i から出力される中間和と、第１段
加算器セル５５１i-1 から出力される中間桁上げとを下
記（表１５）に従って加減算し、加減算結果を冗長２進
数表現の値ｃi として出力する第２段加算器セルであ
る。
れぞれ中間桁上げと中間和とを示す。５５２i は、第１
段加算器セル５５１i から出力される中間和と、第１段
加算器セル５５１i-1 から出力される中間桁上げとを下
記（表１５）に従って加減算し、加減算結果を冗長２進
数表現の値ｃi として出力する第２段加算器セルであ
る。
【００７１】
【表１５】
【００７２】同表中、各欄の数値は、加減算結果ｃi の
値を示す。記号−はあり得ない組み合わせを示す。上記
除数倍数生成用２入力加減算回路５５による演算は、冗
長２進数体系による正の２進数どうしの加減算であり、
演算規則が簡略化できるため、除数倍数生成用２入力加
減算回路５５を簡潔な構成とすることができ、また、桁
上げや桁借りが１桁上位側にまでしか伝播しないので、
計算時間が除数のビット長に依存しない高速な加減算が
行われる。
値を示す。記号−はあり得ない組み合わせを示す。上記
除数倍数生成用２入力加減算回路５５による演算は、冗
長２進数体系による正の２進数どうしの加減算であり、
演算規則が簡略化できるため、除数倍数生成用２入力加
減算回路５５を簡潔な構成とすることができ、また、桁
上げや桁借りが１桁上位側にまでしか伝播しないので、
計算時間が除数のビット長に依存しない高速な加減算が
行われる。
【００７３】５６は部分剰余８倍回路で、後述する次部
分剰余生成用２入力加減算回路５７から出力される部分
剰余Ｒ(j) の８倍数を発生するものである。５７は次部
分剰余生成用２入力加減算回路で、除算の開始時には、
図示しない正規化回路によって正規化された被除数Ｒ
(0) から、同じく正規化された除数Ｄを減算し、減算結
果を最初の部分剰余Ｒ(3) とする一方、その後には、商
ディジット決定回路４３からの加減算指示に応じて、前
記（表１３）に従い、部分剰余８倍回路５６からの出力
と、除数倍数生成用２入力加減算回路５５からの出力と
を加減算するものである。すなわち、部分剰余Ｒ(j) の
８倍数に対して、商ディジットｑj の絶対値と除数Ｄと
の積Ｃを、商ディジットｑj が正ならば減算、負ならば
加算するようになっている。
分剰余生成用２入力加減算回路５７から出力される部分
剰余Ｒ(j) の８倍数を発生するものである。５７は次部
分剰余生成用２入力加減算回路で、除算の開始時には、
図示しない正規化回路によって正規化された被除数Ｒ
(0) から、同じく正規化された除数Ｄを減算し、減算結
果を最初の部分剰余Ｒ(3) とする一方、その後には、商
ディジット決定回路４３からの加減算指示に応じて、前
記（表１３）に従い、部分剰余８倍回路５６からの出力
と、除数倍数生成用２入力加減算回路５５からの出力と
を加減算するものである。すなわち、部分剰余Ｒ(j) の
８倍数に対して、商ディジットｑj の絶対値と除数Ｄと
の積Ｃを、商ディジットｑj が正ならば減算、負ならば
加算するようになっている。
【００７４】上記次部分剰余生成用２入力加減算回路５
７は、より詳しくは例えば図６に示すような構成を成し
ている。同図において、５７１i は、除数倍数生成用２
入力加減算回路５５の出力Ｃ、および部分剰余８倍回路
５６の出力８×Ｒ(j) における第ｉ桁の値ｃi 、ｒi-3
を下記（表１６）に従って加減算し、中間桁上げと中間
和とを出力する第１段加算器セルである。
７は、より詳しくは例えば図６に示すような構成を成し
ている。同図において、５７１i は、除数倍数生成用２
入力加減算回路５５の出力Ｃ、および部分剰余８倍回路
５６の出力８×Ｒ(j) における第ｉ桁の値ｃi 、ｒi-3
を下記（表１６）に従って加減算し、中間桁上げと中間
和とを出力する第１段加算器セルである。
【００７５】
【表１６】
【００７６】同表中、中間桁上げ・中間和の各欄
の「，」の左右の数値は、それぞれ中間桁上げと中間和
とを示す。５７２i は、第１段加算器セル５７１i から
出力される中間和と、第１段加算器セル５７１i-1から
出力される中間桁上げとを下記（表１７）に従って前記
表１５と同様の演算規則で加減算し、加減算結果を冗長
２進数表現の部分剰余Ｒ(J +3) として出力する第２段加
算器セルである。
の「，」の左右の数値は、それぞれ中間桁上げと中間和
とを示す。５７２i は、第１段加算器セル５７１i から
出力される中間和と、第１段加算器セル５７１i-1から
出力される中間桁上げとを下記（表１７）に従って前記
表１５と同様の演算規則で加減算し、加減算結果を冗長
２進数表現の部分剰余Ｒ(J +3) として出力する第２段加
算器セルである。
【００７７】
【表１７】
【００７８】上記次部分剰余生成用２入力加減算回路５
７による演算は、正負の２進数どうしの加減算である
が、冗長２進数体系による演算であるため、桁上げや桁
借りの影響等が２桁上位側にまでしか伝播しないので、
やはり、計算時間が除数のビット長に依存しない高速な
加減算が行われる。上記の構成において、除算装置４０
０で行われる除算動作を説明する。 （１） まず、正規化された被除数Ｒ(0) と、除数Ｄと
が入力されると、次部分剰余生成用２入力加減算回路５
７は被除数Ｒ(0) から除数Ｄを減算し、最初の部分剰余
Ｒ(3) を出力する。また、商ディジット決定回路４３は
最初の商ディジットｑ0 （２進数表現における１の位の
値）として値１を出力し、正の商ディジット格納回路４
４に格納する。 （２） 除数区間識別回路４１は、除数Ｄの小数点以下
第２位以下５桁の値ｄ2 〜ｄ6 を（表１１・１２）に従
ってデコードし、除数Ｄの含まれる区間を識別する。こ
の識別は除算の開始時に１回だけ行われ、識別結果は、
その除算処理が終了するまで保持される。 （３） 部分剰余区間識別回路４２は、次部分剰余生成
用２入力加減算回路５７から出力された部分剰余Ｒ(3)
の上位５桁を２の補数表現に変換し、得られた値の符号
ｒ0 (3) と小数点以下第１位から第５位までの値ｒ1
(3) 〜ｒ5 (3) を（表８・９）に従ってデコードし、部
分剰余Ｒ(3) の含まれる区間を識別する。 （４） 商ディジット決定回路４３は、上記除数区間識
別回路４１および部分剰余区間識別回路４２の識別結果
に基づき、（表１１・１２）に従って、値−７、−６、
−５、−４、−３、−２、−１、０、１、２、３、４、
５、６、７のうちのいずれかを商ディジットｑ3 として
選択し、出力する。 （５） 商ディジット決定回路４３は、さらに、正の商
ディジット格納回路４４、および負の商ディジット格納
回路４５における対応する位取りの桁に、それぞれ３ビ
ットで表わされる商ディジットｑ3 の絶対値、または値
０を商ディジットｑ3 の正負に応じて格納する。 （６） 第１の除数倍数選択回路５３および第２の除数
倍数選択回路５４は、それぞれ、商ディジット決定回路
４３からの選択指示に応じて、（表１３）に従い除数Ｄ
の８倍数、４倍数、または値０のいずれか、もしくは除
数Ｄの２倍数、除数Ｄ、または値０のいずれかを選択し
て出力する。 （７） 除数倍数生成用２入力加減算回路５５は、商デ
ィジット決定回路４３からの加減算指示に応じて、（表
１３）に従い、第１・第２の除数倍数選択回路５３・５
４の出力Ａ、Ｂの加減算を行い、商ディジットｑ3 の絶
対値と除数Ｄとの積Ｃを出力する。 （８） 次部分剰余生成用２入力加減算回路５７は、商
ディジット決定回路４３からの加減算指示に応じて、
（表１３）に従い、部分剰余８倍回路５６からの出力８
×Ｒ(3) と、除数倍数生成用２入力加減算回路５５から
の出力Ｃとの加減算を行い、次の除算ステップに用いる
部分剰余Ｒ(6) を出力する。 （９） 上記（２）〜（８）が、各添え字を３ずつイン
クリメントしつつ、ｎ／３回（小数点以下は切り上げ
る）繰り返されることにより、各商ディジットｑj が冗
長２進数表現として得られ、その正負に応じて、正の商
ディジット格納回路４４または負の商ディジット格納回
路４５に格納されるとともに、最終剰余Ｒ(n +3) が次部
分剰余生成用２入力加減算回路５７から出力される。 （１０） 商変換回路４６は、正の商ディジット格納回
路４４に格納されている値から負の商ディジット格納回
路４５に格納されている値を減算し、２の補数表現に変
換するとともに、最終剰余Ｒ(n+3) が負であれば、最下
位のビットにおいて１を減じて商Ｑn を求める。また、
必要に応じて、図示しない最終剰余補正回路により同様
に最終剰余Ｒ(n+3) を２の補数表現に変換するととも
に、その値が負であれば、これに除数Ｄを加算する。
７による演算は、正負の２進数どうしの加減算である
が、冗長２進数体系による演算であるため、桁上げや桁
借りの影響等が２桁上位側にまでしか伝播しないので、
やはり、計算時間が除数のビット長に依存しない高速な
加減算が行われる。上記の構成において、除算装置４０
０で行われる除算動作を説明する。 （１） まず、正規化された被除数Ｒ(0) と、除数Ｄと
が入力されると、次部分剰余生成用２入力加減算回路５
７は被除数Ｒ(0) から除数Ｄを減算し、最初の部分剰余
Ｒ(3) を出力する。また、商ディジット決定回路４３は
最初の商ディジットｑ0 （２進数表現における１の位の
値）として値１を出力し、正の商ディジット格納回路４
４に格納する。 （２） 除数区間識別回路４１は、除数Ｄの小数点以下
第２位以下５桁の値ｄ2 〜ｄ6 を（表１１・１２）に従
ってデコードし、除数Ｄの含まれる区間を識別する。こ
の識別は除算の開始時に１回だけ行われ、識別結果は、
その除算処理が終了するまで保持される。 （３） 部分剰余区間識別回路４２は、次部分剰余生成
用２入力加減算回路５７から出力された部分剰余Ｒ(3)
の上位５桁を２の補数表現に変換し、得られた値の符号
ｒ0 (3) と小数点以下第１位から第５位までの値ｒ1
(3) 〜ｒ5 (3) を（表８・９）に従ってデコードし、部
分剰余Ｒ(3) の含まれる区間を識別する。 （４） 商ディジット決定回路４３は、上記除数区間識
別回路４１および部分剰余区間識別回路４２の識別結果
に基づき、（表１１・１２）に従って、値−７、−６、
−５、−４、−３、−２、−１、０、１、２、３、４、
５、６、７のうちのいずれかを商ディジットｑ3 として
選択し、出力する。 （５） 商ディジット決定回路４３は、さらに、正の商
ディジット格納回路４４、および負の商ディジット格納
回路４５における対応する位取りの桁に、それぞれ３ビ
ットで表わされる商ディジットｑ3 の絶対値、または値
０を商ディジットｑ3 の正負に応じて格納する。 （６） 第１の除数倍数選択回路５３および第２の除数
倍数選択回路５４は、それぞれ、商ディジット決定回路
４３からの選択指示に応じて、（表１３）に従い除数Ｄ
の８倍数、４倍数、または値０のいずれか、もしくは除
数Ｄの２倍数、除数Ｄ、または値０のいずれかを選択し
て出力する。 （７） 除数倍数生成用２入力加減算回路５５は、商デ
ィジット決定回路４３からの加減算指示に応じて、（表
１３）に従い、第１・第２の除数倍数選択回路５３・５
４の出力Ａ、Ｂの加減算を行い、商ディジットｑ3 の絶
対値と除数Ｄとの積Ｃを出力する。 （８） 次部分剰余生成用２入力加減算回路５７は、商
ディジット決定回路４３からの加減算指示に応じて、
（表１３）に従い、部分剰余８倍回路５６からの出力８
×Ｒ(3) と、除数倍数生成用２入力加減算回路５５から
の出力Ｃとの加減算を行い、次の除算ステップに用いる
部分剰余Ｒ(6) を出力する。 （９） 上記（２）〜（８）が、各添え字を３ずつイン
クリメントしつつ、ｎ／３回（小数点以下は切り上げ
る）繰り返されることにより、各商ディジットｑj が冗
長２進数表現として得られ、その正負に応じて、正の商
ディジット格納回路４４または負の商ディジット格納回
路４５に格納されるとともに、最終剰余Ｒ(n +3) が次部
分剰余生成用２入力加減算回路５７から出力される。 （１０） 商変換回路４６は、正の商ディジット格納回
路４４に格納されている値から負の商ディジット格納回
路４５に格納されている値を減算し、２の補数表現に変
換するとともに、最終剰余Ｒ(n+3) が負であれば、最下
位のビットにおいて１を減じて商Ｑn を求める。また、
必要に応じて、図示しない最終剰余補正回路により同様
に最終剰余Ｒ(n+3) を２の補数表現に変換するととも
に、その値が負であれば、これに除数Ｄを加算する。
【００７９】このように、商ディジット選択論理が非常
に簡潔であるために、大幅なハードウェア規模の増大を
招くことなく基数が８の除算装置を構成することがで
き、除算ステップの繰り返し回数を基数２のＳＲＴ除算
や非回復型除算に比べて約１／３にすることができる。
また、除数倍数生成用２入力加減算回路５５、および次
部分剰余生成用２入力加減算回路５７による２段の加減
算処理によって部分剰余が求められるようになっている
が、これらの演算は冗長２進数体系によって行われるよ
うに構成されているため遅延時間はさほど大きくなく、
したがって商ディジット選択論理の簡潔化により、除算
処理の大幅な高速化が得られる。 （実施例３）本発明の実施例３として、基数は前記実施
例２と同様に８で、部分剰余Ｒ(j) が、前記実施例１と
同様に２の補数表現で表わされる除算装置の例を説明す
る。
に簡潔であるために、大幅なハードウェア規模の増大を
招くことなく基数が８の除算装置を構成することがで
き、除算ステップの繰り返し回数を基数２のＳＲＴ除算
や非回復型除算に比べて約１／３にすることができる。
また、除数倍数生成用２入力加減算回路５５、および次
部分剰余生成用２入力加減算回路５７による２段の加減
算処理によって部分剰余が求められるようになっている
が、これらの演算は冗長２進数体系によって行われるよ
うに構成されているため遅延時間はさほど大きくなく、
したがって商ディジット選択論理の簡潔化により、除算
処理の大幅な高速化が得られる。 （実施例３）本発明の実施例３として、基数は前記実施
例２と同様に８で、部分剰余Ｒ(j) が、前記実施例１と
同様に２の補数表現で表わされる除算装置の例を説明す
る。
【００８０】図７は除算装置６００の構成を示すブロッ
ク図である。なお本実施例３において、前記実施例１ま
たは実施例２と同様の機能を有する構成部分については
対応する番号を付して説明を省略する。同図において、
６２は部分剰余区間識別回路で、実施例１の部分剰余区
間識別回路２２と同様に、下記（表１８）に従って、後
述する次部分剰余生成用３入力加減算回路７７から出力
される部分剰余Ｒ(j) の属する区間を識別するものであ
る。
ク図である。なお本実施例３において、前記実施例１ま
たは実施例２と同様の機能を有する構成部分については
対応する番号を付して説明を省略する。同図において、
６２は部分剰余区間識別回路で、実施例１の部分剰余区
間識別回路２２と同様に、下記（表１８）に従って、後
述する次部分剰余生成用３入力加減算回路７７から出力
される部分剰余Ｒ(j) の属する区間を識別するものであ
る。
【００８１】
【表１８】
【００８２】６１は除数区間識別回路で、実施例２の除
数区間識別回路４１と同様に、下記（表１９）に示す除
数Ｄが属する区間を（表２０）に従って識別するもので
ある。但し、（表１９）において、理論的境界値Ｄmin
およびＤmax は、何れも除数Ｄの範囲に含まれず、適用
する境界値については、Ｄmin は含まれる一方、Ｄma x
は含まれないように設定されている。
数区間識別回路４１と同様に、下記（表１９）に示す除
数Ｄが属する区間を（表２０）に従って識別するもので
ある。但し、（表１９）において、理論的境界値Ｄmin
およびＤmax は、何れも除数Ｄの範囲に含まれず、適用
する境界値については、Ｄmin は含まれる一方、Ｄma x
は含まれないように設定されている。
【００８３】
【表１９】
【００８４】
【表２０】
【００８５】６３は商ディジット決定回路で、実施例２
の商ディジット決定回路４３と同様に、上記（表２０）
に従って、値−７、−６、−５、−４、−３、−２、−
１、０、１、２、３、４、５、６、７のうちのいずれか
を商ディジットｑj として選択するものである。７３・
７４は第１・第２の除数倍数選択回路、７７は次部分剰
余生成用３入力加減算回路で、それぞれ、実施例１の第
１・第２の除数倍数選択回路３３・３４、または次部分
剰余生成用３入力加減算回路３７と同様に、下記表２１
に従って除数倍数の選択や加減算を行うことにより、部
分剰余Ｒ(j) の８倍数に対して、商ディジットｑj の絶
対値と除数Ｄとの積を加減算するようになっている。
の商ディジット決定回路４３と同様に、上記（表２０）
に従って、値−７、−６、−５、−４、−３、−２、−
１、０、１、２、３、４、５、６、７のうちのいずれか
を商ディジットｑj として選択するものである。７３・
７４は第１・第２の除数倍数選択回路、７７は次部分剰
余生成用３入力加減算回路で、それぞれ、実施例１の第
１・第２の除数倍数選択回路３３・３４、または次部分
剰余生成用３入力加減算回路３７と同様に、下記表２１
に従って除数倍数の選択や加減算を行うことにより、部
分剰余Ｒ(j) の８倍数に対して、商ディジットｑj の絶
対値と除数Ｄとの積を加減算するようになっている。
【００８６】
【表２１】
【００８７】このように構成することにより、前記実施
例２と同様のアルゴリズムにより除算処理が行われ、実
施例２と同様に基数が８であるため除算ステップの繰り
返し回数が少なくなる一方、基数が８であるにも係わら
ず商ディジットの決定に要する時間が短くなるため、１
除算ステップの実行時間も短くなり、したがって除算処
理速度は大幅に向上する。
例２と同様のアルゴリズムにより除算処理が行われ、実
施例２と同様に基数が８であるため除算ステップの繰り
返し回数が少なくなる一方、基数が８であるにも係わら
ず商ディジットの決定に要する時間が短くなるため、１
除算ステップの実行時間も短くなり、したがって除算処
理速度は大幅に向上する。
【００８８】なお、上記各実施例においては、被除数、
除数の正規化の範囲を１／２以上１未満としたが、これ
に限らず任意の整数ｋに対して２k-1 ≦正規化数＜２k
と設定することができ、例えば１以上２未満とする場合
には、正規化の範囲を１／２以上１未満とする場合にお
ける小数点の位置を下位側へ１ビットもしくは１桁シフ
トすればよい。その際、上記実施例中で説明したビット
位置もしくは桁位置は、見かけ上上位側へ１ビットもし
くは１桁シフトされることになる。
除数の正規化の範囲を１／２以上１未満としたが、これ
に限らず任意の整数ｋに対して２k-1 ≦正規化数＜２k
と設定することができ、例えば１以上２未満とする場合
には、正規化の範囲を１／２以上１未満とする場合にお
ける小数点の位置を下位側へ１ビットもしくは１桁シフ
トすればよい。その際、上記実施例中で説明したビット
位置もしくは桁位置は、見かけ上上位側へ１ビットもし
くは１桁シフトされることになる。
【００８９】すなわち、被除数と除数に任意の同じ数を
乗じてもそれらの商は変わらないから、上記除算算法に
おける小数点の位置や正規化数の範囲を表す整数ｋの値
は本質的な問題ではないといえる。また、上記各実施例
においては、正規化された数同士の除算を行なうものと
したが、被除数は必ずしも正規化されている必要がな
い。それゆえ、例えば除数を正規化する回路、および商
と剰余の桁合わせを行う回路を付加することにより、整
数除算を行わせることなども可能である。
乗じてもそれらの商は変わらないから、上記除算算法に
おける小数点の位置や正規化数の範囲を表す整数ｋの値
は本質的な問題ではないといえる。また、上記各実施例
においては、正規化された数同士の除算を行なうものと
したが、被除数は必ずしも正規化されている必要がな
い。それゆえ、例えば除数を正規化する回路、および商
と剰余の桁合わせを行う回路を付加することにより、整
数除算を行わせることなども可能である。
【００９０】また、被除数の絶対値が除数より小さい場
合には、値０を最初の商ディジットとするとともに、被
除数をそのまま最初の部分剰余とするようにしてもよ
い。また、上記各実施例において示した論理式はその形
式に限定されるものではなく、種々の論理演算規則に基
づく変形が可能である。
合には、値０を最初の商ディジットとするとともに、被
除数をそのまま最初の部分剰余とするようにしてもよ
い。また、上記各実施例において示した論理式はその形
式に限定されるものではなく、種々の論理演算規則に基
づく変形が可能である。
【００９１】
【発明の効果】以上説明したように、本発明によれば、
除数および２の補数表現で表わされる部分剰余における
上位の一部の桁の値、および部分剰余の符号に基づい
て、前記基数のもとにとり得るすべての商ディジットの
値のうちのいずれかを選択する商ディジット選択手段、
または除数および冗長２進数表現で表わされる部分剰余
における上位の一部の桁の値（８を基数とする場合には
部分剰余及び除数のうち合せて１０ビット、４を基数と
する場合には部分剰余及び除数のうち合せて６ビット）
に基づいて、前記基数のもとにとり得るすべての商ディ
ジットの値のうちのいずれかを選択する商ディジット選
択手段と、それぞれ、値０、および除数の２の整数乗倍
の値のうちの少なくともいずれか１つを生成する複数の
除数倍数生成手段と、前記除数倍数生成手段の出力およ
び部分剰余の基数倍の値を加減算して新たな部分剰余を
生成する３入力以上の加減算手段、または前記除数倍数
生成手段の出力を加減算して商ディジットと除数との積
を冗長２進数表現数として生成する第１の加減算手段と
前記第１の加減算手段の出力と部分剰余の基数倍の値と
を加減算して新たな部分剰余を冗長２進数表現数として
生成する第２の加減算手段とが設けられていることによ
り、商ディジットが、除数および部分剰余の一部の上位
ビットに基づいて、設定されている基数のもとにとり得
るすべての値のうちから選択されるので、商ディジット
の選択論理が簡素化されてハードウェアの規模が小さく
てすむうえ、１除算ステップの実行に要する時間が短く
なり、除算処理の高速化が図られる。
除数および２の補数表現で表わされる部分剰余における
上位の一部の桁の値、および部分剰余の符号に基づい
て、前記基数のもとにとり得るすべての商ディジットの
値のうちのいずれかを選択する商ディジット選択手段、
または除数および冗長２進数表現で表わされる部分剰余
における上位の一部の桁の値（８を基数とする場合には
部分剰余及び除数のうち合せて１０ビット、４を基数と
する場合には部分剰余及び除数のうち合せて６ビット）
に基づいて、前記基数のもとにとり得るすべての商ディ
ジットの値のうちのいずれかを選択する商ディジット選
択手段と、それぞれ、値０、および除数の２の整数乗倍
の値のうちの少なくともいずれか１つを生成する複数の
除数倍数生成手段と、前記除数倍数生成手段の出力およ
び部分剰余の基数倍の値を加減算して新たな部分剰余を
生成する３入力以上の加減算手段、または前記除数倍数
生成手段の出力を加減算して商ディジットと除数との積
を冗長２進数表現数として生成する第１の加減算手段と
前記第１の加減算手段の出力と部分剰余の基数倍の値と
を加減算して新たな部分剰余を冗長２進数表現数として
生成する第２の加減算手段とが設けられていることによ
り、商ディジットが、除数および部分剰余の一部の上位
ビットに基づいて、設定されている基数のもとにとり得
るすべての値のうちから選択されるので、商ディジット
の選択論理が簡素化されてハードウェアの規模が小さく
てすむうえ、１除算ステップの実行に要する時間が短く
なり、除算処理の高速化が図られる。
【００９２】しかも、商ディジットの選択論理が簡素化
されることにより、従来よりもさらに基数を大きく設定
することが容易にでき、一層除算処理の高速化が容易に
なるという効果を奏する。
されることにより、従来よりもさらに基数を大きく設定
することが容易にでき、一層除算処理の高速化が容易に
なるという効果を奏する。
【図１】実施例１における除算装置の構成を示すブロッ
ク図である。
ク図である。
【図２】同、次部分剰余生成用３入力加減算回路の詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
【図３】同、被減数ビット反転回路、および和ビット反
転回路の詳細な構成を示す回路図である。
転回路の詳細な構成を示す回路図である。
【図４】実施例２における除算装置の構成を示すブロッ
ク図である。
ク図である。
【図５】同、除数倍数生成用２入力加減算回路の詳細な
構成を示すブロック図である。
構成を示すブロック図である。
【図６】同、次部分剰余生成用２入力加減算回路の詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
【図７】実施例３における除算装置の構成を示すブロッ
ク図である
ク図である
【図８】従来のアルゴリズムで除算を行う除算装置の構
成を示すブロック図である。
成を示すブロック図である。
４１・６１ 除数区間識別回路 ２２・４２・６２ 部分剰余区間識別回路 ２３・４３・６３ 商ディジット決定回路 ２４・４４・６４ 正の商ディジット格納回路 ２５・４５・６５ 負の商ディジット格納回路 ２６・４６・６６ 商変換回路 ３０・５０・７０ 除数２倍回路 ５１・７１ 除数４倍回路 ５２・７２ 除数８倍回路 ３３・５３・７３ 第１の除数倍数選択回路 ３４・５４・７４ 第２の除数倍数選択回路 ５５ 除数倍数生成用２入力加減算回路 ３６ 部分剰余４倍回路 ５６・７６ 部分剰余８倍回路 ３７・７７ 次部分剰余生成用３入力加減算回
路 ５７ 次部分剰余生成用２入力加減算回
路 ３７１ 被減数ビット反転回路 ３７２ ３入力加算回路 ３７３ 和ビット反転回路 ３７４ ＸＯＲゲート ５５１ 第１段加算器セル ５５２ 第２段加算器セル ５７１ 第１段加算器セル ５７２ 第２段加算器セル
路 ５７ 次部分剰余生成用２入力加減算回
路 ３７１ 被減数ビット反転回路 ３７２ ３入力加算回路 ３７３ 和ビット反転回路 ３７４ ＸＯＲゲート ５５１ 第１段加算器セル ５５２ 第２段加算器セル ５７１ 第１段加算器セル ５７２ 第２段加算器セル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−160438（ＪＰ，Ａ) 特開 平１−274234（ＪＰ，Ａ) 欧州特許出願公開356153（ＥＰ，Ａ １) Ｋａｉ Ｈｗａｎｇ著，堀越彌監訳, 「コンピュータの高速演算方式」，株式 会社近代科学社，昭和55年９月１日, ｐ．214−248 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/52 320 ＷＰＩ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (29)
- 【請求項１】 ８を基数として除算を行う除算装置であ
って、 ２の補数表現の部分剰余の取り得る区間を予め定められ
た定数を境界として分割し該部分剰余がどの分割された
区間に含まれるかを該部分剰余の小数点以下４ビットと
該部分剰余の符号により判定する部分剰余区間識別手段
と、 正規化された除数の取り得る区間を予め定められた定数
を境界として分割し該除数がどの分割された区間に含ま
れるかを該除数の小数第２位以下５ビットにより判定す
る除数区間識別手段と、 除算の最初においては、商ディジットとして１を生成
し、除算の最初以外においては、前記部分剰余区間識別
手段と前記除数区間識別手段で判定した部分剰余と除数
それぞれが含まれる区間の組み合わせに従い集合｛−
７、−６、−５、−４、−３、−２、−１、０、１、
２、３、４、５、６、７｝から唯一の商ディジットを選
択する商ディジット決定手段と、 前記商ディジットと前記除数との積を求める除数倍数生
成手段と、 除算の最初においては、正規化された被除数より前記除
数を減算し且つ該差を最初の２の補数表現の部分剰余と
し、除算の最初以外においては、８倍された２の補数表
現の部分剰余から前記除数倍数生成手段で求めた商ディ
ジットと除数との積を減算し且つ該差を次の２の補数表
現の部分剰余とする次部分剰余生成手段とを備え、 前記商ディジット決定手段は、前記部分剰余区間と除数
区間との組み合わせと、商ディジットとを対応させたテ
ーブルに従って前記唯一の商ディジットを選択し、 前記テーブルは、５ビットにより識別される各部分剰区
間ごとに、商ディジットが存在する除数区間が組み合わ
せられ、１つの部分剰余区間に対して、商ディジットが
存在する除数区間が複数存在する場合には、該除数の小
数第２位以下５ビットにより１つの除数区間が特定され
ていることを特徴とする除算装置。 - 【請求項２】 請求項１の除算装置であって、前記正規
化された除数および被除数は、１／２以上１未満の範囲
に収められた除数および被除数であることを特徴とする
除算装置。 - 【請求項３】 請求項１の除算装置であって、前記正規
化された除数および被除数は、１以上２未満の範囲に収
められた除数および被除数であることを特徴とする除算
装置。 - 【請求項４】 前記除数倍数生成手段に代えて、商ディ
ジットの絶対値と除数との積を求める除数倍数生成手段
を備えるとともに、 前記次部分剰余生成手段に代えて、除算の最初において
は、正規化された被除数より前記除数を減算し且つ該差
を最初の２の補数表現の部分剰余とし、除算の最初以外
においては、８倍された２の補数表現の部分剰余に対
し、前記除数倍数生成手段で求めた商ディジットの絶対
値と除数との積を、商ディジットが正のとき減算し、負
のとき加算し、且つ該演算結果を次の２の補数表現の部
分剰余とする次部分剰余生成手段を備えたことを特徴と
する請求項１の除算装置。 - 【請求項５】 前記除数倍数生成手段に代えて、除算の
最初において除数の２から７倍までの倍数を求める除数
倍数生成手段と、 商ディジット決定手段が選択した０から７までの商ディ
ジットの絶対値に従って、値０、除数、および前記除数
倍数生成手段の求めた除数倍数のうちのいずれかを選択
して出力する選択手段とを備えるとともに、 前記次部分剰余生成手段に代えて、除算の最初において
は、正規化された被除数より前記除数を減算し且つ該差
を最初の２の補数表現の部分剰余とし、除算の最初以外
においては、８倍された２の補数表現の部分剰余に対
し、前記選択手段の出力を前記商ディジットが正のとき
減算し、負のとき加算し、且つ該演算結果を次の２の補
数表現の部分剰余とする次部分剰余生成手段を備えたこ
とを特徴とする請求項１の除算装置。 - 【請求項６】 除数をＤと表し、部分剰余をＲと表すと
すると、 前記除数倍数生成手段に代えて、 除数の２倍数２Ｄを発生する除数２倍手段と、 除数の４倍数４Ｄを発生する除数４倍手段と、 除数の８倍数８Ｄを発生する除数８倍手段とを備えると
ともに、 前記次部分剰余生成手段に代えて、次部分剰余生成用３
入力加減算手段を有し、除算の最初においては、正規化
された被除数より前記除数を減算し且つ該差を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、商ディジットが、−７、−６、−５、−４、−３、
−２、−１、０、１、２、３、４、５、６、および７の
ときに、それぞれ、（Ｒ−Ｄ＋８Ｄ）、（Ｒ＋２Ｄ＋４
Ｄ）、（Ｒ＋Ｄ＋４Ｄ）、（Ｒ＋４Ｄ）、（Ｒ−Ｄ＋４
Ｄ）、（Ｒ＋２Ｄ）、（Ｒ＋Ｄ）、Ｒ、（Ｒ−Ｄ）、
（Ｒ−２Ｄ）、（Ｒ＋Ｄ−４Ｄ）、（Ｒ−４Ｄ）、（Ｒ
−Ｄ−４Ｄ）、（Ｒ−２Ｄ−４Ｄ）、または（Ｒ＋Ｄ−
８Ｄ）を出力し、該出力を次の２の補数表現の部分剰余
とする次部分剰余生成手段を備えたことを特徴とする請
求項１の除算装置。 - 【請求項７】 前記次部分剰余生成手段に代えて、除算
の最初においては、被除数は絶対値が除数より小さい範
囲に収められた数である場合に、該被除数を最初の２の
補数表現の部分剰余とし、除算の最初以外においては、
８倍された２の補数表現の部分剰余から前記除数倍数生
成手段で求めた商ディジットと除数との積を減算し且つ
該差を次の２の補数表現の部分剰余とする次部分剰余生
成手段を備えたことを特徴とする請求項１の除算装置。 - 【請求項８】 請求項７の除算装置であって、前記正規
化された除数は、１／２以上１未満の範囲に収められた
除数であることを特徴とする除算装置。 - 【請求項９】 請求項７の除算装置であって、前記正規
化された除数は、１以上２未満の範囲に収められた除数
であることを特徴とする除算装置。 - 【請求項１０】 前記次部分剰余生成手段に代えて、除
算の最初においては、被除数は絶対値が除数より小さい
範囲に収められた数である場合に、該被除数を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、８倍された２の補数表現の部分剰余に対し、前記除
数倍数生成手段で求めた商ディジットの絶対値と除数と
の積を、商ディジットが正のとき減算し、負のとき加算
し、且つ該演算結果を次の２の補数表現の部分剰余とす
る次部分剰余生成手段を備えたことを特徴とする請求項
４の除算装置。 - 【請求項１１】 前記次部分剰余生成手段に代えて、除
算の最初においては、被除数は絶対値が除数より小さい
範囲に収められた数である場合に、該被除数を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、８倍された２の補数表現の部分剰余に対し、前記選
択手段の出力を前記商ディジットが正のとき減算し、負
のとき加算し、且つ該演算結果を次の２の補数表現の部
分剰余とする次部分剰余生成手段を備えたことを特徴と
する請求項５の除算装置。 - 【請求項１２】 前記次部分剰余生成手段に代えて、次
部分剰余生成用３入力加減算手段を有し、除算の最初に
おいては、被除数は絶対値が除数より小さい範囲に収め
られた数である場合に、該被除数を最初の２の補数表現
の部分剰余とし、除算の最初以外においては、商ディジ
ットが、−７、−６、−５、−４、−３、−２、−１、
０、１、２、３、４、５、６、および７のときに、それ
ぞれ、（Ｒ−Ｄ＋８Ｄ）、（Ｒ＋２Ｄ＋４Ｄ）、（Ｒ＋
Ｄ＋４Ｄ）、（Ｒ＋４Ｄ）、（Ｒ−Ｄ＋４Ｄ）、（Ｒ＋
２Ｄ）、（Ｒ＋Ｄ）、Ｒ、（Ｒ−Ｄ）、（Ｒ−２Ｄ）、
（Ｒ＋Ｄ−４Ｄ）、（Ｒ−４Ｄ）、（Ｒ−Ｄ−４Ｄ）、
（Ｒ−２Ｄ−４Ｄ）、または（Ｒ＋Ｄ−８Ｄ）を出力
し、該出力を次の２の補数表現の部分剰余とする次部分
剰余生成手段を備えたことを特徴とする請求項６の除算
装置。 - 【請求項１３】 前記部分剰余区間識別手段に代えて、
部分剰余の取り得る区間を予め定められた定数を境界と
して分割し該部分剰余がどの分割された区間に含まれる
かを冗長２進数表現の部分剰余の１の位以下６桁により
判定する部分剰余区間識別手段を備えるとともに、 前記次部分剰余生成手段は、冗長２進数表現の部分剰余
を生成するように構成されていることを特徴とする請求
項１ないし請求項１２の何れかに記載の除算装置。 - 【請求項１４】 商ディジットが正ならば、３ビットで
表される商ディジットの絶対値を、さもなければ０を対
応する位取りの桁に格納する正の商ディジット格納手段
と、 商ディジットが負ならば、３ビットで表される商ディジ
ットの絶対値を、さもなければ０を対応する位取りの桁
に格納する負の商ディジット格納手段と、 前記正の商ディジット格納手段の内容から前記負の商デ
ィジット格納手段の内容を減算し該差を商とする商変換
手段とを備え、 部分剰余の区間識別から次の部分剰余生成までの一連の
処理を（ｎ／３）回（ｎは求めるべき商のビット長とす
る。小数点以下は切り上げる。）繰り返し最後に前記商
変換手段により２の補数表現の商を得、かつ最終的な部
分剰余として剰余を得るように構成されていることを特
徴とする請求項１ないし請求項１３の何れかに記載の除
算装置。 - 【請求項１５】 除算の最初において値０を保持し、商
ディジットが求められるごとに保持した内容を上位方向
へ３ビットシフトすると共にこれに商ディジットを累算
していく商累算シフトレジスタ手段が設けられているこ
とを特徴とする請求項１ないし請求項１３の何れかに記
載の除算装置。 - 【請求項１６】 ４を基数として除算を行う除算装置で
あって、 ２の補数表現の部分剰余の取り得る区間を予め定められ
た定数を境界として分割し該部分剰余がどの分割された
区間に含まれるかを該部分剰余の小数点以下３ビットと
該部分剰余の符号により判定する部分剰余区間識別手段
と、 除算の最初においては、商ディジットとして１を生成
し、除算の最初以外においては、前記部分剰余区間識別
手段で判定した部分剰余が含まれる区間と正規化された
除数の小数第２位１ビットの組み合わせに従い集合｛−
３、−２、−１、０、１、２、３｝から唯一の商ディジ
ットを選択する商ディジット決定手段と、前記商ディジ
ットと前記除数との積を求める除数倍数生成手段と、 除算の最初においては、正規化された被除数より前記除
数を減算し且つ該差を最初の２の補数表現の部分剰余と
し、除算の最初以外においては、４倍された２の補数表
現の部分剰余から前記除数倍数生成手段で求めた商ディ
ジットと除数との積を減算し且つ該差を次の２の補数表
現の部分剰余とする次部分剰余生成手段とを備え、前記商ディジット決定手段は、前記部分剰余区間と除数
区間との組み合わせと、商ディジットとを対応させたテ
ーブルに従って前記唯一の商ディジットを選択し、 前記テーブルは、４ビットにより識別される各部分剰区
間ごとに、商ディジットが存在する除数区間が組み合わ
せられ、１つの部分剰余区間に対して、商ディジットが
存在する除数区間が複数存在する場合には、該除数の小
数第２位の１ビットにより１つの除数区間が特定されて
いることを特徴とする除算装置。 - 【請求項１７】 請求項１６の除算装置であって、前記
正規化された除数および被除数は、１／２以上１未満の
範囲に納められた除数および被除数であることを特徴と
する除算装置。 - 【請求項１８】 請求項１６の除算装置であって、前記
正規化された除数および被除数は、１以上２未満の範囲
に納められた除数および被除数であることを特徴とする
除算装置。 - 【請求項１９】 前記除数倍数生成手段に代えて、商デ
ィジットの絶対値と除数との積を求める除数倍数生成手
段を備えるとともに、 前記次部分剰余生成手段に代えて、除算の最初において
は、正規化された被除数より前記除数を減算し且つ該差
を最初の２の補数表現の部分剰余とし、除算の最初以外
においては、４倍された２の補数表現の部分剰余に対
し、前記除数倍数生成手段で求めた商ディジットの絶対
値と除数との積を、商ディジットが正のとき減算し、負
のとき加算し、且つ該演算結果を次の２の補数表現の部
分剰余とする次部分剰余生成手段を備えたことを特徴と
する請求項１６の除算装置。 - 【請求項２０】 前記除数倍数生成手段に代えて、除算
の最初において除数の２から３倍までの倍数を求める除
数倍数生成手段と、 商ディジット決定手段が選択した０から３までの商ディ
ジットの絶対値に従って、値０、除数、および前記除数
倍数生成手段の求めた除数倍数のうちのいずれかを選択
して出力する選択手段とを備えるとともに、 前記次部分剰余生成手段に代えて、除算の最初において
は、正規化された被除数より前記除数を減算し且つ該差
を最初の２の補数表現の部分剰余とし、除算の最初以外
においては、４倍された２の補数表現の部分剰余に対
し、前記選択手段の出力を前記商ディジットが正のとき
減算し、負のとき加算し、且つ該演算結果を次の２の補
数表現の部分剰余とする次部分剰余生成手段を備えたこ
とを特徴とする請求項１６の除算装置。 - 【請求項２１】 除数をＤと表し、部分剰余をＲと表す
とすると、 前記除数倍数生成手段に代えて、除数の２倍数２Ｄを発
生する除数２倍手段を備えるとともに、 前記次部分剰余生成手段に代えて、次部分剰余生成用３
入力加減算手段を有し、除算の最初においては、正規化
された被除数より前記除数を減算し且つ該差を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、商ディジットが、−３、−２、−１、０、１、２、
および３のときに、それぞれ、（Ｒ＋Ｄ＋２Ｄ）、（Ｒ
＋２Ｄ）、（Ｒ＋Ｄ）、Ｒ、（Ｒ−Ｄ）、（Ｒ−２
Ｄ）、または（Ｒ−Ｄ−２Ｄ）を出力し、該出力を次の
２の補数表現の部分剰余とする次部分剰余生成手段を備
えたことを特徴とする請求項１６の除算装置。 - 【請求項２２】 前記次部分剰余生成手段に代えて、除
算の最初においては、被除数は絶対値が除数より小さい
範囲に納められた数である場合に、該被除数を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、４倍された２の補数表現の部分剰余から前記除数倍
数生成手段で求めた商ディジットと除数との積を減算し
且つ該差を次の２の補数表現の部分剰余とする次部分剰
余生成手段を備えたことを特徴とする請求項１６の除算
装置。 - 【請求項２３】 請求項２２の除算装置であって、前記
正規化された除数は、１／２以上１未満の範囲に収めら
れた除数であることを特徴とする除算装置。 - 【請求項２４】 請求項２２の除算装置であって、前記
正規化された除数は、１以上２未満の範囲に収められた
除数であることを特徴とする除算装置。 - 【請求項２５】 前記次部分剰余生成手段に代えて、除
算の最初においては、被除数は絶対値が除数より小さい
範囲に納められた数である場合に、該被除数を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、４倍された２の補数表現の部分剰余に対し、前記除
数倍数生成手段で求めた商ディジットの絶対値と除数と
の積を、商ディジットが正のとき減算し、負のとき加算
し、且つ該演算結果を次の２の補数表現の部分剰余とす
る次部分剰余生成手段を備えたことを特徴とする請求項
１９の除算装置。 - 【請求項２６】 前記次部分剰余生成手段に代えて、除
算の最初においては、被除数は絶対値が除数より小さい
範囲に納められた数である場合に、該被除数を最初の２
の補数表現の部分剰余とし、除算の最初以外において
は、４倍された２の補数表現の部分剰余に対し、前記選
択手段の出力を前記商ディジットが正のとき減算し、負
のとき加算し、且つ該演算結果を次の２の補数表現の部
分剰余とする次部分剰余生成手段を備えたことを特徴と
する請求項２０の除算装置。 - 【請求項２７】 前記次部分剰余生成手段に代えて、次
部分剰余生成用３入力加減算手段を有し、除算の最初に
おいては、被除数は絶対値が除数より小さい範囲に納め
られた数である場合に、該被除数を最初の２の補数表現
の部分剰余とし、除算の最初以外においては、商ディジ
ットが、−３、−２、−１、０、１、２、および３のと
きに、それぞれ、（Ｒ＋Ｄ＋２Ｄ）、（Ｒ＋２Ｄ）、
（Ｒ＋Ｄ）、Ｒ、（Ｒ−Ｄ）、（Ｒ−２Ｄ）、または
（Ｒ−Ｄ−２Ｄ）を出力し、該出力を次の２の補数表現
の部分剰余とする次部分剰余生成手段を備えたことを特
徴とする請求項２１の除算装置。 - 【請求項２８】 商ディジットが正ならば、２ビットで
表される商ディジットの絶対値を、さもなければ０を対
応する位取りの桁に格納する正の商ディジット格納手段
と、 商ディジットが負ならば、２ビットで表される商ディジ
ットの絶対値を、さもなければ０を対応する位取りの桁
に格納する負の商ディジット格納手段と、 前記正の商ディジット格納手段の内容から前記負の商デ
ィジット格納手段の内容を減算し該差を商とする商変換
手段とを備え、 部分剰余の区間識別から次の部分剰余生成までの一連の
処理を（ｎ／２）回（ｎは求めるべき商のビット長とす
る。小数点以下は切り上げる。）繰り返し最後に前記商
変換手段により２の補数表現の商を得、かつ最終的な部
分剰余として剰余を得るように構成されていることを特
徴とする請求項１６ないし請求項２７の何れかに記載の
除算装置。 - 【請求項２９】 除算の最初において値０を保持し、商
ディジットが求められるごとに保持した内容を上位方向
へ２ビットシフトすると共にこれに商ディジットを累算
していく商累算シフトレジスタ手段が設けられているこ
とを特徴とする請求項１６ないし請求項２７の何れかに
記載の除算装置。
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|---|---|---|---|
| JP3071405A JP2857505B2 (ja) | 1990-04-10 | 1991-04-04 | 除算装置 |
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-95759 | 1990-04-10 | ||
| JP9575990 | 1990-04-10 | ||
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| JP2857505B2 true JP2857505B2 (ja) | 1999-02-17 |
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|---|---|---|---|
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