JPH1195982A - 演算処理回路及び演算処理方法並びに演算処理システム - Google Patents

演算処理回路及び演算処理方法並びに演算処理システム

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JPH1195982A
JPH1195982A JP10174472A JP17447298A JPH1195982A JP H1195982 A JPH1195982 A JP H1195982A JP 10174472 A JP10174472 A JP 10174472A JP 17447298 A JP17447298 A JP 17447298A JP H1195982 A JPH1195982 A JP H1195982A
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Gai Eru Jiyunia Suteiiru
ガイ エル ジュニア スティール
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Sun Microsystems Inc
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Abstract

(57)【要約】 【課題】全体のクロックサイクルにおいて商数字を推測
することにより、整数又は小数に関する除算及び平方根
の演算に用いられるSRTアルゴリズムを高速化すること
ができる除算／平方根回路を提供すること。 【解決手段】部分剰余の三重冗長表現と、論理インプリ
メンテーションに適した完全並列商数字推測概念とを用
いることにより、1商数字当たりのゲート遅延数を最小
化する。更に、被除数と除数とを予め基準化することに
より、より高速な商数字選択がなされるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル処理の分
野における演算処理回路及び演算処理方法並びに演算処
理システムに関し、更に詳しくは、浮動小数点演算であ
る除算及び平方根演算の実行に用いられるスウェニー・
ロバートソン・トシェ(Sweeney, Robertson, and Toche
r; 以下単に「SRT」と称する)アルゴリズムの処理速度
を高める技術に関するものである。
【０００２】
【従来の技術】コンピュータ処理は、論理設計やより効
果的なコンピュータ処理の改良により進歩してきた。し
かし、コンピュータ処理のアルゴリズムは、比較的単純
な処理の階層的構造に基づいており、そのすべてが同じ
処理速度で実行されるものではない。処理速度に関し、
様々なコンピュータ処理を特徴づけるものは、そのアル
ゴリズムが実行される手法にある。アルゴリズムを実行
するコンピュータの処理速度は、そのデジタル論理設計
の効率化や演算の手法に大きく依存する。
【０００３】除算は、最も複雑な算術処理であるが、こ
れは、商数字(商ディジット)の推測処理を含むからであ
る。例えば、エム・エルスゴバック(M.Ercegovac)は、
デジタルシステム及びハードウエア／ファームウエアア
ルゴリズム(Digital Systemsand Hardware/Firmware Al
gorithms, 1985)において、演算結果が商Qと剰余Zにな
る被除数Yと除数Xとで表される正の2つの整数のアルゴ
リズム、すなわち、Y = XQ + Zなる式により表されるア
ルゴリズムについて説明している。その演算処理は、次
式で表される再帰的関係を有している。
【０００４】z(0) = Y z(j+1) = rz(j) - XrnYQn-1-j for j = 0,...,n-1. 更に、この関係から次の関係が導かれる。 z(n) = rn(Y - XQ) Y = XQ + z(n)r-n
【０００５】被除数Yは、2nディジットを含み、除数X
は、nディジットを含み、これにより、nなる値の商QとZ
= z(n)r-nなる式により表される剰余Zを生じる。商数
字は、除算処理におけるそれぞれのステップ(j,j+1,等)
で0<Z<Xなる関係を満たすものが選ばれる。商ディジッ
ト(以下「商数字」とする)を選択する処理過程は、除算
アルゴリズムにおいて多くの部分を占める。
【０００６】周知の除算アルゴリズムとして、スウェニ
ー、ロバートソン及びトシェ（Sweeney, Robertson, an
d Tocher）によって開発されたSRTアルゴリズムが知ら
れている。SRTアルゴリズムは、整数又は小数の平方根
の他、それらの数どうしの商を演算処理するために、コ
ンピュータ上で用いられる。SRT除算アルゴリズムがハ
ードウェア又はソフトウェアで実行される限り、より高
い処理速度と低コストとが実現される。そのため、一般
的に、このアルゴリズムのハードウェアへのインプリメ
ンテーションは、好まれている。
【０００７】
【発明が解決しようとする課題】このSRTアルゴリズム
は、パイプライン処理や並列処理等のデータ処理技術に
よってより高速化され得る。パイプライン処理は、同時
に実行される処理数を高めるものであり、ある大きなタ
スクを、単一なハードウェアユニット上の連続した各段
階で同時に実行される複数の小タスクに分割して処理す
るものである。一方、並列処理は、別々のハードウェア
ユニットで大きなタスクを同時に実行することにより同
時に実行される処理の量を増大させる。従って、SRTア
ルゴリズムを高速化するためには、ハードウエア及びソ
フトウエアを高性能化することが必要になる。
【０００８】本発明は、全体のクロックサイクルにおい
て商数字を推測することにより、整数又は小数に関する
除算及び平方根の演算に用いられるSRTアルゴリズムに
基づく演算処理を高速化することができる演算処理回路
及び演算処理方法並びに演算処理システムを提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る演算処理回路は、バイナリ形式で表さ
れる除数と被除数との商を求める演算処理を行う演算処
理回路であって、複数のシリアル接続された部分剰余段
を有する部分剰余データパスと、複数のシリアル接続さ
れた商数字段を含む複数の完全並列商数字選択パスとを
備えている。
【００１０】前記部分剰余データパスは、第１部分剰余
段と、連続部分剰余段とを含む。前記第１部分剰余段
は、第１部分剰余、第１除数及び第１部分商を含む所定
の数値群を取り込んで、第２部分剰余、第２除数及び第
２部分商を出力として生成して、該出力を前記第１部分
剰余段の次段に当たる前記部分剰余段の一つへの入力と
するものである。
【００１１】前記連続部分剰余段は、前段の部分剰余、
前段の除数及び前段の部分商を前記部分剰余段の前段に
当たる前記部分剰余段の一つから入力として取り込ん
で、連続部分剰余、連続除数及び連続部分商を出力とし
て生成して、該出力を前記各部分剰余段の次段に当たる
部分剰余段への入力とするものである。
【００１２】また、前記完全並列商数字選択パスは、第
１商数字選択パスと、連続スタガ商数字選択パスとを含
む。前記第１商数字選択パスは、第１部分剰余、第１部
分剰余に第１除数を加えた数及び第１部分剰余から第１
除数を引いた数を含む所定の数値群を入力として取り込
む第１商数字段と、当該第１商数字選択パスの当該各商
数字段の前段に当たる商数字段から選択された商数字を
入力として取り込んで、当該各商数字段の次段に当たる
商数字段へ連続商数字を出力として生成する連続商数字
段と、部分剰余データパスの対応する部分剰余段におい
て新たな部分剰余候補数値を選択するための商数字を出
力として生成する最終商数字段とを有するものである。
【００１３】前記連続スタガ商数字選択パスは、部分剰
余データパスの一連の部分剰余段において対応する部分
剰余段から出力された部分剰余を入力として取り込む第
１商数字段と、各選択パスの前記各商数字段の前段に当
たる商数字段から選択された商数字を入力として取り込
んで、各選択パスの前記各商数字段の次段に当たる商数
字段へ新たな商数字を出力として生成する連続商数字段
と、部分剰余データパスの対応する部分剰余段において
新たな部分剰余を選択するための商数字を出力として生
成する最終商数字段とを有するものである。
【００１４】上記構成を備えた本発明に係る演算処理回
路によれば、パイプライン処理による並列処理用の固有
データ構造により、クロックサイクルにおける全商数字
の推測演算の並列処理化が可能になり、生成された１商
数字当たりのゲート遅延数が最小化されることになる。
【００１５】また、本発明に係る他の演算処理回路は、
バイナリ形式で表される除数と被除数との商を求める演
算処理を行う演算処理回路であって、複数のシリアル接
続された部分剰余段を有する部分剰余データパスと、複
数の商数字選択パスとを備えている。
【００１６】前記部分剰余データパスは、第１部分剰余
段と、連続部分剰余段とを含む。前記第１部分剰余段
は、第１除数、第１部分剰余、第１部分剰余に第１除数
を加えた数、第１部分除数から第１除数を引いた数及び
第１部分商を含む所定の数値群を取り込んで、複数の第
２部分剰余候補数値、第２除数及び第２部分商を出力と
して生成して、該出力を前記第１部分剰余段の次段に当
たる前記部分剰余段の一つへの入力とするものである。
【００１７】前記連続部分剰余段は、前段の除数、前段
の部分剰余、前段の部分剰余に前段の除数を加えた数及
び前段の部分除数から前段の除数を引いた数を入力とし
て取り込んで、連続部分剰余候補数値、連続除数及び連
続部分商を出力として生成して、該出力を前記各部分剰
余段の次段に当たる部分剰余段への入力とするものであ
る。この場合に、前段の部分剰余、前段の部分剰余に前
段の除数を加えた数及び前段の部分除数から前段の除数
を引いた数は、前記各部分剰余段の前段に当たる前記部
分剰余段から出力された複数の部分剰余候補数値から選
択されている。
【００１８】前記商数字選択パスは、部分剰余データパ
スの対応する部分剰余段において新たな部分剰余候補数
値を選択するための商数字を出力として生成するもので
ある。
【００１９】上記構成を備えた本発明に係る演算処理回
路によれば、部分剰余データパスの三重冗長データ構造
により、商数字の推測がより簡単に行えることになる。
【００２０】また、本発明に係る演算処理方法は、除数
と被除数との商を求める演算処理を行う演算処理回路を
用いた演算処理方法であって、除数、部分剰余、部分剰
余に除数を加えた数、部分除数から除数を引いた数及び
部分商を含む所定の数値群を取り込んで、複数の商数字
並列推測演算を実行して、新たな商数字群に展開するも
のである。
【００２１】係る演算処理方法における商数字並列推測
演算を実行する工程は、更に、前記所定の数値群に基づ
いて第１商数字を演算する工程と、前記所定の数値群に
基づいて各連続商数字を求めるために推測演算を実行し
て、複数の商数字候補数値を生成する工程と、既に選択
された商数字に基づいて前記各連続商数字として前記複
数の商数字候補数値のうちの一つを選択する工程とを含
む。
【００２２】更に、本発明に係る演算処理回路を用いた
他の演算処理方法は、除数と被除数との商を求める演算
処理方法であって、除数、部分剰余、部分剰余に除数を
加えた数、部分除数から除数を引いた数及び部分商を含
む所定の数値群を取り込んで、複数の商数字並列推測演
算を実行して、新たな部分剰余数値群に展開するもので
ある。
【００２３】係る演算処理方法における新たな部分剰余
数値群に展開する工程は、前記所定の数値群に基づいて
第１の複数の部分剰余候補数値を定める工程と、対応す
る商数字に基づいて前記第１の複数の部分剰余候補数値
を選択して新たな部分剰余数値群を生成する工程と、既
に選択された新たな部分剰余数値群に基づいて連続複数
の部分剰余候補数値を定める工程と、対応する商数字に
基づいて前記連続複数の部分剰余候補数値を選択して新
たな部分剰余数値群を選択する工程とを含む。
【００２４】また、本発明に係る演算処理システムは、
プロセッサと、プロセッサに接続されたメモリと、該プ
ロセッサ及び該メモリに接続され、バイナリ形式で表さ
れる除数と被除数との商を求める演算処理を行う演算処
理回路とを備え、複数のシリアル接続された部分剰余段
を有する部分剰余データパスと、複数のシリアル接続さ
れた商数字段を含む複数の完全並列商数字選択パスとを
備えたものである。
【００２５】
【発明の実施の形態】以下、本発明の一実施の実施の形
態を図面を参照して説明する。
【００２６】（１）SRTアルゴリズムの改良したコンピ
ュータインプリメンテーション 以下に、SRTアルゴリズムのコンピュータインプリメン
テーションに関する概念について説明する。図１は、サ
ンマイクロシステムズのウルトラスパークシステムに使
用される改良したSRT除算／平方根処理回路を示したも
のである。スパークアーキテクチャに関する背景技術
は、スパークアーキテクチャマニュアル（デイビッド
エル ウィーバー及びトム ゲーモンド−１９９４年プレ
ンティスホール）に基づいたものである。ここで、「Su
n」、「Sun Microsystems」及び「Sun Logo」は、アメ
リカ合衆国及びその他の国のサンマイクロシステムズイ
ンコーポレーテッドの商標又は登録商標である。また、
登録商標「UltraSPARCTM」及び他の登録商標「SPAR
CTM」は、ライセンス契約の下で使用されるアメリカ合
衆国及びその他の国のスパークインターナショナルイン
コーポレーテッドの商標である。登録商標「SPARCTM」
を付した製品は、サンマイクロシステムズインコーポレ
ーテッドにより開発されたコンピュータアーキテクチャ
に基づいたものである。
【００２７】図１に示した除算／平方根処理回路は、並
列処理による商数字選択概念を用いるものであり、それ
によれば、商数字qi+1の選択は、商数字qiが実際に決定
される前に初期化される。商数字qiに関する情報は、商
数字qi+1を計算するためにできるだけ近いクロックサイ
クルで使用される。また、回路は、以降の処理で用いら
れる部分剰余PRをPRi+1=2PRi - qi+1Dなる式により計算
する。ここで、qは、商数字(-1, 0, 1)であり、前の部
分剰余の値により単独に決定され、除数Dから独立した
値である。商の選択は、次の幾つかの商数字の値を仮定
するプロセスを経てなされる。これらの仮定は、同一の
ハードウエアを使用した並列処理により検証され得る。
例えば、図１に示した回路は、同一の商数字推測論理回
路を複数用いて、そのクロックサイクルにおける段の商
数字推測演算を実行し、複数のマルチプレクサが直ちに
その推測演算値から商数字を選択する。この商選択概念
については、米国特許出願第08/498,424に記載され、こ
の他にも関連技術を記載したものとして、米国特許出願
第08/498,397号、米国特許出願第08/498,424号及び米国
特許出願第08/648,410号が挙げられる。
【００２８】図１によれば、部分剰余PR、除数D及びそ
の補数D＼、冗長部分商Q, Q-1及びマスク値が図示しな
いフリップフロップから入力される。乗算器105は、部
分剰余数字を1ディジット分だけシフトさせて、その部
分剰余に2を乗算する。2PRで表される数字は、商選択回
路110に入る。商選択回路110は、部分剰余のうち高位5
桁の数字を検証して、次の商数字が-1, 0又は1であるか
どうかを決定する。これにより、商数字選択パスが始ま
る。
【００２９】この検証の間、3つの推測計算が第2商数字
について行われている。すなわち、2つの8ディジットキ
ャリーセーブ加算器111a, 111b及び3つの乗算器112a-c
が2PR+D及び2PR-Dの高位桁ディジットを計算する。商選
択回路113a-cは、各々、2(PR+D), 2(2PR)及び2(2PR-D)
で表される数値を取り込む。更に、7つの推測演算値が
直ちに初期化され、第3商数字が求められる。すなわ
ち、4つの6ディジットキャリーセーブ加算器115a-d及び
7つの乗算器116a-g (乗算器105と同一構成)が、4PR+3D,
4PR+2D, 4PR+D, 4PR, 4PR-D, 4PR-2D及び4PR+3Dで表さ
れる数値を生成する。乗算器116a-gは、各数値を各々、
商選択回路117a-f(商選択回路113a-cと同一構成)へ出力
する。
【００３０】初期値2PRで表される数値は、また、3入力
1出力のマルチプレクサ120へ直接送られる。これによ
り、部分剰余データパスが始まる。マルチプレクサ120
は、また、2PR+D及び2PR-Dで表される数値を各々保持す
る2つの59ディジットキャリーセーブ加算器122a, 122b
の出力を取り込む。商選択回路110により選択された第1
商数字に基づいて、マルチプレクサ120への3つの入力(2
つの59ディジット数値入力及び乗算器105の出力)のうち
どれかが新たな部分剰余として決定される。2PR+D, 2PR
又は2PR-Dで表される数値のうちいずれかが新たな部分
剰余として選択される。これらの各数値は、その第1商
数字の数値である-1, 0又は1に、各々、対応している。
【００３１】一方、商数字選択パスにおいて、第1及び
第2商数字は、カスケード接続されたマルチプレクサ130
へ入力され、これにより、第3商数字として商選択回路1
17a-fにより生成された7つの推測商数字選択演算値のう
ち適当なものが選択される。その第3商数字に基づい
て、マルチプレクサ132からの3つの59ディジット加算値
のうちどれかが新たな第3部分剰余として決定される。
その数値は、除算処理の次の処理用にフリップフロップ
に記憶される。そのプロセスは、全ディジット(53又は6
0ディジット)が計算されるまで続けられる。
【００３２】図１に示した回路は、3つの商数字を1クロ
ックサイクルで計算する。1クロックサイクル当たりク
リティカルパスの長さは、商数字選択パスにより決定さ
れ、そのゲート遅延数は、1 x QSLC5 + 2 x CSA + 3 x
MUX = 1 x 5 + 2 x 1.5 + 3x 1 = 11で示されるよう
に、11である(「QSLC5」は、商選択回路、「CSA」は、
キャリーセーブ加算器、「MUX」は、マルチプレクサを
示す。以下同じ。)。
【００３３】従って、ウルトラスパーク除算／平方根処
理回路は、商数字推測用に2段先まで監視して11のゲー
ト遅延の間に3つの商数字を生成する。回路は、より多
くの商数字を推測するために拡張することができる。図
１に示した論理構造は、より簡単には、図２のように表
される。ここで、例えば、QSLC5 x 3は、3つの同じ商選
択回路(以下単に、「QSLC5」とする)回路を示す。この
簡略化表記は、以下の図にも用いている。
【００３４】図３は、第2のウルトラスパーク除算／平
方根処理回路の一部を示したものであり、第4商数字を
生成する。第2及び第3商数字とは異なり、第4商数字の
選択は、第1商数字の選択と並列して行われない。第4商
数字の選択は、データパスの初期でなされる。図４によ
れば、商数字qi+3の選択は、商数字qiに基づいて部分剰
余PRが決定されると同時に始まる。従って、第4商数字
の選択は、第1の新たな部分剰余が計算されると同時に
初期化される。しかし、図４のように並列処理を改良し
ても、全体の遅延は、商選択論理回路がクリティカルパ
ス上にあるため免れない。従って、1クロックサイクル
当たりで複数の商数字の演算が可能であり、しかも、遅
延のない除算／平方根演算回路が必要になる。
【００３５】以下に、本発明の種々の実施の形態を添付
した図面を参照して詳細に説明する。以下の説明におい
ては、全図を通して同一のものには、できる限り同一の
符号を用いている。
【００３６】（２）商数字選択の並列処理 図５に示した回路500は、予め十分な時間的余裕をもっ
て、以降の商数字を推測することによりクリティカルパ
スを外れたところに商数字選択パス510を配置してい
る。部分剰余PRiが入力されると、回路は、31個の商選
択回路515による部分剰余PRi+5を選択するための商数字
の推測処理を初期化する。この設計によれば、商数字選
択パス510のデータは、第1の部分剰余データパス520(5
レイヤ:530a-d及び540)のデータとほぼ同程度の多くの
マルチプレクサレイヤ(5レイヤ:520a-d及び540)にでく
わす。その結果、商数字選択は、4回の加算を実行する
のみで達成され、CSA遅延は、3程度で済む。
【００３７】商選択論理回路の処理量は、商数字選択パ
スのマルチプレクサをそのパスのできるだけ最初の方へ
もってくることにより大幅に減ずることができる。図６
に示したように、マルチプレクサ602, 604を商数字選択
パスの最初の方へもってくることにより、31個の商選択
回路の代わりに7個の商選択回路(商選択回路515と同一
構成)が必要になるだけで済む。図５及び６に各々図示
される回路500, 600の回路全体では、1 x QSLC5 + 3 x
CSA + 5 x MUX = 1 x 5 + 3 x 1.5 + 5 x 1 =13.5の式
で表されるように、5つの商数字に対して13.5のゲート
遅延、すなわち、1商数字当たり2.7のゲート遅延とな
り、部分剰余データパスの1商数字当たりのゲート遅延
2.5とほぼ同程度である。一般的には、ウルトラスパー
ク(UltraSPARCTM)用の回路は、3つの商数字当たりゲー
ト遅延数が11、すなわち、1つの商数字当たりゲート遅
延が3.66となる。ゲート遅延としての13.5という値は、
論理演算用としては理想的な値であり、リスク(RISC)方
式での1クロックサイクルに対応したものになる。
【００３８】商数字qa, qb, qc, qd及びqeの演算は、実
質的には2つの処理工程を経て行われる。図７によれ
ば、回路700は、商数字選択パス710を、ほぼ同一の遅延
を示す5個のブロックに分割する。本発明によれば、5個
の同一構成である商選択論理回路は、図８に示したよう
にスタガパイプライン形態で配置され、これにより完全
商数字選択システムを構成する。回路800の全体遅延
は、13.5のゲート遅延よりは幾らか多いが15以下のゲー
ト遅延に収まる。その遅延は、各論理ブロックA, B, C,
D及びEの遅延がどの程度の整合がとれているかに依存
する。
【００３９】部分剰余データパスにおける1クロックサ
イクル当たりの段数は、簡単に調整でき、かつ、商数字
ルックアヘッド回路の段数に依存したものではない。必
要なことは、各クロックサイクルの最終で後続演算用に
中間値をラッチさせることである。例えば、図９に示し
た回路900は、同一の5段ルックアヘッド回路を備えてい
るが、その回路は、1クロックサイクル当たり、4段の処
理を行うものである。この配置によれば、ゲート遅延
は、約12である。図１０に示した回路1000は、同一の5
段ルックアヘッド回路を備えているが、その回路は、1
クロックサイクル当たり、3段の処理を行うものであ
り、ゲート遅延は、約9である。図１１に示した回路110
0は、同一の5段ルックアヘッド回路を備えているが、そ
の回路は、1クロックサイクル当たり、2段の処理を行う
ものであり、ゲート遅延は、約6である。また、図１２
に示した回路1200は、1クロックサイクル当たり、1段の
処理しか行わず、ゲート遅延は、約3である。この1商数
字当たりの遅延は、本発明の他の実施例により更に改良
することができる。
【００４０】（３）部分剰余の三重冗長表現 図１３は、除算／平方根処理回路の一部であり、部分剰
余データパスに関する部分である。図１４は、この部分
剰余データパスの変形例を示したものであり、部分剰余
として三重冗長表現を利用している。基数2による処理
工程では、数値PR+D及びPR-Dが数値PRとともに回路に入
力される。これらの数値は、処理された後、5個の数値2
PR+2D, 2PR+D, 2PR, 2PR-D及び2PR-2Dとして生成され
る。選択された商数字の値に応じて、これら5個の数値
のうち3個の数値が先へ進められる。商数字が-1である
場合、最初の3個の数値が先へ進められ、商数字が0であ
る場合、中間の3個の数値が先へ進められ、商数字が1で
ある場合、最後の3個の数値が先へ進められる。
【００４１】従来のウルトラスパーク(UltraSPARCTM)の
設計における商選択機能は、5個の部分剰余の数字位置
を検証することにより、除算処理が正確である場合に、
部分剰余が負数ではない(すなわち、0である)ことを保
証するものである。この保証がなければ、商は、大きす
ぎる値になり、部分剰余は、除数の負数に等しくなるこ
とがある。このような状況は、冗長表現した部分商Q-1
により補正可能である。しかし、部分剰余が除数の負数
に等しいかどうかを決定するには、他の処理工程が必要
になり、その処理工程は、システムに大きな遅延をもた
らす。
【００４２】本発明によれば、このような遅延は、回避
され得る。三重冗長部分剰余の表現を用いれば、部分剰
余が除数の負数に等しくないことをPR+Dにより確実にす
ることができる。PR及びPR+Dについてなされる0の検出
は、PRに関しての符号検出と同時に行われる。符号検出
の結果に基づいて、2つの0検出のうちいずれを用いて除
算が正確であったかどうかを示すかが決定される。
【００４３】三重冗長剰余表現の結果、ウルトラスパー
ク(UltraSPARCTM)の回路で5つの数字位置をとったもの
より簡単な商選択論理回路を用いることができ、これに
よれば、部分剰余の4つの数字位置のみが検証され得
る。図６に示したように、商選択回路QSLC5は、より小
型で高速な商選択回路QSLC4に置き換えることができ
る。この置き換えは、ゲート遅延を13.5から13に減らす
ことができ、これにより、約0.5の遅延が短縮できる。
更に、図５及び図６に示した回路においては、商数字選
択パスの部分剰余に、最高3個の追加分について実行す
ることが必要であるため、3段のCSA遅延が起こる。三重
冗長表現を用いることにより、数値PR+D, PR-Dで開始す
るため、図１４の回路は、CSA遅延が2段で済む。これに
より、追加分の1.5のゲート遅延に基づいた商数字選択
パスの遅延が除去され、約11.5のゲート遅延で済む。換
言すれば、商数字選択は、クリティカルパス上には存在
しない。その代わりに、回路全体の遅延は、ゲート遅延
が12.5である部分剰余演算パスにより決定されることに
なる。
【００４４】本発明は、より高い基数を用いることより
も、冗長形式の基数2によるアルゴリズムを高速化する
ことをもくろんでなされたものであるが、図１４に示し
た回路により実行されるいくつかの処理工程は、基数4
となるよう組み合わせることができる。例えば、部分剰
余データパスにおける2つの連続した基数2の処理工程
は、基数4での加算処理を実行するのと同じ結果を得る
ように組み合わせることができる。この組み合わせは、
図１５に示した論理でのインプリメンテーションが可能
であり、2つのCSA-MUXレイヤが1つのCSA-MUX-MUXレイヤ
へ組み合わされる。この手法は、1個のCSAにつき2つの
商数字が生成される4つの59ディジットCSAの代わりに、
6つの59ディジットCSAを必要とする。これによれば、商
数字選択パスは、再び、クリティカルパスになる。ま
た、図１５に示した構成では、信号qaは、多くのマルチ
プレクサを作動させる一方で、信号qbは、その約３分の
１を作動させる。図１６に示したようにマルチプレクサ
の順序を反対にしても、それ以上の遅延を招くことなく
信号のロードの平衡を保つ。
【００４５】図１７は、本発明の一実施の形態に係る三
重冗長剰余表現を用いた除算／平方根処理回路を示し、
その回路は、1クロックサイクル当たり6個の商数字を計
算することができる。仮に、図5に示した商選択設計を
拡張して、5段先を先取りする代わりに6段先を先取りす
るために拡張したとすると、必要なハードウエアは広範
囲にわたる。しかし、データパスの初期の段階で、論理
を共有し、マルチプレクサを移動すれば、必要なハード
ウエアを少なくすることができる。
【００４６】（４）商数字選択並列処理と三重冗長部分
剰余PRのインプリメンテーション 図１８は、本発明の一実施の形態に係る除算／平方根処
理回路1800を示し、この除算／平方根処理回路1800は、
6段の完全並列商選択パス1810と、三重冗長表現による6
段の部分剰余データパス1820とを備えている。図１９
は、6段ルックアヘッド回路を備えた、図１８に示した
ものと同じ回路を簡略的に示したものである。図２０
は、その変形例を示したものであり、6段ルックアヘッ
ド回路をを備え、1クロック当たり部分剰余データパス
を4段とした回路を示したものである。図２１は、他の
変形例を示したものであり、6段ルックアヘッド回路
と、1クロック当たり部分剰余データパスを2段とした回
路を示したものである。
【００４７】ここで、図１７に示した点Xにおける情報
は、商数字qe及びqfを計算するために用いられる。qfの
演算は、3段階のCSAにおる処理を必要とする。従って、
点Xからqfまでの遅延は、3 x CSA + 1 x QSLC5 + 5 x M
UX = 3 x 1.5 + 1 x 4.5 +5 x 1 = 14となる。qfにより
制御されるマルチプレクサからの遅延と全体遅延との和
は、15、すなわち、生成された1商数字当たり2.5のゲー
ト遅延となり、この値は、図５の5段ルックアヘッド回
路と比較しうるものである。
【００４８】（５）推測除算処理回路 商数字選択は、平方根処理を取りやめ、除算専用とする
ことにより、更に、高速化され得る。すなわち、部分剰
余データパスにおける各段での新たな除数値を演算する
構成に代えて、部分剰余データパスでの各段が除数値と
して一定の定数値を生成する構成とすればよい。
【００４９】商選択論理は、検証が必要な部分剰余の数
字の数を少なくすることにより、より簡単にすることが
できる。その一つの方法として、被除数と除数とを基準
化することが挙げられる。最初の除数Dについて関数と
して選ばれる同じ数値mを被除数と除数とに乗算するこ
とにより、同一の商が計算される。剰余は、同一ではな
いがその符号と"0であること"とは同一であり、商の正
確な丸めに適している。
【００５０】例えば、被除数と除数とは、数値4分の3を
用いて基準化され、除数が2分の1と4分の3との間で用い
られることが確認される。図２２は、4分の3を用いて条
件付き基準化を実行するプリスケーリング回路を示し、
除数が2分の1と4分の3との間になるようにする回路であ
る。この回路では、除数としての基準化パスは、全加算
器220を必要とするが、これは、部分剰余データパスに
おいて除数が単一の59ビットの数になるようにするため
である。しかし、被除数としての基準化パスは、全加算
器を必要とせず、これは、部分剰余データパスがキャリ
ーセーブ形式、例えば、2個の59ビットの数値であるも
のとして、部分剰余を処理するからである。
【００５１】本発明に従って除数を基準化すれば、除算
回路は、以降の部分剰余の3ディジットを生成して、商
数字を生成すればよい。特に、基数2の除算において
は、除数Dが2分の1以上で4分の3未満とすれば、mを1と
し、除数Dが4分の3以上で1未満とすれば、mを4分の3と
する。そうすれば、新たな除数Dが2分の1以上で4分の3
未満という条件を満たし、各処理工程において、2倍さ
れた部分剰余2PRは、常に、-2分の3以上2分の3未満とい
う条件を満たすことになる。更に、キャリーセーブ表現
を圧縮することにより得られる適当な部分剰余は、常
に、集合{-2, -2分の3, -1, -2分の1, 0, 2分の1, 1}の
要素となる。その結果、部分剰余の4個の数字位置の検
証よりも、3個の数字位置の検証が必要になるが、これ
は、取り得る部分剰余の値を表現するために、3個のデ
ィジットよりもむしろ、2個のディジットのみがバイナ
リポイントの左側に必要になるからである。この基準化
概念の一つの利点は、4分の3の倍数を特に形成しやすい
ことである。つまり、最初の除数の2個のバイナリ倍数
の加算を必要とするだけである。
【００５２】このスケーリング概念は、表１に示した通
りである。
【００５３】
【表１】
【００５４】図２３に示したチャートは、部分剰余(縦
軸)の最初の4個のディジットの関数としての商の選択
と、除数値(横軸)とを図表的に示したものである。例え
ば、部分剰余の最初の4個の数字が1111で、除数値が8分
の5であるとすると、商数字は、-1又は0として選択され
る。2分の1から4分の3の間にある除数を基準化すること
は、処理範囲を2分の1に縮める。すなわち、チャートの
左側のみ(横軸座標で2分の1から4分の3まで)が関連する
数になる。更に、より高速な商数字選択は、基準化した
除数の上限が厳密に1より小さい範囲にある場合、例え
ば、基準化した除数mDが2分の1以上で4096分の4095未満
である場合になされるものである。
【００５５】更に、mの倍数に依存するより精巧な基準
化概念は、2個の加数から形成できる。その概念を表２
及び表３に示す。
【００５６】
【表２】
【００５７】
【表３】
【００５８】このような被除数及び除数の基準化は、商
数字選択論理回路を簡単にする。
【００５９】この改良された概念によれば、ゲート遅延
が約13、すなわち、1数字当たりのゲート遅延が2.2、の
範囲内にある6個の数字を生成することが可能になる。
【００６０】以上、本発明に係る演算処理回路及びそれ
を用いた演算処理方法について、各種の実施の形態を示
したが、本発明は、このような実施の形態に限定される
ものではなく、種々の変形例が可能である。例えば、上
記した各種の演算処理回路及びそれを用いた演算処理方
法は、汎用ディジタル計算機システムの一部として動作
する集積回路チップや、演算処理装置とメモリとを備え
た汎用デジタル計算機システムにインプリメンテーショ
ンしてもよい。
【００６１】
【発明の効果】本発明に係る除算／平方根回路によれ
ば、全体のクロックサイクルにおいて商数字を推測する
ことにより、整数又は小数に関する除算及び平方根の演
算に用いられるSRTアルゴリズムを高速化することがで
きる。商数字当たりのゲート遅延数の極小化は、部分剰
余の冗長表現と、論理のインプリメンテーションに適し
た完全並列商数字推測概念とを用いることにより達成さ
れる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るウルトラスパーク
（UltraSPARCTM）の除算／平方根処理回路の論理構成を
示した概略図である。
【図２】本発明の一実施の形態に係るウルトラスパーク
（UltraSPARCTM）の除算／平方根処理回路の論理構成を
簡略的に示した概略図である。
【図３】本発明の一実施の形態に係るウルトラスパーク
（UltraSPARCTM）の2つのカスケード接続された除算／
平方根処理回路の論理構成を示した概略図である。
【図４】本発明の一実施の形態に係る2つのカスケード
接続された除算／平方根処理回路であって、並列処理を
改良した論理構成を示した概略図である。
【図５】本発明の一実施の形態に係る除算／平方根処理
回路であって、5段ルックアヘッド回路を設けた論理構
成を示した概略図である。
【図６】本発明の一実施の形態に係る除算／平方根処理
回路であって、5段ルックアヘッド回路を設けるととも
に、マルチプレクサの配置を改良した論理構成を示した
概略図である。
【図７】本発明の一実施の形態に係る除算／平方根処理
回路であって、5段ルックアヘッド回路を設けるととも
に、マルチプレクサの配置を改良した論理構成を簡略的
に示した概略図である。
【図８】本発明の一実施の形態に係る除算／平方根処理
回路であって、5段ルックアヘッド回路と完全パイプラ
イン処理用並列回路とを設けた論理構成を示した概略図
である。
【図９】本発明の一実施の形態に係る除算／平方根処理
回路であって、5段ルックアヘッド回路を設け、1クロッ
ク当たり4段とした論理構成を示した概略図である。
【図１０】本発明の一実施の形態に係る除算／平方根処
理回路であって、5段ルックアヘッド回路を設け、1クロ
ック当たり3段とした論理構成を示した概略図である。
【図１１】本発明の一実施の形態に係る除算／平方根処
理回路であって、5段ルックアヘッド回路を設け、1クロ
ック当たり2段とした論理構成を示した概略図である。
【図１２】本発明の一実施の形態に係る除算／平方根処
理回路であって、5段ルックアヘッド回路を設け、1クロ
ック当たり1段とした論理構成を示した概略図である。
【図１３】本発明の一実施の形態に係るウルトラスパー
ク（UltraSPARCTM）の除算／平方根処理回路の論理構成
の一部を示した概略図である。
【図１４】本発明の一実施の形態に係る基数2による除
算／平方根処理回路であって、三重冗長部分剰余を用い
た論理構成を示した概略図である。
【図１５】本発明の一実施の形態に係る基数4による除
算／平方根処理回路であって、三重冗長部分剰余を用い
た論理構成を示した概略図である。
【図１６】本発明の一実施の形態に係る基数4による除
算／平方根処理回路であって、三重冗長部分剰余を用い
るとともに、マルチプレクサの配置を反対にした論理構
成を示した概略図である。
【図１７】本発明の一実施の形態に係る除算／平方根処
理回路に三重冗長部分剰余を入力する論理構成と６段先
までの回路とを設けた論理構成を示した概略図である。
【図１８】本発明の一実施の形態に係る除算／平方根処
理回路であって、6段ルックアヘッド商選択回路を設け
た論理構成を示した概略図である。
【図１９】本発明の一実施の形態に係る除算／平方根処
理回路であって、6段ルックアヘッド回路を設け、1クロ
ック当たり6段とした論理構成を簡略的に示した概略図
である。
【図２０】本発明の一実施の形態に係る除算／平方根処
理回路であって、6段ルックアヘッド回路を設け、1クロ
ック当たり4段とした論理構成を簡略的に示した概略図
である。
【図２１】本発明の一実施の形態に係る除算／平方根処
理回路であって、6段ルックアヘッド回路を設け、1クロ
ック当たり2段とした論理構成を簡略的に示した概略図
である。
【図２２】本発明の一実施の形態に係る除算／平方根処
理回路のプリスケーリング回路を示した概略図である。
【図２３】部分剰余と除算との関数として表される商数
字選択用チャートである。
【符号の説明】
PR 部分剰余 D 除数 Q 商数字 110, 113a-c, 117a-f 商選択回路 111a-b, 122a-b, 115a-d キャリセーブ加算器 120, 125, 130, 132 マルチプレクサ 500 除算／平方根演算処理回路 510 商数字選択パス 515 商選択回路 520 部分剰余データパス 520a-d, 530a-d, 540 マルチプレクサ 600 除算／平方根演算処理回路 602, 604 マルチプレクサ 612 商選択回路 700 除算／平方根演算処理回路 1800 除算／平方根演算処理回路 1810 完全並列商選択商選択パス 1820 部分剰余データパス

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 バイナリ形式で表される除数と被除数と
    の商を求める演算処理を行う演算処理回路であって、複
    数のシリアル接続された部分剰余段を有する部分剰余デ
    ータパスと、複数のシリアル接続された商数字段を含む
    複数の完全並列商数字選択パスとを備え、 前記部分剰余データパスは、第１部分剰余段と、連続部
    分剰余段とを含み、 前記第１部分剰余段は、第１除数、第１部分剰余及び第
    １部分商を含む所定の数値群を取り込んで、第２部分剰
    余、第２除数及び第２部分商を出力として生成して、該
    出力を前記第１部分剰余段の次段に当たる前記部分剰余
    段の一つへの入力とするものであり、 前記連続部分剰余段は、前段の除数及び前段の部分剰余
    を前記部分剰余段の前段に当たる前記部分剰余段の一つ
    から入力として取り込んで、連続部分剰余、連続除数及
    び連続部分商を出力として生成して、該出力を前記各部
    分剰余段の次段に当たる部分剰余段への入力とするもの
    であり、 前記完全並列商数字選択パスは、第１商数字選択パス
    と、連続スタガ商数字選択パスとを含み、 前記第１商数字選択パスは、第１部分剰余、第１部分剰
    余に第１除数を加えた数及び第１部分剰余から第１除数
    を引いた数を含む所定の数値群を入力として取り込む第
    １商数字段と、当該第１商数字選択パスの当該各商数字
    段の前段に当たる商数字段から選択された商数字を入力
    として取り込んで、当該各商数字段の次段に当たる商数
    字段へ新たな商数字を出力として生成する連続商数字段
    と、部分剰余データパスの対応する部分剰余段において
    新たな部分剰余候補数値を選択するための商数字を出力
    として生成する最終商数字段とを有するものであり、 前記連続スタガ商数字選択パスは、部分剰余データパス
    の一連の部分剰余段において対応する部分剰余段から出
    力された部分剰余を入力として取り込む第１商数字段
    と、各選択パスの前記各商数字段の前段に当たる商数字
    段から選択された商数字を入力として取り込んで、各選
    択パスの前記各商数字段の次段に当たる商数字段へ新た
    な商数字を出力として生成する連続商数字段と、部分剰
    余データパスの対応する部分剰余段において新たな部分
    剰余を選択するための商数字を出力として生成する最終
    商数字段とを有するものであることを特徴とする演算処
    理回路。
  2. 【請求項２】 バイナリ形式で表される整数又は小数の
    平方根を計算するものであることを特徴とする請求項１
    に記載される演算処理回路。
  3. 【請求項３】 前記第１商数字選択パスの前記第１商数
    字段は、対応する部分剰余段から入力として取り込んだ
    ４ディジットの部分剰余を検証して商数字の推測演算を
    実行するものであることを特徴とする請求項１に記載さ
    れる演算処理回路。
  4. 【請求項４】 前記被除数及び除数は、少なくとも２４
    桁の精度を有していることを特徴とする請求項１に記載
    される演算処理回路。
  5. 【請求項５】 前記被除数及び除数は、複数の定数群の
    うち一つにより予め基準化されて、予め基準化した被除
    数と予め基準化した除数とが生成されることを特徴とす
    る請求項１に記載される演算処理回路。
  6. 【請求項６】 前記複数の定数群のうち一つは、前記除
    数が４分の３未満であるときには１に等しく、該除数が
    ４分の３以上であるときには４分の３であることを特徴
    とする請求項５に記載される演算処理回路。
  7. 【請求項７】 予め基準化した除数が４０９６分の４０
    ９５よりも小さいことを特徴とする請求項５に記載され
    る演算処理回路。
  8. 【請求項８】 前記予め基準化した除数が４分の３より
    も小さいことを特徴とする請求項５に記載される演算処
    理回路。
  9. 【請求項９】 部分剰余の最上位３桁のみが商ビット選
    択パスで検証され、部分剰余候補数値が選択されること
    を特徴とする請求項５に記載される演算処理回路。
  10. 【請求項１０】 バイナリ形式で表される除数と被除数
    との商を求める演算処理を行う演算処理回路であって、
    複数のシリアル接続された部分剰余段を有する部分剰余
    データパスと、複数の商数字選択パスとを備え、 前記部分剰余データパスは、第１部分剰余段と、連続部
    分剰余段とを含み、 前記第１部分剰余段は、第１除数、第１部分剰余、第１
    部分剰余に第１除数を加えた数、第１部分除数から第１
    除数を引いた数及び第１部分商を含む所定の数値群を取
    り込んで、第２除数、部分剰余候補数値及び第２部分商
    を出力として生成して、該出力を前記第１部分剰余段の
    次段に当たる前記部分剰余段の一つへの入力とするもの
    であり、 前記連続部分剰余段は、前段の除数及び前段の部分剰余
    を、前記各部分剰余段の前段に当たる前記部分剰余段か
    ら出力された前記部分剰余候補数値から選択して、入力
    として取り込んで、連続除数、連続部分剰余候補数値及
    び連続部分商を出力として生成して、該出力を前記各部
    分剰余段の次段に当たる部分剰余段への入力とするもの
    であり、 前記商数字選択パスは、部分剰余データパスの対応する
    部分剰余段において新たな部分剰余候補数値を選択する
    ための商数字を出力として生成するものであることを特
    徴とする演算処理回路。
  11. 【請求項１１】 前記部分剰余候補数値は、前段の部分
    剰余、前段の部分剰余に前段の除数を加えた数及び前段
    の部分剰余から前段の除数を引いた数を含むことを特徴
    とする請求項１０に記載される演算処理回路。
  12. 【請求項１２】 前記各部分剰余段は、 入力として取り込んだ部分剰余項候補数値と除数とから
    中間の部分剰余候補数値を形成する加算器群と、 部分加算器の出力端子に接続されるとともに対応する商
    数字の端子に接続された入力端子を備えたマルチプレク
    サ群であって、該対応する商数字に応じた部分剰余候補
    数値を選択するマルチプレクサ群と、 新たな部分剰余候補数値を基準化するとともに、基準化
    された候補数値を前記データパスの前記各部分剰余段の
    次段に当たる部分剰余段へ出力するアライメント回路
    と、 を備えたものであることを特徴とする請求項１０に記載
    される演算処理回路。
  13. 【請求項１３】 整数又は小数の平方根を計算するもの
    であることを特徴とする請求項１０に記載される演算処
    理回路。
  14. 【請求項１４】 前記被除数及び除数は、少なくとも２
    ４桁の精度を有していることを特徴とする請求項１０に
    記載される演算処理回路。
  15. 【請求項１５】 前記被除数及び除数は、複数の定数群
    のうち一つにより予め基準化されて、予め基準化した被
    除数と予め基準化した除数とが生成されることを特徴と
    する請求項１０に記載される演算処理回路。
  16. 【請求項１６】 前記複数の定数群のうち一つは、前記
    除数が４分の３未満であるときには１に等しく、該除数
    が４分の３以上であるときには４分の３であることを特
    徴とする請求項１５に記載される演算処理回路。
  17. 【請求項１７】 予め基準化した除数が４０９６分の４
    ０９５よりも小さいことを特徴とする請求項１５に記載
    される演算処理回路。
  18. 【請求項１８】 前記予め基準化した除数が４分の３よ
    りも小さいことを特徴とする請求項１５に記載される演
    算処理回路。
  19. 【請求項１９】 部分剰余の最上位３桁のみが商ビット
    選択パスで検証され、部分剰余候補数値が選択されるこ
    とを特徴とする請求項１５に記載される演算処理回路。
  20. 【請求項２０】 １クロックサイクル当たりの部分剰余
    数値群を選択する前記部分剰余段の数は、各商数字選択
    パスの商数字段の数に基づいたものではないことを特徴
    とする請求項１０に記載される演算処理回路。
  21. 【請求項２１】 各部分剰余段の前記加算器群及び対応
    するマルチプレクサ群は、基数４での加算を実行するた
    めに組み合わされることを特徴とする請求項１０に記載
    される演算処理回路。
  22. 【請求項２２】 バイナリ形式で表される除数と被除数
    との商を求める演算処理を行う演算処理回路であって、
    複数のシリアル接続された部分剰余段を有する部分剰余
    データパスと、複数のシリアル接続された商数字段を含
    む複数の完全並列商数字選択パスとを備え、 前記部分剰余データパスは、第１部分剰余段と、連続部
    分剰余段とを含み、 前記第１部分剰余段は、第１除数、第１部分剰余、第１
    部分剰余に第１除数を加えた数、第１部分剰余から第１
    除数を引いた数及び第１部分商を含む所定の数値群を取
    り込んで、第２除数、部分剰余候補数値及び第２部分商
    を出力として生成して、該出力を前記第１部分剰余段の
    次段に当たる前記部分剰余段の一つへの入力とするもの
    であり、 前記連続部分剰余段は、前段の除数及び前段の部分剰余
    を、前記各部分剰余段の前段に当たる前記部分剰余段か
    ら出力された前記部分剰余候補数値から選択して、入力
    として取り込んで、連続除数、連続部分剰余候補数値及
    び連続部分商を出力として生成して、該出力を前記各部
    分剰余段の次段に当たる部分剰余段への入力とするもの
    であり、 前記完全並列商数字選択パスは、第１商数字選択パス
    と、連続スタガ商数字選択パスとを含み、 前記第１商数字選択パスは、第１部分剰余、第１部分剰
    余に第１除数を加えた数及び第１部分剰余から第１除数
    を引いた数を含む所定の数値群を入力として取り込む第
    １商数字段と、当該第１商数字選択パスの当該各商数字
    段の前段に当たる商数字段から選択された商数字を入力
    として取り込んで、当該各商数字段の次段に当たる商数
    字段へ新たな商数字を出力として生成する連続商数字段
    と、部分剰余データパスの対応する部分剰余段において
    新たな部分剰余候補数値を選択するための商数字を出力
    として生成する最終商数字段とを有するものであり、 前記連続スタガ商数字選択パスは、部分剰余データパス
    の一連の部分剰余段において対応する部分剰余段から出
    力された部分剰余を入力として取り込む第１商数字段
    と、各選択パスの前記各商数字段の前段に当たる商数字
    段から選択された商数字を入力として取り込んで、各選
    択パスの前記各商数字段の次段に当たる商数字段へ新た
    な商数字を出力として生成する連続商数字段と、部分剰
    余データパスの対応する部分剰余段において新たな部分
    剰余候補数値を選択するための商数字を出力として生成
    する最終商数字段とを有するものであることを特徴とす
    る演算処理回路。
  23. 【請求項２３】 バイナリ形式で表される整数又は小数
    の平方根を計算するものであることを特徴とする請求項
    ２２に記載される演算処理回路。
  24. 【請求項２４】 前記部分剰余候補数値は、前段の部分
    剰余、前段の部分剰余に前段の除数を加えた数及び前段
    の部分剰余から前段の除数を引いた数を含むことを特徴
    とする請求項２２に記載される演算処理回路。
  25. 【請求項２５】 前記第１商数字選択パスの前記第１商
    数字段は、対応する部分剰余段から入力として取り込ん
    だ４ディジットの部分剰余を検証して商数字の推測演算
    を実行するものであることを特徴とする請求項２２に記
    載される演算処理回路。
  26. 【請求項２６】 前記被除数及び除数は、少なくとも２
    ４桁の精度を有していることを特徴とする請求項２２に
    記載される演算処理回路。
  27. 【請求項２７】 前記被除数及び除数は、複数の定数群
    のうち一つにより予め基準化されて、予め基準化した被
    除数と予め基準化した除数とが生成されることを特徴と
    する請求項２２に記載される演算処理回路。
  28. 【請求項２８】 前記複数の定数群のうち一つは、前記
    除数が４分の３未満であるときには１に等しく、該除数
    が４分の３以上であるときには４分の３であることを特
    徴とする請求項２７に記載される演算処理回路。
  29. 【請求項２９】 予め基準化した除数が４０９６分の４
    ０９５よりも小さいことを特徴とする請求項２７に記載
    される演算処理回路。
  30. 【請求項３０】 前記予め基準化した除数が４分の３よ
    りも小さいことを特徴とする請求項２７に記載される演
    算処理回路。
  31. 【請求項３１】 部分剰余の最上位３桁のみが商ビット
    選択パスで検証され、部分剰余候補数値が選択されるこ
    とを特徴とする請求項２７に記載される演算処理回路。
  32. 【請求項３２】 １クロックサイクル当たりの新たな部
    分剰余数値群を選択する前記部分剰余段の数は、各商数
    字選択パスの商数字段の数に基づいたものではないこと
    を特徴とする請求項２２に記載される演算処理回路。
  33. 【請求項３３】 各部分剰余段の前記加算器群及び対応
    するマルチプレクサ群は、基数４での加算を実行するた
    めに組み合わされることを特徴とする請求項２２に記載
    される演算処理回路。
  34. 【請求項３４】 除数と被除数との商を求める演算処理
    を行う演算処理回路を用いた演算処理方法であって、 除数、部分剰余、部分剰余に除数を加えた数、部分除数
    から除数を引いた数及び部分商を含む所定の数値群を取
    り込む工程と、 複数の商数字並列推測演算を実行をする工程とを含み、
    該工程は、更に、 前記所定の数値群に基づいて第１商数字を演算する工程
    と、 前記所定の数値群に基づいて各連続商数字を求めるため
    に推測演算を実行して、複数の商数字候補数値を生成す
    る工程と、 既に選択された商数字に基づいて前記各連続商数字とし
    て前記複数の商数字候補数値のうちの一つを選択する工
    程と、 部分剰余数値群を展開する工程と、を含むことを特徴と
    する演算処理方法。
  35. 【請求項３５】 バイナリ形式で表される整数又は小数
    の平方根を計算するものであることを特徴とする請求項
    ３４に記載される演算処理方法。
  36. 【請求項３６】 前記商数字の推測演算は、取り込んだ
    ４ディジットの部分剰余数値群を検証して各段の商数字
    の推測演算を実行するものであることを特徴とする請求
    項３４に記載される演算処理方法。
  37. 【請求項３７】 前記被除数及び除数は、少なくとも２
    ４桁の精度を有していることを特徴とする請求項３４に
    記載される演算処理方法。
  38. 【請求項３８】 前記被除数及び除数は、複数の定数群
    のうち一つにより予め基準化されて、予め基準化した被
    除数と予め基準化した除数とが生成されることを特徴と
    する請求項３４に記載される演算処理方法。
  39. 【請求項３９】 前記複数の定数群のうち一つは、前記
    除数が４分の３未満であるときには１に等しく、該除数
    が４分の３以上であるときには４分の３であることを特
    徴とする請求項３８に記載される演算処理方法。
  40. 【請求項４０】 予め基準化した除数が４０９６分の４
    ０９５よりも小さいことを特徴とする請求項３８に記載
    される演算処理方法。
  41. 【請求項４１】 前記予め基準化した除数が４分の３よ
    りも小さいことを特徴とする請求項３８に記載される演
    算処理方法。
  42. 【請求項４２】 部分剰余の最上位３桁のみが商ビット
    選択パスで検証され、部分剰余候補数値が選択されるこ
    とを特徴とする請求項３８に記載される演算処理方法。
  43. 【請求項４３】 除数と被除数との商を求める演算処理
    を行う演算処理回路を用いた演算処理方法であって、 除数、部分剰余、部分剰余に除数を加えた数、部分除数
    から除数を引いた数及び部分商を含む所定の数値群を取
    り込む工程と、 複数の商数字並列推測演算を実行をする工程と、 部分剰余数値群を展開する工程とを含み、該工程は、更
    に、 前記所定の数値群に基づいて第１の複数の部分剰余候補
    数値を形成する工程と、 対応する商数字に基づいて前記第１の複数の部分剰余候
    補数値を選択して部分剰余数値群を形成する工程と、 既に選択された新たな部分剰余数値群に基づいて連続複
    数の部分剰余候補数値を定める工程と、 対応する商数字に基づいて前記連続複数の部分剰余候補
    数値を選択して新たな部分剰余数値群を選択する工程
    と、 を含むことを特徴とする演算処理方法。
  44. 【請求項４４】 バイナリ形式で表される整数又は小数
    の平方根を計算するものであることを特徴とする請求項
    ４３に記載される演算処理方法。
  45. 【請求項４５】 前記被除数及び除数は、少なくとも２
    ４桁の精度を有していることを特徴とする請求項４３に
    記載される演算処理方法。
  46. 【請求項４６】 前記被除数及び除数は、除数について
    の関数として選択された複数の定数群の一つにより予め
    基準化されることを特徴とする請求項４３に記載される
    演算処理方法。
  47. 【請求項４７】 商数字推測演算を行う工程は、新たな
    部分剰余数値群を展開する工程から生成された三重冗長
    部分剰余数値群に基づいていることを特徴とする請求項
    ４３に記載される演算処理方法。
  48. 【請求項４８】 除数と被除数との商を求める演算処理
    を行う演算処理回路を用いた演算処理方法であって、 除数、部分剰余、部分剰余に除数を加えた数、部分除数
    から除数を引いた数及び部分商を含む所定の数値群を取
    り込む工程と、 複数の商数字並列推測演算を実行をする工程とを含み、
    該工程は、更に、 前記所定の数値群に基づいて第１商数字を演算する工程
    と、 前記所定の数値群に基づいて各連続商数字を求めるため
    に推測演算を実行して、複数の商数字候補数値を生成す
    る工程と、 既に選択された商数字に基づいて前記各連続商数字とし
    て前記複数の商数字候補数値のうちの一つを選択する工
    程と、 部分剰余数値群を展開する工程とを含み、該工程は、更
    に、 前記所定の数値群に基づいて第１の複数の部分剰余候補
    数値を形成する工程と、 対応する商数字に基づいて前記第１の複数の部分剰余候
    補数値を選択して新たな部分剰余数値群を生成する工程
    と、 既に選択された新たな部分剰余数値群に基づいて連続複
    数の部分剰余候補数値を形成する工程と、 対応する商数字に基づいて前記連続複数の部分剰余候補
    数値を選択して新たな部分剰余数値群を選択する工程
    と、を含むことを特徴とする演算処理方法。
  49. 【請求項４９】 バイナリ形式で表される整数又は小数
    の平方根を計算するものであることを特徴とする請求項
    ４８に記載される演算処理方法。
  50. 【請求項５０】 前記商数字の推測演算は、取り込んだ
    ４ディジットの部分剰余数値群を検証して各段の商数字
    の推測演算を実行するものであることを特徴とする請求
    項４８に記載される演算処理方法。
  51. 【請求項５１】 前記被除数及び除数は、少なくとも２
    ４桁の精度を有していることを特徴とする請求項４８に
    記載される演算処理方法。
  52. 【請求項５２】 前記被除数及び除数は、除数について
    の関数として選択された複数の定数群の一つにより予め
    基準化されることを特徴とする請求項４８に記載される
    演算処理方法。
  53. 【請求項５３】 商数字推測演算を行う工程は、新たな
    部分剰余数値群を展開する工程から生成された新たな三
    重冗長部分剰余数値群に基づいていることを特徴とする
    請求項４８に記載される演算処理方法。
  54. 【請求項５４】 バイナリ形式で表される除数と被除数
    との商を求める演算処理を行う演算処理回路であって、
    複数のシリアル接続された部分剰余段を有する部分剰余
    データパスと、複数の商数字選択パスとを備え、 前記部分剰余データパスは、第１部分剰余段と、連続部
    分剰余段とを含み、 前記第１部分剰余段は、第１除数、第１部分剰余及び第
    １部分商を含む所定の数値群を取り込んで、第２部分剰
    余、第２除数及び第２部分商を出力として生成して、該
    出力を前記第１部分剰余段の次段に当たる前記部分剰余
    段の一つへの入力とするものであり、 前記連続部分剰余段は、前段の除数及び前段の部分剰余
    を前記部分剰余段の前段に当たる前記部分剰余段の一つ
    から入力として取り込んで、連続部分剰余、連続除数及
    び連続部分商を出力として生成して、該出力を前記各部
    分剰余段の次段に当たる部分剰余段への入力とするもの
    であり、 前記商数字選択パスは、部分剰余データパスの対応する
    部分剰余段において新たな部分剰余候補数値を選択する
    ための商数字を出力として生成するものであることを特
    徴とする演算処理回路。
  55. 【請求項５５】 前記被除数及び除数は、複数の定数群
    のうち一つにより予め基準化されて、予め基準化した被
    除数と予め基準化した除数とが生成されることを特徴と
    する請求項５４に記載される演算処理回路。
  56. 【請求項５６】 前記複数の定数群のうち一つは、前記
    除数が４分の３未満であるときには１に等しく、該除数
    が４分の３以上であるときには４分の３であることを特
    徴とする請求項５５に記載される演算処理回路。
  57. 【請求項５７】 予め基準化した除数が４０９６分の４
    ０９５よりも小さいことを特徴とする請求項５５に記載
    される演算処理回路。
  58. 【請求項５８】 前記予め基準化した除数が４分の３よ
    りも小さいことを特徴とする請求項５５に記載される演
    算処理回路。
  59. 【請求項５９】 部分剰余の最上位３桁のみが商ビット
    選択パスで検証され、部分剰余候補数値が選択されるこ
    とを特徴とする請求項５５に記載される演算処理回路。
  60. 【請求項６０】 プロセッサと、プロセッサに接続され
    たメモリと、該プロセッサ及び該メモリに接続され、バ
    イナリ形式で表される除数と被除数との商を求める演算
    処理を行う演算処理回路とを備えた演算処理システムで
    あって、 複数のシリアル接続された部分剰余段を有する部分剰余
    データパスと、複数のシリアル接続された商数字段を含
    む複数の完全並列商数字選択パスとを備え、 前記部分剰余データパスは、第１部分剰余段と、連続部
    分剰余段とを含み、 前記第１部分剰余段は、第１除数、第１部分剰余、第１
    部分剰余に第１除数を加えた数、第１部分除数から第１
    除数を引いた数及び第１部分商を含む所定の数値群を取
    り込んで、第２除数、部分剰余候補数値及び第２部分商
    を出力として生成して、該出力を前記第１部分剰余段の
    次段に当たる前記部分剰余段の一つへの入力とするもの
    であり、 前記連続部分剰余段は、前段の除数及び新たな部分剰余
    を、前記各部分剰余段の前段に当たる前記部分剰余段か
    ら出力された前記部分剰余候補数値から選択して、入力
    として取り込んで、連続除数、連続部分剰余候補数値及
    び連続部分商を出力として生成して、該出力を前記各部
    分剰余段の次段に当たる部分剰余段への入力とするもの
    であり、 前記完全並列商数字選択パスは、第１商数字選択パス
    と、連続スタガ商数字選択パスとを含み、 前記第１商数字選択パスは、第１部分剰余、第１部分剰
    余に第１除数を加えた数及び第１部分剰余から第１除数
    を引いた数を含む所定の数値群を入力として取り込む第
    １商数字段と、当該第１商数字選択パスの当該各商数字
    段の前段に当たる商数字段から選択された商数字を入力
    として取り込んで、当該各商数字段の次段に当たる商数
    字段へ新たな商数字を出力として生成する連続商数字段
    と、部分剰余データパスの対応する部分剰余段において
    新たな部分剰余候補数値を選択するための商数字を出力
    として生成する最終商数字段とを有するものであり、 前記連続スタガ商数字選択パスは、部分剰余データパス
    の一連の部分剰余段において対応する部分剰余段から出
    力された部分剰余を入力として取り込む第１商数字段
    と、各選択パスの前記各商数字段の前段に当たる商数字
    段から選択された商数字を入力として取り込んで、各選
    択パスの前記各商数字段の次段に当たる商数字段へ新た
    な商数字を出力として生成する連続商数字段と、部分剰
    余データパスの対応する部分剰余段において部分剰余候
    補数値を選択するための商数字を出力として生成する最
    終商数字段と、を有するものであることを特徴とする演
    算処理システム。
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