JP2001222410A - 除算器 - Google Patents
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Abstract
(57)【要約】
【課題】 除数に対してスケーリングを行いかつ部分剰
余に冗長二進表現を用いる高基数減算シフト方式の除算
器において、商生成の高速化を図る。 【解決手段】 ｋを正整数として、１／２k以上１／２
k+1未満に正規化された除数及び被除数と、部分剰余の
全ビットの内演算の基数及び最大デジット数により定め
られるビット長を参照して商を定める高基数型除算器に
おいて、除数を所定の範囲内にスケーリングする乗算係
数を発生するスケーリングファクタ生成部と、乗算係数
を除数及び被除数のそれぞれに乗算する乗算部と、乗算
係数が乗算された除数の３倍数を生成する除数３倍数生
成部と、部分剰余の任意長の上位ビット数を参照し二補
数化された４ビットの部分剰余の上位ビットを生成し該
部分剰余の上位４ビットを参照して商を生成する繰り返
し演算部を備える。
余に冗長二進表現を用いる高基数減算シフト方式の除算
器において、商生成の高速化を図る。 【解決手段】 ｋを正整数として、１／２k以上１／２
k+1未満に正規化された除数及び被除数と、部分剰余の
全ビットの内演算の基数及び最大デジット数により定め
られるビット長を参照して商を定める高基数型除算器に
おいて、除数を所定の範囲内にスケーリングする乗算係
数を発生するスケーリングファクタ生成部と、乗算係数
を除数及び被除数のそれぞれに乗算する乗算部と、乗算
係数が乗算された除数の３倍数を生成する除数３倍数生
成部と、部分剰余の任意長の上位ビット数を参照し二補
数化された４ビットの部分剰余の上位ビットを生成し該
部分剰余の上位４ビットを参照して商を生成する繰り返
し演算部を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、除算器に関するも
のであり、特に高基数型のデジタル型の除算器に関する
ものである。
のであり、特に高基数型のデジタル型の除算器に関する
ものである。
【０００２】
【従来の技術】従来この種の除算器は、例えば、「１９
９８年電子情報通信学会総合大会講演論文集エレクトロ
ニクス［２］」に掲載された「商選択テーブルを用いな
い基数４除算器の構成、三浦他」にあるように、高基数
型の除算器をＬＳＩに実装する手段として用いられてい
る。
９８年電子情報通信学会総合大会講演論文集エレクトロ
ニクス［２］」に掲載された「商選択テーブルを用いな
い基数４除算器の構成、三浦他」にあるように、高基数
型の除算器をＬＳＩに実装する手段として用いられてい
る。
【０００３】除算器の実装においては、除算アルゴリズ
ムとして減算シフト法、あるいは減算引き離し法等を用
いたものが、ハードウェア量と性能のバランスが良いこ
とから一般的に用いられている。この除算アルゴリズム
は我々が通常筆算で除算を行うのと同様に、商の決定
と、余り（部分剰余）のシフトと余りからの分母（除
数）の倍数の減算により除算を行う手法である。このよ
うな除算アルゴリズムについて述べたものとして、「コ
ンピュータの高速演算方式、１９８０、近代科学社、ｐ
ｐ．２１４−２４９」には回復型除算、非回復型除算、
ＳＲＴ除算、拡張ＳＲＴ除算といった各種の除算手法に
ついて述べられている。
ムとして減算シフト法、あるいは減算引き離し法等を用
いたものが、ハードウェア量と性能のバランスが良いこ
とから一般的に用いられている。この除算アルゴリズム
は我々が通常筆算で除算を行うのと同様に、商の決定
と、余り（部分剰余）のシフトと余りからの分母（除
数）の倍数の減算により除算を行う手法である。このよ
うな除算アルゴリズムについて述べたものとして、「コ
ンピュータの高速演算方式、１９８０、近代科学社、ｐ
ｐ．２１４−２４９」には回復型除算、非回復型除算、
ＳＲＴ除算、拡張ＳＲＴ除算といった各種の除算手法に
ついて述べられている。
【０００４】まず汎用的な、減算シフト法を用いた除算
の手順について簡単に説明する。演算のビット長をｎ
（任意の正整数）、演算の基数をｒ、除数をＤ、被除数
をＲ（０）、ｊを０以上の整数としてｊ回目の部分剰余
をＲ（ｊ）、ｊ回目の商をｑ（ｊ）とする。また、ここ
では除数Ｄ、被除数Ｒ（０）は正規化されているとす
る。ここでは正規化浮動小数点フォーマットとして、
「１．ｘｘｘｘ」を用いるものとし、除数、被除数共に
正規化されているとする。本フォーマットに合致しない
データ形式を扱う場合でも、演算前後に適当なシフト処
理を実行することで本浮動小数点フォーマットについて
の処理を適用可能である。
の手順について簡単に説明する。演算のビット長をｎ
（任意の正整数）、演算の基数をｒ、除数をＤ、被除数
をＲ（０）、ｊを０以上の整数としてｊ回目の部分剰余
をＲ（ｊ）、ｊ回目の商をｑ（ｊ）とする。また、ここ
では除数Ｄ、被除数Ｒ（０）は正規化されているとす
る。ここでは正規化浮動小数点フォーマットとして、
「１．ｘｘｘｘ」を用いるものとし、除数、被除数共に
正規化されているとする。本フォーマットに合致しない
データ形式を扱う場合でも、演算前後に適当なシフト処
理を実行することで本浮動小数点フォーマットについて
の処理を適用可能である。
【０００５】また、ここで使用される商及び部分剰余は
冗長二進表現により表される。すなわち、二補数表現で
あれば各ビットが｛０，１｝で表されるところを、｛−
１，０，１｝の３値を採ることを許し、負の値を可能と
している。
冗長二進表現により表される。すなわち、二補数表現で
あれば各ビットが｛０，１｝で表されるところを、｛−
１，０，１｝の３値を採ることを許し、負の値を可能と
している。
【０００６】入力データが上述のように正規化されてい
るとの条件の下で、次の（１）式に示される漸化式を用
いて順次商及び部分剰余を求めることができる。 Ｒ（ｊ＋１）＝ｒ×Ｒ（ｊ）−ｑ（ｊ＋１）×Ｄ・・・（１） このとき商ｑ（ｊ＋１）は、基数ｒにより定められるデ
ジット集合の中から以下の（２）式を満たすように選択
される。 ０≦｜Ｒ（ｊ＋１）｜＜ｋ×Ｄ・・・（２） ここでｋは（３）式を満たす定数である。 ｋ＝ｍ／（ｒ−１）・・・（３） ここでｍは、基数ｒの数系におけるデジット集合の内、
最大の絶対値を持つデジットである。この場合、ｍの最
小値は１／２×ｒであり、最大値はｒ−１なのでｋの範
囲は、（４）式のようになる。 １／２≦ｋ＜１・・・（４）
るとの条件の下で、次の（１）式に示される漸化式を用
いて順次商及び部分剰余を求めることができる。 Ｒ（ｊ＋１）＝ｒ×Ｒ（ｊ）−ｑ（ｊ＋１）×Ｄ・・・（１） このとき商ｑ（ｊ＋１）は、基数ｒにより定められるデ
ジット集合の中から以下の（２）式を満たすように選択
される。 ０≦｜Ｒ（ｊ＋１）｜＜ｋ×Ｄ・・・（２） ここでｋは（３）式を満たす定数である。 ｋ＝ｍ／（ｒ−１）・・・（３） ここでｍは、基数ｒの数系におけるデジット集合の内、
最大の絶対値を持つデジットである。この場合、ｍの最
小値は１／２×ｒであり、最大値はｒ−１なのでｋの範
囲は、（４）式のようになる。 １／２≦ｋ＜１・・・（４）
【０００７】例えば基数４の数系を例に取ると、デジッ
ト集合は、｛−３，−２，−１，０，１，２，３｝と
｛−２，−１，０，１，２｝の二つが考えられる。前者
についてはｋ＝１であり、後者についてはｋ＝２／３と
なる。ｋの値が小さくなるということは、（２）式より
演算途中の部分剰余の値域がより狭められるということ
である。すなわち、後者の場合は除数の倍数として３倍
数を選択することができないために、演算途中の部分剰
余の値域に対して制限を加え、除数の２倍数までで除算
を行えるようにしている。また、基数２の数系の場合は
デジット集合が｛−１，０，１｝のみであり、これはｋ
＝１の場合に相当する。（１）式によりにより商を求め
る場合、一回の除算により求められる商のビット数はｌ
ｏｇ2ｒであるので、ｎ／ｌｏｇ2ｒ回除算を繰り返すこ
とにより所望のビット数の商を求めることができる。
ト集合は、｛−３，−２，−１，０，１，２，３｝と
｛−２，−１，０，１，２｝の二つが考えられる。前者
についてはｋ＝１であり、後者についてはｋ＝２／３と
なる。ｋの値が小さくなるということは、（２）式より
演算途中の部分剰余の値域がより狭められるということ
である。すなわち、後者の場合は除数の倍数として３倍
数を選択することができないために、演算途中の部分剰
余の値域に対して制限を加え、除数の２倍数までで除算
を行えるようにしている。また、基数２の数系の場合は
デジット集合が｛−１，０，１｝のみであり、これはｋ
＝１の場合に相当する。（１）式によりにより商を求め
る場合、一回の除算により求められる商のビット数はｌ
ｏｇ2ｒであるので、ｎ／ｌｏｇ2ｒ回除算を繰り返すこ
とにより所望のビット数の商を求めることができる。
【０００８】上記のような除算アルゴリズムは、Ｐ−Ｄ
プロットと呼ばれるグラフに要約することができる。図
６に、上記に挙げた除算アルゴリズムのＰ−Ｄプロット
を示す。横軸に除数、縦軸に基数倍した部分剰余（以後
シフト後の部分剰余）を示す。ただしＰ−Ｄプロットは
ｘ軸対象なので、ｙ軸について正の範囲のみ示した。こ
のＰ−Ｄプロットで表される除算アルゴリズムを実装し
た場合、除数ＤのＭＳＢを除く上位２ビットと、シフト
後の部分剰余の上位５ビットを参照することにより商を
決定することができる。ここでシフト後の部分剰余の参
照ビットは二補数化されているものと仮定する。除数の
ＭＳＢは、正規化により１であることが保証されている
ため、参照の必要はない。除数の参照ビットが２ビット
であるので、除数の範囲に従ってＰ−Ｄプロット全体を
４つの区間に区分することができ、各々の区分内では、
シフト後の部分剰余の補数表現での上位５ビットの値に
対してひとつの商の値を関連付けることができる。
プロットと呼ばれるグラフに要約することができる。図
６に、上記に挙げた除算アルゴリズムのＰ−Ｄプロット
を示す。横軸に除数、縦軸に基数倍した部分剰余（以後
シフト後の部分剰余）を示す。ただしＰ−Ｄプロットは
ｘ軸対象なので、ｙ軸について正の範囲のみ示した。こ
のＰ−Ｄプロットで表される除算アルゴリズムを実装し
た場合、除数ＤのＭＳＢを除く上位２ビットと、シフト
後の部分剰余の上位５ビットを参照することにより商を
決定することができる。ここでシフト後の部分剰余の参
照ビットは二補数化されているものと仮定する。除数の
ＭＳＢは、正規化により１であることが保証されている
ため、参照の必要はない。除数の参照ビットが２ビット
であるので、除数の範囲に従ってＰ−Ｄプロット全体を
４つの区間に区分することができ、各々の区分内では、
シフト後の部分剰余の補数表現での上位５ビットの値に
対してひとつの商の値を関連付けることができる。
【０００９】ある一組の、除数上位２ビット（ただし、
ＭＳＢを除く）、シフト後の部分剰余の二補数化された
上位５ビットは、Ｐ−Ｄプロット上である一定の範囲の
値を代表する。除数の上位２ビット（ただし、ＭＳＢを
除く）をＤｔとすると、真の除数Ｄは、下記の範囲に存
在する。 １＋Ｄｔ≦Ｄ＜１＋Ｄｔ＋１／４・・・（５） また、シフト後の部分剰余の二補数化された上位５ビッ
トをＲｔ（ｊ）とすると、真のシフト後の部分上の値ｒ
Ｒ（ｊ）は、下記の（６）式の範囲に存在する。 Ｒｔ（ｊ）−１／２＜ｒＲ（ｊ）＜Ｒｔ（ｊ）＋１／２・・・（６） 部分剰余は冗長二進表現を取るため、Ｒｔ（ｊ）に対し
て負の方向の領域にも真の値が存在する可能性がある。
（５）、（６）式で表されるＰ−Ｄプロット上の矩形領
域が、真の除数、部分剰余の存在する範囲であり、以下
不確定領域と呼ぶ。除数、部分剰余の上位ビットのみを
参照して商を決定すると言うことは、この不確定領域内
の全ての値において、（２）式が満たされるように商を
決定することと同義である。例えば商として３を選択す
る場合、（１）、（２）式より、ｒＲ（ｊ）＝４Ｄで表
される直線からｒＲ（ｊ）＝２Ｄで表される直線が、商
として３を選択できる領域であり、不確定領域がこの範
囲内に全て収まっている場合のみに、３を選択すること
ができる。不確定領域を大きくとるということ、参照す
る除数と部分剰余のビット数を減らすことであり、商を
決定する論理を簡単にできる。従って、（１）、（２）
式を満たしつつ最大の不確定領域を選択することが重要
である。また、商の決定に先立ち、シフト後の部分剰余
は、商決定に必要な参照ビットは冗長二進数から二補数
表現へ変換しておく必要がある。
ＭＳＢを除く）、シフト後の部分剰余の二補数化された
上位５ビットは、Ｐ−Ｄプロット上である一定の範囲の
値を代表する。除数の上位２ビット（ただし、ＭＳＢを
除く）をＤｔとすると、真の除数Ｄは、下記の範囲に存
在する。 １＋Ｄｔ≦Ｄ＜１＋Ｄｔ＋１／４・・・（５） また、シフト後の部分剰余の二補数化された上位５ビッ
トをＲｔ（ｊ）とすると、真のシフト後の部分上の値ｒ
Ｒ（ｊ）は、下記の（６）式の範囲に存在する。 Ｒｔ（ｊ）−１／２＜ｒＲ（ｊ）＜Ｒｔ（ｊ）＋１／２・・・（６） 部分剰余は冗長二進表現を取るため、Ｒｔ（ｊ）に対し
て負の方向の領域にも真の値が存在する可能性がある。
（５）、（６）式で表されるＰ−Ｄプロット上の矩形領
域が、真の除数、部分剰余の存在する範囲であり、以下
不確定領域と呼ぶ。除数、部分剰余の上位ビットのみを
参照して商を決定すると言うことは、この不確定領域内
の全ての値において、（２）式が満たされるように商を
決定することと同義である。例えば商として３を選択す
る場合、（１）、（２）式より、ｒＲ（ｊ）＝４Ｄで表
される直線からｒＲ（ｊ）＝２Ｄで表される直線が、商
として３を選択できる領域であり、不確定領域がこの範
囲内に全て収まっている場合のみに、３を選択すること
ができる。不確定領域を大きくとるということ、参照す
る除数と部分剰余のビット数を減らすことであり、商を
決定する論理を簡単にできる。従って、（１）、（２）
式を満たしつつ最大の不確定領域を選択することが重要
である。また、商の決定に先立ち、シフト後の部分剰余
は、商決定に必要な参照ビットは冗長二進数から二補数
表現へ変換しておく必要がある。
【００１０】以上に述べてきた除算アルゴリズムでは、
除数ＤのＭＳＢの次の２ビットと、シフト後の部分剰余
の上位５ビットを参照して不確定領域を定める必要があ
る。この時除数が、除数の参照２ビットにより決定され
るＰ−Ｄプロット上の４つの領域のどれかに収まるよう
に乗算係数を選択し、演算前に除数と被除数に該係数を
乗じれば、商を決定する際に除数の２ビットを参照する
必要がなくなる。また除算の性質上、演算前に除数と部
分剰余に同じ係数を乗じても得られる商に変化のないこ
とは自明であろう。
除数ＤのＭＳＢの次の２ビットと、シフト後の部分剰余
の上位５ビットを参照して不確定領域を定める必要があ
る。この時除数が、除数の参照２ビットにより決定され
るＰ−Ｄプロット上の４つの領域のどれかに収まるよう
に乗算係数を選択し、演算前に除数と被除数に該係数を
乗じれば、商を決定する際に除数の２ビットを参照する
必要がなくなる。また除算の性質上、演算前に除数と部
分剰余に同じ係数を乗じても得られる商に変化のないこ
とは自明であろう。
【００１１】このように、除算開始前に適切に選択され
た係数（以後乗算係数とする）を乗じることで除算を高
速化する手法をスケーリングと呼ぶ。例えば、除数を
１．５０≦除数＜１．７５の範囲にスケーリングし、更
にシフト後の部分剰余の上位５ビットを非冗長化（二補
数化）することで、シフト後の部分剰余の上位４ビット
の参照で商決定を可能としている。スケーリングは下記
に示すように、「除数の範囲」毎に、「乗算係数」を予
め決めておき、除数に対してこの乗算係数を乗算するこ
とによって、除数を１．５０≦除数＜１．７５の範囲に
収まるようにするものである。 除数の範囲 乗算係数 倍数の組み合わせ 1.000≦除数＜1.125 1.500 1＋1／2 1.125≦除数＜1.250 1.375 1＋1／4＋1／8 1.250≦除数＜1.375 1.250 1＋1／4 1.375≦除数＜1.500 1.125 1＋1／8 1.500≦除数＜1.625 1.000 1 1.625≦除数＜1.750 1.000 1 1.750≦除数＜1.875 0.875 1−1／8 1.875≦除数＜2.000 0.875 1−1／8 また、この「乗算係数」は上記の「倍数の組み合わせ」
に示すように、±１／２n倍（ただし、ｎは０を含む自
然数）の組合せで実現できるため、シフトと加算のみに
よって生成することが可能である。上記の除数の範囲を
同定するには、ＭＳＢを除いた除数の上位３ビットを参
照すればよい。除数は正規化されているため、ＭＳＢは
必ず１となることが保証されているので参照する必要は
ない。上記の乗算の結果、除数は１．５０≦除数＜１．
７５の範囲にスケーリングされる。この場合のＰ−Ｄプ
ロットを図７に示す。除数を参照する必要がないのみな
らず、不確定領域をスケーリングを行わない場合に比べ
て、ｙ方向に１．５倍に拡大することができ、シフト後
の部分剰余の参照ビットを二補数化された上位４ビット
にすることができる。
た係数（以後乗算係数とする）を乗じることで除算を高
速化する手法をスケーリングと呼ぶ。例えば、除数を
１．５０≦除数＜１．７５の範囲にスケーリングし、更
にシフト後の部分剰余の上位５ビットを非冗長化（二補
数化）することで、シフト後の部分剰余の上位４ビット
の参照で商決定を可能としている。スケーリングは下記
に示すように、「除数の範囲」毎に、「乗算係数」を予
め決めておき、除数に対してこの乗算係数を乗算するこ
とによって、除数を１．５０≦除数＜１．７５の範囲に
収まるようにするものである。 除数の範囲 乗算係数 倍数の組み合わせ 1.000≦除数＜1.125 1.500 1＋1／2 1.125≦除数＜1.250 1.375 1＋1／4＋1／8 1.250≦除数＜1.375 1.250 1＋1／4 1.375≦除数＜1.500 1.125 1＋1／8 1.500≦除数＜1.625 1.000 1 1.625≦除数＜1.750 1.000 1 1.750≦除数＜1.875 0.875 1−1／8 1.875≦除数＜2.000 0.875 1−1／8 また、この「乗算係数」は上記の「倍数の組み合わせ」
に示すように、±１／２n倍（ただし、ｎは０を含む自
然数）の組合せで実現できるため、シフトと加算のみに
よって生成することが可能である。上記の除数の範囲を
同定するには、ＭＳＢを除いた除数の上位３ビットを参
照すればよい。除数は正規化されているため、ＭＳＢは
必ず１となることが保証されているので参照する必要は
ない。上記の乗算の結果、除数は１．５０≦除数＜１．
７５の範囲にスケーリングされる。この場合のＰ−Ｄプ
ロットを図７に示す。除数を参照する必要がないのみな
らず、不確定領域をスケーリングを行わない場合に比べ
て、ｙ方向に１．５倍に拡大することができ、シフト後
の部分剰余の参照ビットを二補数化された上位４ビット
にすることができる。
【００１２】次に、この従来技術における具体例を図面
を参照して説明する。図４は、除算器の一例を示すブロ
ック図である。ここでは、演算の基数が４、デジット集
合が｛−３，−２，−１，０，１，２，３｝、除数、被
除数がｎビット長小数で、演算アルゴリズムに拡張ＳＲ
Ｔ除算アルゴリズムを用いた除算の場合について説明す
る。ここでは、除数及び被除数は、５３ビットで入力さ
れるものとする。
を参照して説明する。図４は、除算器の一例を示すブロ
ック図である。ここでは、演算の基数が４、デジット集
合が｛−３，−２，−１，０，１，２，３｝、除数、被
除数がｎビット長小数で、演算アルゴリズムに拡張ＳＲ
Ｔ除算アルゴリズムを用いた除算の場合について説明す
る。ここでは、除数及び被除数は、５３ビットで入力さ
れるものとする。
【００１３】図４において、符号１１はスケーリングに
用いる乗算係数を生成するスケーリングファクタ生成部
である。符号２１は、５３ビット×４ビット乗算器であ
り、入力された５３ビットの除数とスケーリングファク
タ生成部１１の出力とを乗算して出力する。符号３１
は、５３ビット×４ビット乗算器であり、入力された５
３ビット被除数とスケーリングファクタ生成部１１の出
力とを乗算して出力する。符号４１は、５３ビット×４
ビット乗算器２１の出力を３倍して出力する除数３倍数
生成部である。符号５１は、５３ビット×４ビット乗算
器２１の出力である除数（５６ビット）、除数３倍数生
成部４１の出力である除数３倍数（５７ビット）、及び
５３ビット×４ビット乗算器３１の出力である被除数
（５６ビット）を繰り返し演算することによって商を求
める繰り返し演算部である。符号６１は、繰り返し演算
部５１の出力を保存する商レジスタであり、符号７１は
商の二補数化を行う加算器である。図５に、図４に示す
繰り返し演算部５１の詳細な構成の一例を示す。
用いる乗算係数を生成するスケーリングファクタ生成部
である。符号２１は、５３ビット×４ビット乗算器であ
り、入力された５３ビットの除数とスケーリングファク
タ生成部１１の出力とを乗算して出力する。符号３１
は、５３ビット×４ビット乗算器であり、入力された５
３ビット被除数とスケーリングファクタ生成部１１の出
力とを乗算して出力する。符号４１は、５３ビット×４
ビット乗算器２１の出力を３倍して出力する除数３倍数
生成部である。符号５１は、５３ビット×４ビット乗算
器２１の出力である除数（５６ビット）、除数３倍数生
成部４１の出力である除数３倍数（５７ビット）、及び
５３ビット×４ビット乗算器３１の出力である被除数
（５６ビット）を繰り返し演算することによって商を求
める繰り返し演算部である。符号６１は、繰り返し演算
部５１の出力を保存する商レジスタであり、符号７１は
商の二補数化を行う加算器である。図５に、図４に示す
繰り返し演算部５１の詳細な構成の一例を示す。
【００１４】次に、図４に示す除算器の動作について説
明する。除数のＭＳＢを除く上位３ビット（［２：
４］）はスケーリングファクタ生成部１１へ入力され、
生成された乗算係数は５３ビット×４ビット乗算器２１
及び５３ビット×４ビット乗算器３１へ入力される。こ
こで入力される乗算係数は４ビットで表現された値であ
る。そして、５３ビット×４ビット乗算器２１及び５３
ビット×４ビット乗算器３１において、除数及び被除数
に対してそれぞれ乗算係数の乗算が行われ、除数及び被
除数は、５６ビット表現の値となって出力される。さら
にこの５６ビットの除数は、除数３倍数生成部４１によ
って５７ビットの除数３倍数が生成される。
明する。除数のＭＳＢを除く上位３ビット（［２：
４］）はスケーリングファクタ生成部１１へ入力され、
生成された乗算係数は５３ビット×４ビット乗算器２１
及び５３ビット×４ビット乗算器３１へ入力される。こ
こで入力される乗算係数は４ビットで表現された値であ
る。そして、５３ビット×４ビット乗算器２１及び５３
ビット×４ビット乗算器３１において、除数及び被除数
に対してそれぞれ乗算係数の乗算が行われ、除数及び被
除数は、５６ビット表現の値となって出力される。さら
にこの５６ビットの除数は、除数３倍数生成部４１によ
って５７ビットの除数３倍数が生成される。
【００１５】次に、５６ビット表現の除数、５７ビット
表現の除数３倍数、及び５６ビット表現の被除数は繰り
返し演算部５１へそれぞれ入力される。そして、繰り返
し演算部５１において、入力された３つの値を用いて除
算処理が繰り返しで行われ、商が求められる。
表現の除数３倍数、及び５６ビット表現の被除数は繰り
返し演算部５１へそれぞれ入力される。そして、繰り返
し演算部５１において、入力された３つの値を用いて除
算処理が繰り返しで行われ、商が求められる。
【００１６】繰り返し演算部５１において生成された商
は、商レジスタ６１に保存され、最終的に、必要なビッ
ト数だけ商がそろった後に、加算器７１により、商の二
補数化行われて通常数へと変換され、出力されることに
よって除算が終了する。
は、商レジスタ６１に保存され、最終的に、必要なビッ
ト数だけ商がそろった後に、加算器７１により、商の二
補数化行われて通常数へと変換され、出力されることに
よって除算が終了する。
【００１７】
【発明が解決しようとする課題】しかしながら、図４に
示すスケーリングを伴う除算器においては、シフト後の
部分剰余の上位４ビット（二補数表現）を参照すること
で商選択を行えるようにするために、シフト後の部分剰
余の上位５ビットを二補数化する必要があった。このた
め、繰り返し演算部内の二補数変換回路において、回路
の遅延、面積が悪化するという問題がある。特に、繰り
返し演算部５１においては、繰り返し除算処理が行われ
るため、繰り返し演算部５１内の回路構成が大きいと除
算処理の速度を悪化させてしまうという問題がある。
示すスケーリングを伴う除算器においては、シフト後の
部分剰余の上位４ビット（二補数表現）を参照すること
で商選択を行えるようにするために、シフト後の部分剰
余の上位５ビットを二補数化する必要があった。このた
め、繰り返し演算部内の二補数変換回路において、回路
の遅延、面積が悪化するという問題がある。特に、繰り
返し演算部５１においては、繰り返し除算処理が行われ
るため、繰り返し演算部５１内の回路構成が大きいと除
算処理の速度を悪化させてしまうという問題がある。
【００１８】本発明は、このような事情に鑑みてなされ
たもので、入力された除数、被除数を予め５／３≦除数
＜１．７５の範囲にスケーリングすることで、シフト後
の部分剰余の上位４ビットのみを二補数化することで商
を決定でき、さらに除算処理の高速化を図ることができ
る除算器を提供することを目的とする。
たもので、入力された除数、被除数を予め５／３≦除数
＜１．７５の範囲にスケーリングすることで、シフト後
の部分剰余の上位４ビットのみを二補数化することで商
を決定でき、さらに除算処理の高速化を図ることができ
る除算器を提供することを目的とする。
【００１９】
【課題を解決するための手段】請求項１に記載の発明
は、ｋを正整数として、１／２k以上１／２k+1未満に正
規化された除数及び被除数と、部分剰余の全ビットの内
演算の基数及び最大デジット数により定められるビット
長を参照して商を定める高基数型除算器であって、前記
除算器は、除数を所定の範囲内にスケーリングする乗算
係数を発生するスケーリングファクタ生成部と、前記乗
算係数を前記除数及び前記被除数のそれぞれに乗算する
乗算部と、前記乗算係数が乗算された前記除数の３倍数
を生成する除数３倍数生成部と、前記乗算係数が乗算さ
れた除数と被除数、及び前記除数の３倍数により除算を
繰り返し行う繰り返し演算部とを備え、前記繰り返し演
算部は、部分剰余の任意長の上位ビット数を参照し二補
数化された４ビットの部分剰余の上位ビットを生成し該
部分剰余の上位４ビットを参照して商を生成することを
特徴とする。
は、ｋを正整数として、１／２k以上１／２k+1未満に正
規化された除数及び被除数と、部分剰余の全ビットの内
演算の基数及び最大デジット数により定められるビット
長を参照して商を定める高基数型除算器であって、前記
除算器は、除数を所定の範囲内にスケーリングする乗算
係数を発生するスケーリングファクタ生成部と、前記乗
算係数を前記除数及び前記被除数のそれぞれに乗算する
乗算部と、前記乗算係数が乗算された前記除数の３倍数
を生成する除数３倍数生成部と、前記乗算係数が乗算さ
れた除数と被除数、及び前記除数の３倍数により除算を
繰り返し行う繰り返し演算部とを備え、前記繰り返し演
算部は、部分剰余の任意長の上位ビット数を参照し二補
数化された４ビットの部分剰余の上位ビットを生成し該
部分剰余の上位４ビットを参照して商を生成することを
特徴とする。
【００２０】請求項２に記載の発明は、前記スケーリン
グファクタ生成部は、前記除数が５／３×１／２k以上
３／４×１／２k未満の範囲に収まるように乗算係数を
発生することを特徴とする。
グファクタ生成部は、前記除数が５／３×１／２k以上
３／４×１／２k未満の範囲に収まるように乗算係数を
発生することを特徴とする。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態による
除算器を図面を参照して説明する。図１は同実施形態の
構成を示すブロック図である。本実施形態においては、
演算の基数が４、デジット集合が｛−３，−２，−１，
０，１，２，３｝、除数、被除数がｎビット長の小数
で、演算アルゴリズムに拡張ＳＲＴ除算アルゴリズムを
用いた器であるものとする。
除算器を図面を参照して説明する。図１は同実施形態の
構成を示すブロック図である。本実施形態においては、
演算の基数が４、デジット集合が｛−３，−２，−１，
０，１，２，３｝、除数、被除数がｎビット長の小数
で、演算アルゴリズムに拡張ＳＲＴ除算アルゴリズムを
用いた器であるものとする。
【００２２】図１において、符号１はスケーリングに用
いる乗算係数を生成するスケーリングファクタ生成部で
ある。符号２は、５３ビット×６ビット乗算器であり、
入力された５３ビットの除数とスケーリングファクタ生
成部１の出力とを乗算して出力する。符号３は、５３ビ
ット×６ビット乗算器であり、入力された５３ビット被
除数とスケーリングファクタ生成部１の出力とを乗算し
て出力する。符号４は、５３ビット×６ビット乗算器２
の出力を３倍して出力する除数３倍数生成部である。符
号５は、５３ビット×６ビット乗算器２の出力である除
数（５８ビット）、除数３倍数生成部４の出力である除
数３倍数（５９ビット）、及び５３ビット×４ビット乗
算器３の出力である被除数（５８ビット）を繰り返し演
算することによって商を求める繰り返し演算部である。
符号６は、繰り返し演算部５の出力を保存する商レジス
タであり、符号７は商の二補数化を行う加算器である。
図２に、図１に示す繰り返し演算部５の詳細な構成の一
例を示す。
いる乗算係数を生成するスケーリングファクタ生成部で
ある。符号２は、５３ビット×６ビット乗算器であり、
入力された５３ビットの除数とスケーリングファクタ生
成部１の出力とを乗算して出力する。符号３は、５３ビ
ット×６ビット乗算器であり、入力された５３ビット被
除数とスケーリングファクタ生成部１の出力とを乗算し
て出力する。符号４は、５３ビット×６ビット乗算器２
の出力を３倍して出力する除数３倍数生成部である。符
号５は、５３ビット×６ビット乗算器２の出力である除
数（５８ビット）、除数３倍数生成部４の出力である除
数３倍数（５９ビット）、及び５３ビット×４ビット乗
算器３の出力である被除数（５８ビット）を繰り返し演
算することによって商を求める繰り返し演算部である。
符号６は、繰り返し演算部５の出力を保存する商レジス
タであり、符号７は商の二補数化を行う加算器である。
図２に、図１に示す繰り返し演算部５の詳細な構成の一
例を示す。
【００２３】ここで、本発明の除算器について、Ｐ−Ｄ
プロットを用いて説明する。図３に本実施形態に対応す
るＰ−Ｄプロットを示す。本実施形態では、下記に示す
乗算係数を用いて、除数を５／３≦除数＜１．７５の範
囲にスケーリングを行う。 除数の範囲 乗算係数 倍数の組み合わせ 1.00000≦除数＜1.03125 1.68750 1＋1／2＋1／8＋1／16 1.03125≦除数＜1.06250 1.62500 1＋1／2＋1／8 1.06250≦除数＜1.09375 1.59375 1＋1／2＋1／16＋1／32 1.09375≦除数＜1.12500 1.53125 1＋1／2＋1／32 1.12500≦除数＜1.15625 1.50000 1＋1／2 1.15625≦除数＜1.18750 1.46875 1＋1／2−1／32 1.18750≦除数＜1.21875 1.40625 1＋1／4＋1／8＋1／32 1.21875≦除数＜1.25000 1.37500 1＋1／4＋1／8 1.25000≦除数＜1.28125 1.34375 1＋1／4＋1／16＋1／32 1.28125≦除数＜1.31250 1.31250 1＋1／4＋1／16 1.31250≦除数＜1.34375 1.28125 1＋1／4＋1／32 1.34375≦除数＜1.37500 1.25000 1＋1／4 1.37500≦除数＜1.40625 1.21875 1＋1／4−1／32 1.40625≦除数＜1.43750 1.18750 1＋1／8＋1／16 1.43750≦除数＜1.46875 1.18750 1＋1／8＋1／16 1.46875≦除数＜1.50000 1.15625 1＋1／8＋1／32 1.50000≦除数＜1.53125 1.12500 1＋1／8 1.53125≦除数＜1.56250 1.09375 1＋1／16＋1／32 1.56250≦除数＜1.59375 1.09375 1＋1／16＋1／32 1.59375≦除数＜1.62500 1.06250 1＋1／16 1.62500≦除数＜1.65625 1.03125 1＋1／32 1.65625≦除数＜1.68750 1.03125 1＋1／32 1.68750≦除数＜1.71875 1.00000 1 1.71875≦除数＜1.75000 1.00000 1 1.75000≦除数＜1.78125 0.96875 1−1／32 1.78125≦除数＜1.81250 0.93750 1−1／16 1.81250≦除数＜1.84375 0.93750 1−1／16 1.84375≦除数＜1.87500 0.90625 1−1／8＋1／32 1.87500≦除数＜1.90625 0.90625 1−1／8＋1／32 1.90625≦除数＜1.93750 0.87500 1−1／8 1.93750≦除数＜1.96875 0.87500 1−1／8 1.96875≦除数＜2.00000 0.87500 1−1／8 また、この「乗算係数」は上記の「倍数の組み合わせ」
に示すように、±１／２n倍（ただし、ｎは０を含む自
然数）の組合せで実現できるため、シフトと加減算のみ
によって生成することが可能である。除数の範囲の同定
は、ＭＳＢを除く除数の上位５ビットの参照により決定
される。
プロットを用いて説明する。図３に本実施形態に対応す
るＰ−Ｄプロットを示す。本実施形態では、下記に示す
乗算係数を用いて、除数を５／３≦除数＜１．７５の範
囲にスケーリングを行う。 除数の範囲 乗算係数 倍数の組み合わせ 1.00000≦除数＜1.03125 1.68750 1＋1／2＋1／8＋1／16 1.03125≦除数＜1.06250 1.62500 1＋1／2＋1／8 1.06250≦除数＜1.09375 1.59375 1＋1／2＋1／16＋1／32 1.09375≦除数＜1.12500 1.53125 1＋1／2＋1／32 1.12500≦除数＜1.15625 1.50000 1＋1／2 1.15625≦除数＜1.18750 1.46875 1＋1／2−1／32 1.18750≦除数＜1.21875 1.40625 1＋1／4＋1／8＋1／32 1.21875≦除数＜1.25000 1.37500 1＋1／4＋1／8 1.25000≦除数＜1.28125 1.34375 1＋1／4＋1／16＋1／32 1.28125≦除数＜1.31250 1.31250 1＋1／4＋1／16 1.31250≦除数＜1.34375 1.28125 1＋1／4＋1／32 1.34375≦除数＜1.37500 1.25000 1＋1／4 1.37500≦除数＜1.40625 1.21875 1＋1／4−1／32 1.40625≦除数＜1.43750 1.18750 1＋1／8＋1／16 1.43750≦除数＜1.46875 1.18750 1＋1／8＋1／16 1.46875≦除数＜1.50000 1.15625 1＋1／8＋1／32 1.50000≦除数＜1.53125 1.12500 1＋1／8 1.53125≦除数＜1.56250 1.09375 1＋1／16＋1／32 1.56250≦除数＜1.59375 1.09375 1＋1／16＋1／32 1.59375≦除数＜1.62500 1.06250 1＋1／16 1.62500≦除数＜1.65625 1.03125 1＋1／32 1.65625≦除数＜1.68750 1.03125 1＋1／32 1.68750≦除数＜1.71875 1.00000 1 1.71875≦除数＜1.75000 1.00000 1 1.75000≦除数＜1.78125 0.96875 1−1／32 1.78125≦除数＜1.81250 0.93750 1−1／16 1.81250≦除数＜1.84375 0.93750 1−1／16 1.84375≦除数＜1.87500 0.90625 1−1／8＋1／32 1.87500≦除数＜1.90625 0.90625 1−1／8＋1／32 1.90625≦除数＜1.93750 0.87500 1−1／8 1.93750≦除数＜1.96875 0.87500 1−1／8 1.96875≦除数＜2.00000 0.87500 1−1／8 また、この「乗算係数」は上記の「倍数の組み合わせ」
に示すように、±１／２n倍（ただし、ｎは０を含む自
然数）の組合せで実現できるため、シフトと加減算のみ
によって生成することが可能である。除数の範囲の同定
は、ＭＳＢを除く除数の上位５ビットの参照により決定
される。
【００２４】次に、図１に示す除算器の動作について説
明する。除数のＭＳＢを除く上位５ビット（［２：
６］）はスケーリングファクタ生成部１へ入力され、生
成された乗算係数は５３ビット×６ビット乗算器２及び
５３ビット×６ビット乗算器３へ入力される。ここで入
力される乗算係数は６ビットで表現された値である。そ
して、５３ビット×６ビット乗算器２及び５３ビット×
６ビット乗算器３において、除数及び被除数に対してそ
れぞれ乗算係数の乗算が行われ、除数及び被除数は、５
８ビット表現の値となって出力される。さらにこの５８
ビットの除数は、除数３倍数生成部４によって５９ビッ
トの除数３倍数が生成される。
明する。除数のＭＳＢを除く上位５ビット（［２：
６］）はスケーリングファクタ生成部１へ入力され、生
成された乗算係数は５３ビット×６ビット乗算器２及び
５３ビット×６ビット乗算器３へ入力される。ここで入
力される乗算係数は６ビットで表現された値である。そ
して、５３ビット×６ビット乗算器２及び５３ビット×
６ビット乗算器３において、除数及び被除数に対してそ
れぞれ乗算係数の乗算が行われ、除数及び被除数は、５
８ビット表現の値となって出力される。さらにこの５８
ビットの除数は、除数３倍数生成部４によって５９ビッ
トの除数３倍数が生成される。
【００２５】次に、５８ビット表現の除数、５９ビット
表現の除数３倍数、及び５８ビット表現の被除数は繰り
返し演算部５へそれぞれ入力される。そして、繰り返し
演算部５において、入力された３つの値を用いて除算処
理が繰り返しで行われ、商が求められる。
表現の除数３倍数、及び５８ビット表現の被除数は繰り
返し演算部５へそれぞれ入力される。そして、繰り返し
演算部５において、入力された３つの値を用いて除算処
理が繰り返しで行われ、商が求められる。
【００２６】繰り返し演算部５において生成された商
は、商レジスタ６に保存され、最終的に、必要なビット
数だけ商がそろった後に、加算器７により、商の二補数
化行われて通常数へと変換され、出力されることによっ
て除算が終了する。
は、商レジスタ６に保存され、最終的に、必要なビット
数だけ商がそろった後に、加算器７により、商の二補数
化行われて通常数へと変換され、出力されることによっ
て除算が終了する。
【００２７】このように、図４に示す除算器において
は、上位４ビットのみの二補数化では商生成に必要な精
度が確保できなかったが、本実施形態では５／３≦除数
＜１．７５へのスケーリングによりＰ−Ｄプロット上で
の不確定領域の範囲を従来例に比べて広く設定すること
ができ、十分な精度で商を選択することが出来る。
は、上位４ビットのみの二補数化では商生成に必要な精
度が確保できなかったが、本実施形態では５／３≦除数
＜１．７５へのスケーリングによりＰ−Ｄプロット上で
の不確定領域の範囲を従来例に比べて広く設定すること
ができ、十分な精度で商を選択することが出来る。
【００２８】図４に示す除算器においては、本発明と同
じく二補数化ビットを４ビットとした場合、上位ビット
が二進数で０１００（１０進数で４．０）の場合におい
て、制限範囲を超えてしまう。この場合のシフト後の部
分剰余ｒＲ（ｊ）の値域は、 ３．０＜ｒＲ（ｊ）＜５．０・・・（７） であり、１．５≦除数＜１．７５の領域においては、商
が１もしくは２の領域、２もしくは３の領域、３の領域
を共に含むことになり、前述の（１）、（２）式を満足
できない。
じく二補数化ビットを４ビットとした場合、上位ビット
が二進数で０１００（１０進数で４．０）の場合におい
て、制限範囲を超えてしまう。この場合のシフト後の部
分剰余ｒＲ（ｊ）の値域は、 ３．０＜ｒＲ（ｊ）＜５．０・・・（７） であり、１．５≦除数＜１．７５の領域においては、商
が１もしくは２の領域、２もしくは３の領域、３の領域
を共に含むことになり、前述の（１）、（２）式を満足
できない。
【００２９】これに対して本発明では、スケーリング範
囲を更に限定することにより、この問題を解消してい
る。本発明の特長であるスケーリング範囲では（７）式
で示される不確定領域は、商が３に限定される領域を含
まず、商が１もしくは２の領域、２もしくは３の領域の
みに限定される。従って、商として２を選択することに
より（１）、（２）式を満足することが出来る。
囲を更に限定することにより、この問題を解消してい
る。本発明の特長であるスケーリング範囲では（７）式
で示される不確定領域は、商が３に限定される領域を含
まず、商が１もしくは２の領域、２もしくは３の領域の
みに限定される。従って、商として２を選択することに
より（１）、（２）式を満足することが出来る。
【００３０】図２に示す繰り返し演算部５の回路構成
は、図５に示す繰り返し演算部５１の回路構成と比べ
て、規模を小さくすることができるために、繰り返し行
われる除算処理を高速にすることができる。本実施形態
においては、除数及び被除数に対して、乗算係数を乗算
する処理のビット数を増やしたが、商を求める処理にお
いてこの乗算処理は１度のみ実行されるのみである。こ
れに対し、繰り返し演算部５における除算処理は繰り返
し行われるために、この繰り返し演算処理を高速にする
ことによって、除算全体の処理時間を短縮することがで
きる。なお、図５に示す符号Ａ１、Ａ２は、図２に示す
回路において、削減できる部分を示している。
は、図５に示す繰り返し演算部５１の回路構成と比べ
て、規模を小さくすることができるために、繰り返し行
われる除算処理を高速にすることができる。本実施形態
においては、除数及び被除数に対して、乗算係数を乗算
する処理のビット数を増やしたが、商を求める処理にお
いてこの乗算処理は１度のみ実行されるのみである。こ
れに対し、繰り返し演算部５における除算処理は繰り返
し行われるために、この繰り返し演算処理を高速にする
ことによって、除算全体の処理時間を短縮することがで
きる。なお、図５に示す符号Ａ１、Ａ２は、図２に示す
回路において、削減できる部分を示している。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、除数を５／３≦除数＜１．７５の範囲にスケーリン
グを行うことにより、部分剰余の上位４ビットの正規化
及びその４ビットの参照により商を決定することができ
るという効果が得られる。また、除算処理を繰り返し行
う繰り返し演算部の回路構成の規模を小さくすることが
できるために、商生成に要する処理時間を短縮すること
ができるという効果も得られる。
ば、除数を５／３≦除数＜１．７５の範囲にスケーリン
グを行うことにより、部分剰余の上位４ビットの正規化
及びその４ビットの参照により商を決定することができ
るという効果が得られる。また、除算処理を繰り返し行
う繰り返し演算部の回路構成の規模を小さくすることが
できるために、商生成に要する処理時間を短縮すること
ができるという効果も得られる。
【図１】 本発明の一実施形態の構成を示すブロック図
である。
である。
【図２】 図１に示す繰り返し演算部５の詳細な構成を
示す回路図である。
示す回路図である。
【図３】 除算アルゴリズムを説明するＰ−Ｄプロット
である。
である。
【図４】 従来技術による除算器のこうせいを示すブロ
ック図である。
ック図である。
【図５】 図４に示す繰り返し演算部５１の詳細な構成
を示す回路図である。
を示す回路図である。
【図６】 除算アルゴリズムを説明するＰ−Ｄプロット
である。
である。
【図７】 除算アルゴリズムを説明するＰ−Ｄプロット
である。
である。
１・・・スケーリングファクタ生成部、 ２・・・５３ビット×６ビット乗算器、 ３・・・５３ビット×６ビット乗算器、 ４・・・除数３倍数生成部、 ５・・・繰り返し演算部、 ６・・・商レジスタ、 ７・・・加算器。
Claims (2)
- 【請求項１】 ｋを正整数として、１／２k以上１／２
k+1未満に正規化された除数及び被除数と、部分剰余の
全ビットの内演算の基数及び最大デジット数により定め
られるビット長を参照して商を定める高基数型除算器で
あって、 前記除算器は、 除数を所定の範囲内にスケーリングする乗算係数を発生
するスケーリングファクタ生成部と、 前記乗算係数を前記除数及び前記被除数のそれぞれに乗
算する乗算部と、 前記乗算係数が乗算された前記除数の３倍数を生成する
除数３倍数生成部と、 前記乗算係数が乗算された除数と被除数、及び前記除数
の３倍数により除算を繰り返し行う繰り返し演算部と、 を備え、 前記繰り返し演算部は、部分剰余の任意長の上位ビット
数を参照し二補数化された４ビットの部分剰余の上位ビ
ットを生成し該部分剰余の上位４ビットを参照して商を
生成することを特徴とする除算器。 - 【請求項２】 前記スケーリングファクタ生成部は、 前記除数が５／３×１／２k以上３／４×１／２k未満の
範囲に収まるように乗算係数を発生することを特徴とす
る請求項１に記載の除算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029524A JP3551113B2 (ja) | 2000-02-07 | 2000-02-07 | 除算器 |
| US09/778,258 US6847986B2 (en) | 2000-02-07 | 2001-02-07 | Divider |
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