JPH07248899A - 除算器 - Google Patents
除算器Info
- Publication number
- JPH07248899A JPH07248899A JP6042164A JP4216494A JPH07248899A JP H07248899 A JPH07248899 A JP H07248899A JP 6042164 A JP6042164 A JP 6042164A JP 4216494 A JP4216494 A JP 4216494A JP H07248899 A JPH07248899 A JP H07248899A
- Authority
- JP
- Japan
- Prior art keywords
- quotient
- partial remainder
- redundant binary
- circuit
- divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】部分剰余計算に桁上げ伝播のない｛−１，０，
＋１｝の冗長２進加算器を利用する除算器において、部
分剰余値の上位７桁で商を決定する効率的な除算器を提
供する。 【構成】除算器は、除数Ｘの範囲を７２／６４≦Ｘ＜７
３／６４にスケーリング変換する冗長２進加算器，桁借
り先見付き減算器を設け、部分剰余計算に冗長２進加算
器を設け、部分剰余値の上位７桁で商を決定することに
より加算を制御する回路を設け、商を冗長２進→２進変
換する回路を設けることにより達成される。 【効果】従来、商１桁あたりの決定において、論理段数
１０段を必要としていたのに対して、４.７５ 段で実現
でき、約５０パーセントの性能向上を提供できる。
＋１｝の冗長２進加算器を利用する除算器において、部
分剰余値の上位７桁で商を決定する効率的な除算器を提
供する。 【構成】除算器は、除数Ｘの範囲を７２／６４≦Ｘ＜７
３／６４にスケーリング変換する冗長２進加算器，桁借
り先見付き減算器を設け、部分剰余計算に冗長２進加算
器を設け、部分剰余値の上位７桁で商を決定することに
より加算を制御する回路を設け、商を冗長２進→２進変
換する回路を設けることにより達成される。 【効果】従来、商１桁あたりの決定において、論理段数
１０段を必要としていたのに対して、４.７５ 段で実現
でき、約５０パーセントの性能向上を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、計算機システムの算術
演算制御方式に係り、特に除算を高速に実現するのに好
適な除算器に関する。
演算制御方式に係り、特に除算を高速に実現するのに好
適な除算器に関する。
【０００２】
【従来の技術】一般に、除算は、１桁単位に商が決定さ
れ、その商決定にもとづいて部分剰余が計算され、次の
演算ステップでは、この部分剰余値が１桁シフトされ、
それにもとづいて次の桁の商が決定され、という具合
に、繰り返し演算が実行される。この１桁単位に商を決
定して行く方法は、基数２の除算法と呼ばれている。
れ、その商決定にもとづいて部分剰余が計算され、次の
演算ステップでは、この部分剰余値が１桁シフトされ、
それにもとづいて次の桁の商が決定され、という具合
に、繰り返し演算が実行される。この１桁単位に商を決
定して行く方法は、基数２の除算法と呼ばれている。
【０００３】基数２の除算法では、ｎ桁の商を求めるの
にｎ回の商決定と部分剰余計算の繰返し演算が必要であ
る。従来、この繰返し演算数を１／２に減らし、除算を
高速化するために、２桁単位に商を決定していく基数４
(＝２の２乗)の除算法が知られている。例えば、電子情
報通信学会英文論文誌Ａ、１９９３年４月号の５９３〜
６０２ページのものがある（題名：シンプル クウォー
シエント・ディジット・セレクション ラディックス−
４ ディバイダー ウイズ スケーリング オペレーシ
ョン，著者：外村元伸）。
にｎ回の商決定と部分剰余計算の繰返し演算が必要であ
る。従来、この繰返し演算数を１／２に減らし、除算を
高速化するために、２桁単位に商を決定していく基数４
(＝２の２乗)の除算法が知られている。例えば、電子情
報通信学会英文論文誌Ａ、１９９３年４月号の５９３〜
６０２ページのものがある（題名：シンプル クウォー
シエント・ディジット・セレクション ラディックス−
４ ディバイダー ウイズ スケーリング オペレーシ
ョン，著者：外村元伸）。
【０００４】さらに除算を高速化するために、４桁単位
に商を決定していく基数１６（＝２の４乗）の除算法が
考えられるが、これに関しては、実際に効果のある効率
的な方法はまだ考えられたことがない。しかも、部分剰
余計算には、桁上げ伝播のない加算器、例えば、｛−
１，０，＋１｝の冗長２進数表現を利用した冗長２進加
算器を使用すると、総ゲート段数の少ない効率的な除算
器が構成できるが、基数１６で構成した例はまだ報告さ
れていない。
に商を決定していく基数１６（＝２の４乗）の除算法が
考えられるが、これに関しては、実際に効果のある効率
的な方法はまだ考えられたことがない。しかも、部分剰
余計算には、桁上げ伝播のない加算器、例えば、｛−
１，０，＋１｝の冗長２進数表現を利用した冗長２進加
算器を使用すると、総ゲート段数の少ない効率的な除算
器が構成できるが、基数１６で構成した例はまだ報告さ
れていない。
【０００５】
【発明が解決しようとする課題】商の決定を冗長２進数
表現の４桁単位に行い、４桁につき３桁分の部分剰余計
算を削減し、１桁あたりの商の決定と部分剰余計算に必
要な総ゲート段数を基数２や４の場合よりも削減するこ
とにより高速な基数１６の除算器を提供することにあ
る。
表現の４桁単位に行い、４桁につき３桁分の部分剰余計
算を削減し、１桁あたりの商の決定と部分剰余計算に必
要な総ゲート段数を基数２や４の場合よりも削減するこ
とにより高速な基数１６の除算器を提供することにあ
る。
【０００６】
【課題を解決するための手段】冗長２進数表現の４桁単
位で商を決定することができるための条件を求めた結
果、除数Ｘの範囲は７２／６４≦Ｘ＜７３／６４（表記
的には、［７２／６４，７３／６４）＝１.００１００
０・・・ と書く）で、７桁の参照で４桁単位に商を決
定できることが解明された。しかも７桁解は最適かつ一
意であり、この解以外は存在しない。従って、除数Ｘを
この範囲に収まるようにある数Ｍを掛けてスケーリング
変換する。すなわち、正規化されている除数Ｘ＝０.１
・・・ から、その小数点以下２桁目から８桁目の結果
を参照し、冗長２進加算器と桁借り先見付き減算器を使
用し、Ｘ′＝ＭＸ＝１.００１０００・・・ のかたちに
変換する。このとき、同時に被除数Ｙに対しても同じ変
換Ｍをかければ、商の値は変らないので、正しく商が求
まることになる。さらに、このとき、同時に、除数Ｘ′
の３倍，５倍，７倍，９倍値を求めておく。
位で商を決定することができるための条件を求めた結
果、除数Ｘの範囲は７２／６４≦Ｘ＜７３／６４（表記
的には、［７２／６４，７３／６４）＝１.００１００
０・・・ と書く）で、７桁の参照で４桁単位に商を決
定できることが解明された。しかも７桁解は最適かつ一
意であり、この解以外は存在しない。従って、除数Ｘを
この範囲に収まるようにある数Ｍを掛けてスケーリング
変換する。すなわち、正規化されている除数Ｘ＝０.１
・・・ から、その小数点以下２桁目から８桁目の結果
を参照し、冗長２進加算器と桁借り先見付き減算器を使
用し、Ｘ′＝ＭＸ＝１.００１０００・・・ のかたちに
変換する。このとき、同時に被除数Ｙに対しても同じ変
換Ｍをかければ、商の値は変らないので、正しく商が求
まることになる。さらに、このとき、同時に、除数Ｘ′
の３倍，５倍，７倍，９倍値を求めておく。
【０００７】
【作用】本発明によれば、除数の範囲を［７２／６４，
７３／６４）に収めるという余分なスケーリング変換が
必要になるが、スケーリング変換のゲート段数が除算器
全体に占める割合は１割程度なので、それよりも部分剰
余計算の反復回数を削減する効果の方が大きいために高
速除算器が実現できる。
７３／６４）に収めるという余分なスケーリング変換が
必要になるが、スケーリング変換のゲート段数が除算器
全体に占める割合は１割程度なので、それよりも部分剰
余計算の反復回数を削減する効果の方が大きいために高
速除算器が実現できる。
【０００８】
【実施例】本発明の基数１６の除算器の基本構成を図１
に示す。被除数をＹ，除数をＸとする。そして被除数Ｙ
と除数Ｘの格納レジスタをそれぞれ１０，２０とする。
これらは、スケーリング操作が回路３によって施され
て、それぞれＹ′１１，Ｘ′２１に変換される。同時
に、除数Ｘ′の３倍（３Ｘ′２３），５倍（５Ｘ′２
５），７倍（７Ｘ′２７），９倍（９Ｘ′２９）もそれ
ぞれ計算される。Ｙ′とＸ′の値にもとづいて、４桁単
位に商が決定され（回路３０）、冗長２進加算器を使っ
て部分剰余計算が桁上げ伝播なしに実行される（回路４
０）。そして、部分剰余計算結果は４桁シフトされ、以
下同様に、次々の桁の商が決定されていく。
に示す。被除数をＹ，除数をＸとする。そして被除数Ｙ
と除数Ｘの格納レジスタをそれぞれ１０，２０とする。
これらは、スケーリング操作が回路３によって施され
て、それぞれＹ′１１，Ｘ′２１に変換される。同時
に、除数Ｘ′の３倍（３Ｘ′２３），５倍（５Ｘ′２
５），７倍（７Ｘ′２７），９倍（９Ｘ′２９）もそれ
ぞれ計算される。Ｙ′とＸ′の値にもとづいて、４桁単
位に商が決定され（回路３０）、冗長２進加算器を使っ
て部分剰余計算が桁上げ伝播なしに実行される（回路４
０）。そして、部分剰余計算結果は４桁シフトされ、以
下同様に、次々の桁の商が決定されていく。
【０００９】これらの演算回路３０，３１，・・・；４
０，４１，・・・は、図１に示すように、配列状に配置
される。最後に、決定された各桁の商ｑ(−１)，ｑ
(０)，ｑ(１)，ｑ(２)，・・・，ｑ(４ｐ−３),ｑ(４ｐ
−２),ｑ(４ｐ−１),ｑ(４ｐ)は冗長２進数で表現され
ているので、冗長２進から２進への変換器５０によって
通常の２進数に変換されて、最終的に商が求まる。
０，４１，・・・は、図１に示すように、配列状に配置
される。最後に、決定された各桁の商ｑ(−１)，ｑ
(０)，ｑ(１)，ｑ(２)，・・・，ｑ(４ｐ−３),ｑ(４ｐ
−２),ｑ(４ｐ−１),ｑ(４ｐ)は冗長２進数で表現され
ているので、冗長２進から２進への変換器５０によって
通常の２進数に変換されて、最終的に商が求まる。
【００１０】以下、詳細に説明すると、まず、被除数Ｙ
と除数Ｘはともに正規化されていて、０.１・・・ のか
たちをしているものとする。これらは、図５に示すよう
に、除数Ｘの範囲を［７２／６４，７３／６４）＝１.
００１０００・・・ に収めるというスケーリング変換
ＭによってそれぞれＹ′１１，Ｘ′２１に変換される。
すなわち、図５に示すように、除数Ｘの小数点以下２桁
目から８桁目の値を参照することによって変換し、Ｘ′
＝ＭＸ＝１.００１０００・・・ のかたちにする。図５
で、１の上の傍線は−１であることを表す。以下でも同
様の記述を使う。
と除数Ｘはともに正規化されていて、０.１・・・ のか
たちをしているものとする。これらは、図５に示すよう
に、除数Ｘの範囲を［７２／６４，７３／６４）＝１.
００１０００・・・ に収めるというスケーリング変換
ＭによってそれぞれＹ′１１，Ｘ′２１に変換される。
すなわち、図５に示すように、除数Ｘの小数点以下２桁
目から８桁目の値を参照することによって変換し、Ｘ′
＝ＭＸ＝１.００１０００・・・ のかたちにする。図５
で、１の上の傍線は−１であることを表す。以下でも同
様の記述を使う。
【００１１】図５に示したスケーリング変換Ｍを具体的
に実行するために、図２に示す回路３が設けられる。回
路３は、除数Ｘの小数点以下２桁目から８桁目の値にし
たがってオペランド１０，２０の値（図２では、ｊ桁目
の値を基準にｊ＋１〜ｊ−６桁目）をシフト・セレクト
する組み合せ回路６１，６２、冗長２進加算器（ＲＢ
Ａ.Ｂ)６３，除数Ｘ′の３倍（７３），５倍（７５），
７倍（７７），９倍(７９）回路および桁借り先見付き
減算器（ＢＬＢ)８１，８３，８５，８７，８９から構
成されている。
に実行するために、図２に示す回路３が設けられる。回
路３は、除数Ｘの小数点以下２桁目から８桁目の値にし
たがってオペランド１０，２０の値（図２では、ｊ桁目
の値を基準にｊ＋１〜ｊ−６桁目）をシフト・セレクト
する組み合せ回路６１，６２、冗長２進加算器（ＲＢ
Ａ.Ｂ)６３，除数Ｘ′の３倍（７３），５倍（７５），
７倍（７７），９倍(７９）回路および桁借り先見付き
減算器（ＢＬＢ)８１，８３，８５，８７，８９から構
成されている。
【００１２】冗長２進加算器(ＲＢＡ.Ｂ）６３は図３に
示す１桁分の回路を必要桁分並べて実現される。入力側
には、＋１と−１表現部の信号がともに１のときには、
＋１−１＝０だから、相殺してゼロにする回路が付加さ
れている。この機能によって、初段の冗長２進加算器が
不要になり、ゲート段数の節約になる。
示す１桁分の回路を必要桁分並べて実現される。入力側
には、＋１と−１表現部の信号がともに１のときには、
＋１−１＝０だから、相殺してゼロにする回路が付加さ
れている。この機能によって、初段の冗長２進加算器が
不要になり、ゲート段数の節約になる。
【００１３】Ｘ′＝ＭＸ，Ｙ′＝ＭＹ，商をＱとする
と、次の数１なる関係にあるので、スケーリング操作Ｍ
によっても正しく商が求まることがわかる。
と、次の数１なる関係にあるので、スケーリング操作Ｍ
によっても正しく商が求まることがわかる。
【００１４】
【数１】 Ｑ＝Ｙ／Ｘ＝(ＭＹ)／(ＭＸ)＝Ｙ′／Ｘ′ …（数１） 基数１６の除算は、数２の漸化式によって繰り返し演算
実行される。
実行される。
【００１５】
【数２】 Ｒ(ｐ＋１)＝１６・（Ｒ(ｐ)−ｑ(ｐ)・Ｘ′） …（数２） ここで、ｐは演算の繰り返しステップ数を表し、小数点
以下４ｐ−１，４ｐ，４ｐ＋１，４ｐ＋２桁目の商を決
定する演算に係わるものであることを示す。
以下４ｐ−１，４ｐ，４ｐ＋１，４ｐ＋２桁目の商を決
定する演算に係わるものであることを示す。
【００１６】Ｒ(ｐ)はｐステップ目の部分剰余計算を行
う前の部分剰余値であり、この値にもとづいて小数点以
下４ｐ−１，４ｐ，４ｐ＋１，４ｐ＋２桁目の商が決定
される。特に、Ｒ(０)＝Ｙ′である。そして、部分剰余
が冗長２進加算器を使って桁上げ伝播なしで求められ
る。その部分剰余結果が１６倍（４桁シフト）されて、
次の演算ステップｐ＋１で使われる部分剰余値Ｒ(ｐ＋
１)になる。
う前の部分剰余値であり、この値にもとづいて小数点以
下４ｐ−１，４ｐ，４ｐ＋１，４ｐ＋２桁目の商が決定
される。特に、Ｒ(０)＝Ｙ′である。そして、部分剰余
が冗長２進加算器を使って桁上げ伝播なしで求められ
る。その部分剰余結果が１６倍（４桁シフト）されて、
次の演算ステップｐ＋１で使われる部分剰余値Ｒ(ｐ＋
１)になる。
【００１７】図４は商数字選択回路を示す。部分剰余値
Ｒ(ｐ)の上位７桁（ｒ(−１)，ｒ(０)，ｒ(１)，ｒ
(２),ｒ(３)，ｒ(４)，ｒ(５)，：ｒ(ｊ）は小数点以下
ｊ桁目の部分剰余値を表す）から商、ｑ(４ｐ−１)，ｑ
(４ｐ)，ｑ(４ｐ＋１)，ｑ(４ｐ＋２)を決定する（図４
の回路６０）。
Ｒ(ｐ)の上位７桁（ｒ(−１)，ｒ(０)，ｒ(１)，ｒ
(２),ｒ(３)，ｒ(４)，ｒ(５)，：ｒ(ｊ）は小数点以下
ｊ桁目の部分剰余値を表す）から商、ｑ(４ｐ−１)，ｑ
(４ｐ)，ｑ(４ｐ＋１)，ｑ(４ｐ＋２)を決定する（図４
の回路６０）。
【００１８】図６は図４に示す冗長２進加算器（部分剰
余計算回路８０の組み合せで形成される）の加算を制御
する信号出力の割当てを示す。同図の関数値ｍはＸ′の
ｍ倍数を選択することを意味する。図６は除数Ｘをスケ
ーリング変換してＸ′を［７２／６４，７３／６４）の
範囲に収めることによって求められたものである。符号
信号ｓは、部分剰余値が非負のとき１で、負のとき０で
あり、加算制御信号の意味も兼ねている。
余計算回路８０の組み合せで形成される）の加算を制御
する信号出力の割当てを示す。同図の関数値ｍはＸ′の
ｍ倍数を選択することを意味する。図６は除数Ｘをスケ
ーリング変換してＸ′を［７２／６４，７３／６４）の
範囲に収めることによって求められたものである。符号
信号ｓは、部分剰余値が非負のとき１で、負のとき０で
あり、加算制御信号の意味も兼ねている。
【００１９】図７には、次の部分剰余結果の値の上位２
桁を、冗長２進加算器を使わずに、直接組み合せ回路で
求めるための関数値を示してある。符号信号ｓは、やは
り現在の部分剰余値が非負のとき１で、負のとき０であ
る。ｓが負のときは、関数値の正負の符号が互いに入れ
替わる。この組み合せ回路によって、図６に示す引数値
の上位２桁が先に確定され、商決定のための組み合せ回
路のゲート段数が節約される。なぜならば、もし、組み
合せ回路のかわりに冗長２進加算器で計算すると、引数
値の上位２桁よりさらに上位桁に冗長２進数の非ゼロ値
が発生し、これをゼロに還元するためにゲート段数を余
分に消費するからである。
桁を、冗長２進加算器を使わずに、直接組み合せ回路で
求めるための関数値を示してある。符号信号ｓは、やは
り現在の部分剰余値が非負のとき１で、負のとき０であ
る。ｓが負のときは、関数値の正負の符号が互いに入れ
替わる。この組み合せ回路によって、図６に示す引数値
の上位２桁が先に確定され、商決定のための組み合せ回
路のゲート段数が節約される。なぜならば、もし、組み
合せ回路のかわりに冗長２進加算器で計算すると、引数
値の上位２桁よりさらに上位桁に冗長２進数の非ゼロ値
が発生し、これをゼロに還元するためにゲート段数を余
分に消費するからである。
【００２０】また、図７の関数値の組み合せ回路は、図
４に示した商決定と部分剰余計算回路のゲート段数以内
に収まるだけの余裕をもっている。したがって、この組
み合せ回路はゲート段数を数える意味がないことから、
ここではその回路例を示すことを省略する。
４に示した商決定と部分剰余計算回路のゲート段数以内
に収まるだけの余裕をもっている。したがって、この組
み合せ回路はゲート段数を数える意味がないことから、
ここではその回路例を示すことを省略する。
【００２１】
【発明の効果】本発明によれば、従来、商１桁あたりの
決定において、基数２の除算器は論理段数１０段を必要
としていたのに対して、基数１６の除算器は４.７５ 段
で実現できるため、約５０パーセント以上の性能向上を
提供できるという効果がある。ただし、基数１６の除算
器は、基数２のものに比べて２〜３倍のゲート数を必要
とし、しかも設計はかなり複雑になる。
決定において、基数２の除算器は論理段数１０段を必要
としていたのに対して、基数１６の除算器は４.７５ 段
で実現できるため、約５０パーセント以上の性能向上を
提供できるという効果がある。ただし、基数１６の除算
器は、基数２のものに比べて２〜３倍のゲート数を必要
とし、しかも設計はかなり複雑になる。
【図１】本発明の一実施例の基数１６の除算器の構成
図。
図。
【図２】本発明の一実施例のスケーリング変換器のブロ
ック図。
ック図。
【図３】本発明の一実施例のスケーリング変換で使用す
る相殺機能付き冗長２進加算回路（１桁分）。
る相殺機能付き冗長２進加算回路（１桁分）。
【図４】本発明の一実施例の任意ステップの商決定とあ
る桁の部分剰余を計算する回路。
る桁の部分剰余を計算する回路。
【図５】本発明の一実施例のスケーリング変換を示す
図。
図。
【図６】冗長２進加算器の加算を制御する信号割当を示
す図。
す図。
【図７】部分剰余結果の値の上位２桁を組み合せ回路で
求めるための関数値を示す図。
求めるための関数値を示す図。
３…スケーリング変換回路、１０…被除数Ｙ格納レジス
タ、２０…除数Ｘ格納レジスタ、１１…スケーリング変
換された被除数Ｙ′格納レジスタ，２１，２３，２５，
２７，２９…スケーリング変換された除数Ｘ′のｎ倍値
格納レジスタ、３０，３１，３２，３９…商決定回路、
４０，４１，４２，４９…部分剰余計算回路、５０…冗
長２進から２進への変換回路、６０…商決定回路、６３
…スケーリング変換ブロックで使われる相殺機能付き冗
長２進加算回路、７３，７５，７７，７９…ｎ倍加算を
実行する冗長２進加算器、８０…任意桁の部分剰余計算
回路、８１，８３，８５，８７，８９…桁借り先見付き
減算器（ＢＬＢ）。
タ、２０…除数Ｘ格納レジスタ、１１…スケーリング変
換された被除数Ｙ′格納レジスタ，２１，２３，２５，
２７，２９…スケーリング変換された除数Ｘ′のｎ倍値
格納レジスタ、３０，３１，３２，３９…商決定回路、
４０，４１，４２，４９…部分剰余計算回路、５０…冗
長２進から２進への変換回路、６０…商決定回路、６３
…スケーリング変換ブロックで使われる相殺機能付き冗
長２進加算回路、７３，７５，７７，７９…ｎ倍加算を
実行する冗長２進加算器、８０…任意桁の部分剰余計算
回路、８１，８３，８５，８７，８９…桁借り先見付き
減算器（ＢＬＢ）。
Claims (3)
- 【請求項１】計算機システムの除算処理装置において、
部分剰余計算に冗長２進数と呼ばれる｛＋１，０，−
１｝の表現を利用する冗長２進加算器を設け、除数Ｘを
７２／６４≦Ｘ＜７３／６４の範囲にスケーリング変換
し、部分剰余値の上位７桁のみを参照することによって
商決定を簡単にすることを特徴とする除算器。 - 【請求項２】部分剰余計算において、次の結果の上位２
桁分については、部分剰余値の上位７桁を参照して組み
合せ回路によって直接求めることを特徴とする請求項１
に記載した除算器。 - 【請求項３】冗長２進加算回路の入力部に、＋１と−１
の値が同時に入力されたときに、ゼロに相殺する機能を
埋め込んだことを特徴とする冗長２進加算回路および該
回路を採用した請求項１に記載した除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042164A JPH07248899A (ja) | 1994-03-14 | 1994-03-14 | 除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042164A JPH07248899A (ja) | 1994-03-14 | 1994-03-14 | 除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248899A true JPH07248899A (ja) | 1995-09-26 |
Family
ID=12628328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042164A Pending JPH07248899A (ja) | 1994-03-14 | 1994-03-14 | 除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847986B2 (en) | 2000-02-07 | 2005-01-25 | Nec Corporation | Divider |
-
1994
- 1994-03-14 JP JP6042164A patent/JPH07248899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847986B2 (en) | 2000-02-07 | 2005-01-25 | Nec Corporation | Divider |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6763368B2 (en) | Method and apparatus for performing single-cycle addition or subtraction and comparison in redundant form arithmetic | |
| JPH02294819A (ja) | 浮動小数点数演算処理装置 | |
| JPH02196328A (ja) | 浮動小数点演算装置 | |
| US5184318A (en) | Rectangular array signed digit multiplier | |
| WO1993020502A1 (en) | Exponential/logarithmic computational apparatus and method | |
| JP3529828B2 (ja) | ポピュレーション・カウントの計算装置 | |
| Ma et al. | A Novel Modulo $2^{n}-2^{k}-1$ Adder for Residue Number System | |
| US5144576A (en) | Signed digit multiplier | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| US6813628B2 (en) | Method and apparatus for performing equality comparison in redundant form arithmetic | |
| US20040083255A1 (en) | Apparatus and method for performing operations implemented by iterative execution of a recurrence equation | |
| EP0840207A1 (en) | A microprocessor and method of operation thereof | |
| JPH07248899A (ja) | 除算器 | |
| JPH09222991A (ja) | 加算方法および加算器 | |
| US5351207A (en) | Methods and apparatus for subtraction with 3:2 carry-save adders | |
| JPH07248900A (ja) | 基数１６の除算器 | |
| SalehiTabrizi et al. | Designing Efficient Two-Level Reverse Converters for Moduli Set {2^ 2n+ 1-1, 2^ 2n, 2^ n-1\} 2 2 n+ 1-1, 2 2 n, 2 n-1 | |
| JPH07261982A (ja) | 基数２の除算器 | |
| JPH0667852A (ja) | 除算器 | |
| JPH0251732A (ja) | 浮動小数点演算器 | |
| JPH0424730B2 (ja) | ||
| US5588127A (en) | High speed microprocessor branch decision circuit | |
| AU672787B2 (en) | Exponential/Logarithmic Computational Apparatus and Method | |
| JP3122622B2 (ja) | 除算装置 | |
| Gowreesrinivas et al. | Performance Efficient Floating-Point Multiplication Using Unified Adder–Subtractor-Based Karatsuba Algorithm |