JPH0424730B2 - - Google Patents
Info
- Publication number
- JPH0424730B2 JPH0424730B2 JP63126066A JP12606688A JPH0424730B2 JP H0424730 B2 JPH0424730 B2 JP H0424730B2 JP 63126066 A JP63126066 A JP 63126066A JP 12606688 A JP12606688 A JP 12606688A JP H0424730 B2 JPH0424730 B2 JP H0424730B2
- Authority
- JP
- Japan
- Prior art keywords
- sum
- pseudo
- carry
- signal
- formula
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000007792 addition Methods 0.000 description 28
- 230000014509 gene expression Effects 0.000 description 23
- 238000000034 method Methods 0.000 description 18
- 230000007246 mechanism Effects 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 230000008030 elimination Effects 0.000 description 4
- 238000003379 elimination reaction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 241000030538 Thecla Species 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 241001125671 Eretmochelys imbricata Species 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013020 final formulation Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
以下の順にこの発明の詳細な説明を行う。
Ａ 産業上の利用分野
Ｂ 従来技術
Ｃ 発明が解決しようとする問題点
Ｄ 問題点を解決するための手段
Ｅ 実施例
E1 はじめに
E2 表記の説明
E3 SUMを得る新しい再帰式に用いる回路（第
１図〜第７図） E4 SUMを得る新しい再帰式の証明 E5 スキーマ間の全般的比較 E6 SUM。を生成する回路（第８図〜第２０
図） E7 実理例 Ｆ 発明の効果 Ａ 産業上の利用分野 この発明はデジタル・コンピユータ・システム
の算術演算ユニツトに関し、より具体的には２進
加算器に関する。 Ｂ 従来技術 コンピユータ・システムの算術演算操作たとえ
ば加算や減算は２つのオペランドに関して実行さ
れ、この場合オペランドの各々が所定数たとえば
Ｎ個のビツトを有し、算術演算操作の結果もＮビ
ツトである。 高速デジタル・コンピユータは比較的短かい時
間間隔たとえば１秒間に非常に多くの回数の算術
演算操作を実行するので、その操作の１つを実行
するのに必要な時間が重要なフアクタとなる。そ
のフアクタは操作の回数で乗じた上で効いてくる
からである。設計者は算術演算操作をより高速に
実行する公式を発案する必要にせまられている。 通常の加算機能たとえばキヤリー（桁借り）発
生およびキヤリー伝播についてはKai Hwangに
よるCOMPUTER ARITHMETIC
PRINCIPLES、ARCHITECTURE、AND
DESIGNに説明されている。これらの機能は通
常２つの経路から影響を受ける。１つの経路はビ
ツト位置にキヤリーを生成するものであり、もう
１つの経路は半和を生成するものである。通常の
再帰式はつぎにように導き出され、以下のとおり
のものである。 加算式 Ａ，Ｂ＝オペランド A0……Ai……Ao B0……Bi……Bo Ｓ＝結果 S0……Si……So すべての桁位置ｉにおいて桁位置ｉ＋１からキ
ヤリーが受け取られAi，Biとともに加算される。
つまり Ai Bi ＋ Ci+1 CiSi ただしCi+1は桁位置ｉ＋１からのキヤリー・ビ
ツトである。 各桁別オペランドの最高値は１であり、このた
めMAX〔Ai＋Bi＋Ci+1〕＝１＋１＋１＝３である。
数「３」を表わすには２ビツトが必要であるので
（２進コードで11）次桁位置へのキヤリーが生成
される。 すべての組合せは表１に示される。
１図〜第７図） E4 SUMを得る新しい再帰式の証明 E5 スキーマ間の全般的比較 E6 SUM。を生成する回路（第８図〜第２０
図） E7 実理例 Ｆ 発明の効果 Ａ 産業上の利用分野 この発明はデジタル・コンピユータ・システム
の算術演算ユニツトに関し、より具体的には２進
加算器に関する。 Ｂ 従来技術 コンピユータ・システムの算術演算操作たとえ
ば加算や減算は２つのオペランドに関して実行さ
れ、この場合オペランドの各々が所定数たとえば
Ｎ個のビツトを有し、算術演算操作の結果もＮビ
ツトである。 高速デジタル・コンピユータは比較的短かい時
間間隔たとえば１秒間に非常に多くの回数の算術
演算操作を実行するので、その操作の１つを実行
するのに必要な時間が重要なフアクタとなる。そ
のフアクタは操作の回数で乗じた上で効いてくる
からである。設計者は算術演算操作をより高速に
実行する公式を発案する必要にせまられている。 通常の加算機能たとえばキヤリー（桁借り）発
生およびキヤリー伝播についてはKai Hwangに
よるCOMPUTER ARITHMETIC
PRINCIPLES、ARCHITECTURE、AND
DESIGNに説明されている。これらの機能は通
常２つの経路から影響を受ける。１つの経路はビ
ツト位置にキヤリーを生成するものであり、もう
１つの経路は半和を生成するものである。通常の
再帰式はつぎにように導き出され、以下のとおり
のものである。 加算式 Ａ，Ｂ＝オペランド A0……Ai……Ao B0……Bi……Bo Ｓ＝結果 S0……Si……So すべての桁位置ｉにおいて桁位置ｉ＋１からキ
ヤリーが受け取られAi，Biとともに加算される。
つまり Ai Bi ＋ Ci+1 CiSi ただしCi+1は桁位置ｉ＋１からのキヤリー・ビ
ツトである。 各桁別オペランドの最高値は１であり、このた
めMAX〔Ai＋Bi＋Ci+1〕＝１＋１＋１＝３である。
数「３」を表わすには２ビツトが必要であるので
（２進コードで11）次桁位置へのキヤリーが生成
される。 すべての組合せは表１に示される。
【表】
表１のブール式
以下が真のときのみSi＝１である。
Si＝(2)または(3)または(5)または(8)
(2)＝Ci+1′Ai′Bi
ここでN′の表記はＮの否定を表わす。以下同
様である。 Ci+1＝０、Ai＝０かつBi＝１のときのみ(2)＝１
である。 (3)＝Ci+1′AiBi′ (5)＝Ci+1Ai′Bi′ (8)＝Ci+1AiBi したがつて、 Si＝Ci+1′Ai′Bi＋ Ci+1′AiBi＋ Ci+1Ai′Bi′＋ Si＝Ci+1′［Ai′Bi＋AiBi′］＋ Ci+1［Ai′Bi′＋AiBi］ Ai′Bi＋AiBi′ ＝排他的オア（Ｖ） Ai′Bi′＋AiBi ＝排他的オアの反転したがつて、 Si＝Ci+1［AiVBi］ ＋Ci+1［AiVBi 同様に、 Si＝Ci+1VAiVBi AiVBiは半和Hiとして定義される。 Si＝HiVCi+1 Ci＝(4)または(6)または(7)または(8) Ci＝Ci+1′AiBi＋Ci+1Ai′ Bi＋Ci+1AiBi′＋ Ci+1AiBi 前に現われた項にそれを同じ項を加えてもブー
ル式は変化しない。したがつて、 Ci＝Ci+1′AiBi＋Ci+1Ai′ Bi＋Ci+1AiBi′＋Ci+1 AiBi＋Ci+1AiBi Ci＝［Ci+1′＋Ci+1］AiBi＋ Ci+1［Ai′Bi＋AiBi′＋ AiBi］ しかし Ai′Bi＋AiBi′＋AiBi＝ Bi［Ai′＋Ai］＋AiBi′ Bi＋AiBi′＝（ブール式等価） ［Bi＋Ai］Ci+1′＋Ci+1＝1. したがつて、 Ci＝AiBi＋［Ai＋Bi］Ci+1 AiBiをGiと定義し、Ai＋BiをTiと定義する。 それゆえ、 Ci＝Gi＋TiCi+1 SUMi＝HiVCi+1 Ci＝Gi+TiCi+1 ただし、Ｖは排他的オアを示し、SUMiはビツ
トｉの和ある。 この式は実行するには比較的時間がかかる。こ
の式が、即時に計算される半和値Hiおよび前回
のキヤリー（Ci+2）の計算に依存する項Ci+1が必
要だからである。 同一の公式を使う、より優れた解決手法は、キ
ヤリー・ルツク・アヘツド（CLA：キヤリー辞
書引き）手法である。この手法を用いることによ
り加算器におけるキヤリー伝播が高速化される。
加算器の各ビツト位置に加えられるキヤリーは付
加的な論理回路によつて同時に生成される。 CLA手法を用いると改善が図られるけれども、
キヤリー操作はいぜん限界経路である。和SUM
は黙示的にも（すなわち先行グループのビツトヘ
ツド伝播するキヤリーを生成し、このキヤリーに
関連するSUMに関する公式を用いる）、また明示
的にも（すなわち今考慮しているビツト位置への
キヤリーを生成し、排他的オア操作を行つて
SUMを生成する）計算することができる。黙示
的計算では１グループへとキヤリーを生成したと
きから１ステージ分あとにSUMを生成し、明示
的計算では１グループへとキヤリーを生成したと
きから２ステージ分あとにSUMを生成する。 したがつて、この限界経路における遅延はキヤ
リーの生成によるものである。さらにSUMを得
るには、黙示的計算にしろ明示的計算にしろ適切
なキヤリーを生成したのち少なくとも１ステージ
必要である。 SUMを求める改良型の公式はIBMジヤーナ
ル・オブ・リサーチ・アンド・デベロツプメント
Vol.25、No.３、pp156−166の“High−Speed
Binary Adder”（Huey Ling著）に開示されて
いる。この再帰式はつぎのようなものである。 SUMi＝HiTi′＋TiHi′＋ KiHi+1Ti+1 ＝（HiVTi）＋KiHi+1 Ti+1 ただし Hi＝Ki＋Ti+1Hi+1；Ki ＝AiBi；Ti＝Ai＋Bi と定義する。 項Hiは常に定義されるとはかぎらない。 すなわち、Hiには何ら値が与えられない場合
がある。そして、このような場合のSUMiは何ら
意味を持たず、計算を行えない。 オペランドＡおよびＢがともに32ビツト幅とす
ると（各ビツトは０〜31の番号が付され、０が最
上位ビツトである）、 H31＝K31＋T32H32 である。 この場合、T32＝A32＋B32はT32が加算の範囲
外であることを意味し、役にたたない。したがつ
てH31とSUM30，31とは計算できない。なぜな
らばこれらはつぎのように記述されるからであ
る。 SUM31＝H31T31′＋T31H31′ ＋K31H32T32 SUM30＝H30T30′＋T30H30′ ＋K30H31T31 また、SUM31がH32を含むことも理解でき、こ
のH32はH32＝K32＋H33である。 これらパラメータはすべて定義されないから、
H32は計算できない。 さらにCLA操作が行われるとき、ｉ＝30，29
および28を代入してそれぞれつぎの結果となる。 H30＝K30＋T31H31＝K30＋ T31K31＋T31T32K32 H29＝K29＋T30H30＝K29＋ T30K30＋T30T31K31＋ T30T31K31＋T30T31 T32H32 (1)H28＝K28＋T29H29 ＝K28＋T29K29＋T29 T30K30＋T29T30T31 ＝K28＋T29K29＋T29 K31＋T29T30T31T32 H32 上述した式は意味のない量を有するという事実
にもかかわらず、すなわちH28はそれ自体に依存
し、定義されないという事実にもかかわらず、上
述Lingの論文ではH28はつぎのように定義されし
ばしば使用されている。 (2)H28＝K28＋T29H29 ＝K28＋T29K29＋T29 T30K30＋T29T30K31 K31＋T29T30T31T32 式(1)は、T29T30T31T32T33＝０のときのみ式(2)
と等価である。なぜならば、H32＝K32＋T33H33
および式(1)はつぎのように書き直せるからであ
る。 (3)H28＝K28＋T29H29 ＝K28＋T29K29＋T29 T30K30＋T29T30 T31K31＋T29T30T31 T32K32＋T29T30T31 T32T33H33 結局T29T30T31T32T33H33は未定義であり加算
の範囲ではパラメータを含まず、意味を持たな
い。したがつてこの項は２進０と同一と仮定する
ことはできない。 CLA手法は重畳となる。とくに、すべてのTi
KiはKiと等しく、省略すべきであつた。同様の結
論はすべての長さの加算にあてはまる。 Ｃ 発明が解決しようとする問題点 この発明の主たる目的はどのような技法にも適
用できる加算操作と等価な新規な一組の式を提供
することである。 この発明の他の目的はキヤリー・ルツク・アヘ
ツド回路を用いて実現できる加算器を提供し、こ
れにより並列モードで動作する加算器を提供する
ことである。 この発明のさらに他の目的は最大で３×８個の
アンド・オア・ブツクを用いて３つの論理ステー
ジ分の遅延しか生じない並列加算器を生成するこ
とである。ただしブツクとはブール式を計算でき
る論理素子を有する１または複数のセルである。
具体的には３×８は３線アンド・ゲートおよび８
線オア・ゲートの構造を意味する。 Ｄ 問題点を解決するための手段 この発明はコンピユータ算術演算ユニツトにお
ける加算の実行に必要な遅延を減少させる。また
この発明では加算操作と等価であることが証明さ
れたSUM式を提供するものである。このことは
再帰式が動作可能であることを保証する。SUM
を計算するのに必要な遅延を減少させるために、
重大な値が生成される。この値はキヤリーに較べ
遅延が少なくなつている。SUMは、通常の公式
に必要な遅延と同じか少ない遅延で実現できるブ
ール式を必要とするような方法で生成される。 この発明による機構に用いる公式は従来のもの
と異なつている。疑似値および新キヤリーは通常
の公式のキヤリーに較べ高速に動作するので、こ
の機構の新しい公式は高速な行を可能とするとと
もに加算との等価性を維持する。上述Lingの論
文と比較した場合、この発明のSUM式には項が
少なくなつている。実装したときにより小さなブ
ツクですみ、遅延を減少させる。新キヤリーは自
然数すべてについて定義され、これは未定義な量
の領域がないことを意味する。したがつてSUM
は常に正しい加算値を有することになる。この発
明の式は、除去すべき重畳度をともなうことなく
ルツク・アヘツド用の新キヤリーを生成する。疑
似値はCLA設計における遅延を改善するために
定義され、グループ・ルツク・アヘツドと結合さ
れ、定義された新キヤリーを生成する。この疑似
値は重畳度を有しないので、不必要な値を削除す
る手間もなく、また具現上不利となる操作も必要
がない。 新規な再帰式が加算機構用に提供される。この
式をどのような技法で実現するにしろ、リプル・
キヤリーまたは並列処理手法を用いることができ
る。この実装による加算回路は、疑似生成信号、
疑似伝送信号、疑似半加算信号および疑似伝送半
加算信号を生成する。新キヤリーはいかなる幅の
加算にも適合すべく定義され、また２進値とリプ
ルまたは並列処理構成用に選択されたSUM式と
を表わす。 すべての値は単一ビツト境界で用いることがで
き、またどのような選定グルーピング・ビツトに
も拡張できる。すべての式はどのような選定技法
すなわち選定グルーピングを用いても設計を容易
にでき、またハードウエア実理態様の加算器の効
率を向上させる。これは種々のブツク・セツトの
制約下でも同様である。 ２つの所定長Ｎのオペランドが加算器に供給さ
れ、最終結果はＮビツト・ストリングで表わされ
る正確な２進加算となる。リプル・キヤリーによ
る加算器においては、すべてのビツト位置につ
き、疑似伝送半和信号が、疑似半和信号、新キヤ
リー信号およびその補数と同様に生成される。新
リプル・キヤリーは疑似生成、疑似伝送および先
行の新キヤリーととにに生成される。 並列処理加算器においては、技法に応じ、その
技法に便利なSUM式が選ばれる。加算器の幅に
応じて便利なグルーピングが強制される。所定の
グルーピングおよびSUM式について、そのSUM
およびグルーピングにより指示されたグループ疑
似伝送および疑似生成信号に加えて、ビツト疑似
伝送半和および疑似半和が求められる。すべての
グループについて新キヤリーが導出され、求めら
れる。この新キヤリーは自己のグループ疑似生
成、疑似伝送信号および所定の先行グループの新
キヤリーを必要とする。 32ビツト並列処理加算器の設計に関していえ
ば、加算処理を反映し、しかも技術的な制約を考
慮した補助的な機構を用いて限界経路を短絡する
よう式に変更が加えられる。３×８アンド・オア
の最大ブツクの技術的制約がある場合でも、変更
後の式によればたつたの３つの論理ステージの遅
延しか生じない。 Ｅ 実施例 E1 はじめに 理解を容易にするため図面はブール式で説明さ
れる。式に現われるシンボルはつぎのように定義
する。ビツト位置については最上位桁を０とし、
最下位桁をｒとする。ｒ０である。サフイツク
スは高順位から低順位に付するものとする。変数
ｉ，ｍ，ｎは自然数であり、ｎ＋１は加算の幅で
ある。 この発明では、疑似値および新キヤリー（PSi）
を生成して全体の遅延を減少させている。疑似値
および新キヤリーはキヤリーと等価でも等しくも
ない。PSiにはキヤリーの場合に較べハードウエ
アも少ないし遅延も少ない。新しいSUM式は、
疑似値、新キヤリー項（SPi；任意の幅に加算に
切適に定義されている）およびSUMを表わすグ
ループ式によつて加算機構との等価性が維持され
るように作られた。新しいSUM式は、新キヤリ
ー生成後１ステージ分の遅延しかともなわないよ
うに実現することができる。 E2 表記の説明 １ Ｎ＝自然数 ２ Ｖ＝排他的オア ３ ｜＝未定義；値が、そのような値またはそれ
に関連する何らかの論理操作が意味を
持たない（すなわち値の属性を有しな
い）ものとして定義される。 ４ Ｆ（．）は明示的に述べられていない変数によ
つて決定されることを意味する。 E3 SUMを得る新しい再帰式に用いる回路（第
１図〜第７図） 第１図〜第７図は以下に示されるブール式によ
つて説明することができる。 第１図において、疑似生成信号Ｇ＊(i,n)はｉ
ｍのビツトｉからビツトｍによつて記述される。 Ｇ＊(i,n)＝０ ｉ＞ｎのとき Ｇ＊(i,n)＝Gi＋Gi+1＋Ti+1 Gi+2＋Ti+1Ti+2 Gi+3＋…＋Ti+1 Ti+2 Ti+3…Tn-1Gnif ｉｎのとき 第２図も参照すると、疑似伝送信号Ｔ（ｉ，ｍ）
はビツトｉからビツトｍによつて記述される。た
だしｉｍである。 T(i,n)＝１ ｉ＞ｎのとき T(i,n)＝TiTi+1Ti+2… Tn-1Tn ｉｎのとき 第３図も参照すると、新キヤリーPS(i,n)はビツ
トｉからビツトｍによつて記述される。ただしｉ
ｍである。 PS(i,n)＝Cin ｉ＞ｎのとき PS(i,n)＝Ｃ＊(i,n) ＋T(i+1、n+1)PS(n+1,z) ｉｎのとき ただしｚはｍ＜ｚを満たす自然数であり、Cin
は加算器へのキヤリーである。 また第４図を参照すると、疑似半和Hiは各ビ
ツトｉにつきつぎのように記述される。 Hi＝｜ ｉ＞ｎのとき Hi＝AiVBi ｉｎのとき また第４図は疑似伝送半和Miを各ビツトごと
に記述する。 Mi＝｜ Hi＝｜のとき Mi＝HiVTi+1 Hi≠｜のとき また第５図を参照すると、SUMを計算する式
が記述されている。ただし、式表理に関連する適
切な値がすでに計算されているという前提があ
る。 SUMi-1＝Mi-1PS(i,n) ＋Hi-1PS(i,n)′ 第５図により記述される式および第３図により
記述される式はパラメトリツクである。関連する
パラメータは任意である（すなわち何の規則もそ
れらに値を付与しない）。パラメータに付られる
唯一の規約はつぎのような定義のみである。 ｉｍ＜ｚ 以下の前提の下、SUM式の中の変数に種々の
境界を付与し、適切な代入を行つてPS（．）にお
ける再帰が除去され、またいくつかの系が得られ
る。 また第６図および第７図を参照して系の２つに
対するSUM式を計算するのに必要な回路が説明
される。 第６図はつぎのブール式を記述する。 SUMi-1＝Mi-1Ｇ＊(i,n)＋ Mi-1T(i+1,n+1) PS(n+1,z)＋Hi+1 T(i+1,n+1)′ Ｇ＊(i,n)′＋Hi-1 Ｇ＊(i,n)′ PS(n+1,z) 第７図はつぎの式を記述する。 SUMi-1＝Mi-1Ｇ＊(i,n)＋ Mi-1T(i+1,n+1) Ｇ＊(n+1,z)＋Mi-1 T(i+1,z+1) PS(z+1,z)＋Hi-1 T(i+1,n+1)′ Ｇ＊(i,n)′＋Hi-1 Ｇ＊(i,n)′T(n+2,z+1)′Ｇ ＊(n+1,z）′＋ Hi-1Ｇ＊(i,n)′ Ｇ＊(n+1,z)′ PS(z+1,k)′ E4 ．SUMを得る新しい再帰式の証明 以下で上述の定義およびSUM表現が加算機能
を保持すことが証明される。 補題 １ G(i,n)＝TiＧ＊(i,n) ｉ，ｍｎのとき 証 明 定義から、 G(i,n)＝Gi＋TiGi+1 ＋TiTi+1 Gi+1Gi+2＋…＋ TiTi+1Ti+2… Tn-1Gn ＝Gi＋TiGi+1 ＋T(i+1)Gi+2＋…＋ T(i,n-1)Gn しかし TiGi＝Gi したがつて G(i,n)＝Ti（Gi＋Gi+1＋Ti+1 Gi+2＋…＋ T(i+1,n-1)Gn） ＝TiＧ＊(i,n) 補題 ２ Ｇ＊(i,z)＝Ｇ＊(i,n) ＋T(i+1,n+1) Ｇ＊(n+1,z)ｍ＜ｚ対して 証 明 定義から、 Ｇ＊(i,z)＝Gi＋Gi+1Ti+1 Gi+2＋…＋Ti+1 …Tn-1Gn＋Ti+1 …Tn-1TnGn+1＋ Ti+1Ti+2…Tn Tn+1Gn+2＋…＋ Ti+1Ti+2… Tn-1TnTn+1… Tz-1Gz ＝Ｇ＊(i,n)＋T(i+1,n+1) （Gn+1＋Gn＋２ …＋Tn+2＋… Tz-1Gz） ＝Ｇ＊(i,n)＋T(i+1、n+1) Ｇ＊(n+1,z) 補題 ３ PS(n,z)＝PS(n,o) ＝Ｇ＊(n,o)＋T(n+1,o)Cin 証 明 ケース１ Ｚｎのとき 定義から（第３図） PS(n,z)＝Ｇ＊(n,z) ＋T(n+1,z+1) PS(z+1,x) Ｘは所定のＮ 定義（第１図）および整理について Ｇ＊(n,z)＝Gn＋Gn+1＋Tn+1Gn ＋２＋…＋Tn+1Tn+2 …To-1Go＋Tn+1 Tn+2Tn+3…To To+1（Go+1＋Go+2 ＋…＋To+2…Tz-1 Gz） しかし定義（第２図）から Go+1＋Go+2＋…＋To+2 …Tz-1Gz＝Ｇ＊(o+1,z) ＝OThus Ｇ＊(n,z)＝Ｇ＊(n,o) T(n+1,z+1)＝Tn+1Tn+2… ToTo+1…Tz1＝T(n+1,o) T(o+1,z+1) しかし T(o+1,z+1)＝１ したがつて T(n+1,z+1) ＝T(n+1,o) 定義から（第３図） PS(z+1,x)＝Cinなぜならｚ＋１＞ ｎであるから。 したがつて PS(n,z) ＝Ｇ＊(n,o)＋T(n+1,o) Cin Ｚｎのとき という結論に達する。 ケース２：ｚ＜ｎのとき （0.0）PS(n,z)＝Ｇ＊(n,z) ＋T(n+1，ｚ＋１）PS(z+1,x) ただし （0.1）ｚ＜Ｘｎまたは（0.2）Ｘ＞ｎ サブ・ケース１ （0.1）はつぎのような自然数の系統があるこ
とを意味する。 ｚ＜Ｘ＜X0＜X1＜X2＜…＜Xj＜Xi ただしXi＝ｎ 代入および定義２（0.1）から PS(n,z)＝Ｇ＊(n,z) ＋T(n+1、z+1) Ｇ＊(z+1,x)＋ T(n+1,x+1)Ｇ＊（ｘ＋ １，x0）＋T(n+1,x0+1) Ｇ＊(x0+1,x1）＋ T(n+1,x1+1)Ｇ＊ （x1＋１，x2）＋…＋ T(n+1,xj)Ｇ＊(xj,xi) ＋T(n+1,xi+1) PS(o+1,y) 必要な回数だけ補題２を適用して PS(n,z)＝PS(n,o) したがつてサブ・ケース１について補題が維持
される。 サブ・ケース２ （0.2）は、代入によつて（0.0）がつぎのよう
に書き換えられることを示唆する。 PS(n,z)＝Ｇ＊(n,z) ＋T(n+1,z+1) Ｇ＊(z+1,o)＋ T(n+1,z+1) T(z+2,o)＋PS(o+1,x) 補題２およびPS（．）の定義から、 PS(n,z)＝Ｇ＊(n,o) ＋T(n+1、o)Cin 補題３はサブ・ケース２を維持する。 定理 １ 以下の式の組は加算と等価である。 （2.1） SUMi-1＝Mi-1 PS(i,n) ＋Hi-1PS(i,n)′ （2.2） PSi,n＝Ｇ＊(i,n) T(i+1,n+1) PS(n+1,z) 証 明 （2.1）はつぎの点を示唆する。 SUMi-1＝（Hi-1′Ti＋Hi-1 Ti′）PS(i,n)＋Hi-1 PS(i,n)′ ＝Hi-1′TiPS(i,n) ＋Hi-1Ti′PS(i,n) ＋Hi-1PS(i,n)′ ＝Hi-1′TiPS(i,n) ＋Hi-1（Ti′PS(i,n) ＋PS(i,n)′） ＝Hi-1′TiPS(i,n) ＋Hi-1（Ti′PS(i,n)′） ＝Hi-1′TiPS(i,n) ＋Hi-1（TiPS(i,n)′） ＝Hi-1VTiPS(i,n) ケース１：ｉ＞ｎ＋１のとき ｉ＞ｎ＋１であれば定義より（第４図） SUMi-1＝１ ケース２：ｉ＝ｎ＋１のとき 定義より（第２図および第３図） Ti＝１かつPS(i,n)＝Cin したがつてTiPS(i,n)＝CinかつSUMn＝HnVCin したがつて式（2.1）および（2.2）の組は最下
位ビツトに関し加算と等価である。 ケース３：ｉ＜ｎ＋１のとき P(i,n)が式（2.2）で定義されるときビツト位置
ｉ−１へのキヤリーCiがTiPS(i,n)と等価であるこ
とを証明する必要がある。 Ci＝G(i,o)＋T(i,o)Cinとすれば、 (1) G(i,o)＋T(i,o)Cin ＝TiPS(i,n) 補題３から PS(i,n)＝Ｇ＊(i,o)＋ T(i+1,o)Cin したがつて TiPS(i,n)＝Ti（Ｇ＊(i,o)＋ T(i+1,o)Cin） ＝TiＧ＊(i,o)＋ TiT(i+1,o)Cin しかし TiＧ＊(i,o)＝G(i,o) （補題１） そして定義から TiT(i+1,o)＝T(i,o) したがつて G(i,o)＋T(i,o)Cin＝ TiPS(i,n) 式（2.1）および（2.2）はパラメトリツクであ
る。関連するパラメータは任意である（すなわち
式に値を属性付ける規則がない）。先の定義によ
り唯一パラメータに課される規約はｉｍ＜ｚで
ある。 上の前提を利用し、SUM式に入力される変数
に種々の境界を付与し、適切な代入を行うと、
PS（．）における再帰が除去でき、いくつかはつ
ぎの系として報告することができる。 系１（１個の再帰の除去） つぎの１組の式は加算と等価である。 （2.3） SUMi-1＝Mi-1Ｇ＊(i,n)＋Mi-1T(i+1,n+1
） PS(n+1,z)＋Hi-1T(i+1,n+1)′Ｇ＊(i,n)′＋
Hi-1Ｇ＊(i,n)′PS(n+1,z)′ （2.4） PS(n+1,z) ＝Ｇ＊(n+1,z) ＋T(n+2,z+1) PS(z+1,k) 証 明 （2.2）を（2.1）に直接代入し、かつｉｍ＜
ｚ＜ｋによる。 系２（２個の再帰の除去） つぎの１組の式は加算と等価である。 （2.5） SUMi-1＝Mi-1 Ｇ＊(i,n)＋Mi-1T(i+1,n+1) PS(z+1,k)＋Hi-1 T(i+1,n+1)′ Ｇ＊(i,n)′＋Mi-1Ｇ＊(i,n)′ T(n+2,Z+1)′ Ｇ＊(n+1,z)′＋Hi-1Ｇ＊(i,n
）′Ｇ＊(n+1,z)′ PS(z+1,k)′ （2.6） PS(z+1,k) ＝Ｇ＊(z+1,x)＋T(z+2,k+1) PS(k+1,x) 証 明 ｉｍ＜ｚ＜ｋ＜ｘの下、系１と同様の手順を
行う。 系３（３個の再帰の除去） つぎの１組の式は加算と等価である。 （2.7） SUMi-1＝Mi-1 Ｇ＊(i,n)＋Mi-1T(i+1,n+1) Ｇ＊(n+1,z)＋Mi-1T(i+1,z+1)′Ｇ＊(z+1,k)
＋ Mi-1T(i+1,k+1)PS(k+1,x)＋Mi-1T(i+1,n+
１）′Ｇ＊(i,n)′＋Hi-1Ｇ＊(i,n)′T(n+2,z+1)′ Ｇ＊(n+1,z)′H(i-1)Ｇ＊(i,n)Ｇ＊(n+1,z)′
Ｇ＊(z+1,k)′ T(z+2,k+2)′＋Hi-1 Ｇ＊(i,n)′Ｇ＊(n+1,z)′ Ｇ＊(z+1,k)′PS(k+1,x)′ （2.8） PS(k+1,x)＝Ｇ＊ (k+1,x)＋T(k+2,x+1) PS(x+1,v) 証 明 ｉｍ＜ｚ＜ｋ＜ｘ＜ｖの下、系１と同様の手
順を行う。 定理 ２ すべての再帰の除去において、 (1) 得られた式は再帰的な２つの項を有する。す
なわち１つの項は新キヤリーを含み、他の１つ
の項はその補数を含む。 (2) 先の除去操作に関連して２つのオア項が付加
される。 (3) 再帰を含む項は最大幅のアンドである。 (4) ｍ線が先の除去操作における最大の多線アン
ドであればｍ＋１線が今回の除去操作における
最大の多線アンドである。 帰納法による証明 定理１および系１は帰納の基礎事項が真である
こと（すなわちｉ＝０およびｉ＝１について）を
意味する。 除去ｉについて真であるとする。この場合 (1) Fi（．）が再帰的でないブール式であり、かつ
Ri（．）、Yi（．）、Ｇ＊ｉ（．）およびTi（．）が再
帰
的な項でなければｉ番目の除去について、 ）（2.9）SUM(i-1)＝Fi（．）＋Ri（．）PSi（．）＋Yi
（．）PSi（．）′ （2.10）PSi（．）＝Gi（．）Ti（．）PSi+1（．） (2) 先の除去でｎ−２個の項があつたなら、
（2.9）はｎ個の項を有する。 (3) 項Ri（．）、PS（．）およびYi（．）PS（．）′
がｍ
線アンドである。ただし、ｍは（2.9）の最大
線数である。 (4) 先の除去の最大線のアンドはｍ−１である。 この定理はｉ＋１についても成立することが
証明されなければならない。（2.9）に（2.10）
を代入して SUMi＝Fi（．）＋Ri（．）Gi＊（．） ＋Ri（．）Ti（．）PSi+1 （．）＋Yi（．）Gi（．）′ Ti（．）′＋Yi（．）Ｇ＊i （．）′PSi+1（．）′ したがつてｉ＋１番目の除去によつて (1) SUMに関連するすべての項のうち２つは再
帰的である。 (2) 関連する項の数はｎ＋２である。 (3) Yi（．）PSi（．）およびRi（．）PS（．）が最大
線
のアンドであり、かつFi（．）が変化していない
とすれば、最大幅のアンドはYi（．）Gi＊
（．）′Ti（．）′Ri（．）Ti（．）PSi+1（．）′お
よびYi
（．）Gi＊（．）′PSi+1（．）の項である。Yi（．）
Ｇ＊i（．）′PSi+1（．）′は２個の再帰項も含む。
アンドの幅はｍであるので、上記のすべての値
は、ｍ＋１線アンドである。 したがつてこの定理はすべての再帰の除去に
ついて成立する。 定理 ３ SUMを計算する式は(i+2)×2(i+1)のアンド・アオ
機構である。ｉは除去された再帰の数である。 帰納による証明 ｉ＝０について この定理は成立する。なぜならば（2.1）は２
×２のアンド・オアだからである。 これが、ｉについて真であるとする。ｉ＋１に
ついてSUMが（ｉ＋３）×２（ｉ＋２）のアン
ド・オアであることを証明する。 この定理がｉについて成立するとし、また定理
２を用いて、ｉ＋１番目の再帰の除去は最大線の
アンドがｉ＋２＋１＝ｉ＋３であり、かつ最大線
のオアが２（ｉ＋１）＋２＝２（ｉ＋２）であるこ
とを示唆する。したがつてSUMは（ｉ＋３）×２
（ｉ＋２）のアンド・オアとなり、すべての再帰
の除去について定理が成立する。 E5.スキーマ間の全般的比較 所定の技法を考慮したとき、どのスキーマも１
またはそれ以上のアルゴリズムで実現することが
できるけれども、１つの事実が依然ユニークなま
まである。すなわち所定の機能をその正または負
の入力から記述する式が黙示的または明示的にゲ
ートの幅を決定し、この結果、その機能を最適に
実現するのに必要な等価的なブツクを決定すると
いうことである。実際の技法はゲートまたはブツ
クの幅が任意となることを許さないので、そのよ
うな式が選定された技法のための適切なアルゴリ
ズムで所定の機能を最良に実現する際に対応する
論理レベルを決定するということができる。そし
て、各論理レベルに１つの遅延と多数のセルが関
連付けられるので（これらは論理設計の主たる考
慮点のうちの２つである）、主ある式は効率およ
び範囲を決定する。 このような前提はつぎのことを意味する。すな
わち１つの機能（たとえば加算）に２つの行式が
存在するならば、主たる項のみを利用して公式化
されたそれらのアンド・オアの式を比較して、効
率と領域に関するコストとを測定することができ
る。 この発明の目的の１つは加算器の限界経路を短
絡することであり、通常の処理に対するこの発明
の優越性を明らかにすることである。技法および
アルゴリズムと独立に、関与する式がその固有の
性質として実現上より優れていることを明らかに
することで十分である。これはつぎの点を明らか
にすることで達成される。すなわち、まず限界経
路に関与する主たる式の幅が通常の加算手法のそ
れより短かく、さらにこの発明における限界経路
の式を生成するのに必要な領域がより小さいとい
うことである。これは、たとえこの新しいスキー
マにより記述されるSUMの最終公式がよりハー
ドウエアを複雑にするとしても、このワードウエ
アが限界経路以外の経路としか関与しないからで
ある。主たる式の幅、限界経路と関与する領域が
少なければ、限界経路は改善される。 加算機能に関し、両スキーマではともに限界経
路の遅延は再帰を含む遅延である。すなわち
（１，ｂ）により記述されるCiおよび（2.2）によ
り記述されるPS(i,n)である。しかしSUMを決定
する他の式は直ちに計算することができる。 定理 ４ ＃が主たる入力から始まるPS(i,n)を生成するの
に必要なオア項の数であるとすると、Ciを生成す
るのに２＃−１個の項が必要となる。 証 明 補題３より PS(i,n)＝Ｇ＊(i,o)＋T(i+1,o)C(i,o) ｇ，ｔをＧ＊(i,o)およびT(i+1,o)Cinにそれぞれ必
要なオア項とすると、 ＃＝ｇ＋ｔ Ci＝G(i,o)＋T(i,o)Cin とすると、補題１から G(i,o)＝TiＧ＊(i,o)＝Gi＋TiG(i+1,o) Ｇ＊(i,o)＝Gi＋G(i+1,o) したがつてG(i+1,o)はｇ−１個のオア項を有す
る。Tiが２個のオア項を有するとすると、 G(i,o)は１＋２（ｇ−１）＝2g−１個の項を有す
る。 Gi,oが他にオア項を生成しないとすると、 T(i,o)＝TiT(i+1,o)という定義から、T(i,o)が2t個のオ
ア項を有し、Ciが２（ｇ＋ｔ）−１＝２＃−１個の
オア項を有する。 定理 ５ P(i,n)を完全に展開すると、P(i,n)はちようど
2(n-i+1)個のオア項を有する。 証 明 Ｇ＊(i,o)は １＋１＋２＋22＋23＋…… ＋2(n
様である。 Ci+1＝０、Ai＝０かつBi＝１のときのみ(2)＝１
である。 (3)＝Ci+1′AiBi′ (5)＝Ci+1Ai′Bi′ (8)＝Ci+1AiBi したがつて、 Si＝Ci+1′Ai′Bi＋ Ci+1′AiBi＋ Ci+1Ai′Bi′＋ Si＝Ci+1′［Ai′Bi＋AiBi′］＋ Ci+1［Ai′Bi′＋AiBi］ Ai′Bi＋AiBi′ ＝排他的オア（Ｖ） Ai′Bi′＋AiBi ＝排他的オアの反転したがつて、 Si＝Ci+1［AiVBi］ ＋Ci+1［AiVBi 同様に、 Si＝Ci+1VAiVBi AiVBiは半和Hiとして定義される。 Si＝HiVCi+1 Ci＝(4)または(6)または(7)または(8) Ci＝Ci+1′AiBi＋Ci+1Ai′ Bi＋Ci+1AiBi′＋ Ci+1AiBi 前に現われた項にそれを同じ項を加えてもブー
ル式は変化しない。したがつて、 Ci＝Ci+1′AiBi＋Ci+1Ai′ Bi＋Ci+1AiBi′＋Ci+1 AiBi＋Ci+1AiBi Ci＝［Ci+1′＋Ci+1］AiBi＋ Ci+1［Ai′Bi＋AiBi′＋ AiBi］ しかし Ai′Bi＋AiBi′＋AiBi＝ Bi［Ai′＋Ai］＋AiBi′ Bi＋AiBi′＝（ブール式等価） ［Bi＋Ai］Ci+1′＋Ci+1＝1. したがつて、 Ci＝AiBi＋［Ai＋Bi］Ci+1 AiBiをGiと定義し、Ai＋BiをTiと定義する。 それゆえ、 Ci＝Gi＋TiCi+1 SUMi＝HiVCi+1 Ci＝Gi+TiCi+1 ただし、Ｖは排他的オアを示し、SUMiはビツ
トｉの和ある。 この式は実行するには比較的時間がかかる。こ
の式が、即時に計算される半和値Hiおよび前回
のキヤリー（Ci+2）の計算に依存する項Ci+1が必
要だからである。 同一の公式を使う、より優れた解決手法は、キ
ヤリー・ルツク・アヘツド（CLA：キヤリー辞
書引き）手法である。この手法を用いることによ
り加算器におけるキヤリー伝播が高速化される。
加算器の各ビツト位置に加えられるキヤリーは付
加的な論理回路によつて同時に生成される。 CLA手法を用いると改善が図られるけれども、
キヤリー操作はいぜん限界経路である。和SUM
は黙示的にも（すなわち先行グループのビツトヘ
ツド伝播するキヤリーを生成し、このキヤリーに
関連するSUMに関する公式を用いる）、また明示
的にも（すなわち今考慮しているビツト位置への
キヤリーを生成し、排他的オア操作を行つて
SUMを生成する）計算することができる。黙示
的計算では１グループへとキヤリーを生成したと
きから１ステージ分あとにSUMを生成し、明示
的計算では１グループへとキヤリーを生成したと
きから２ステージ分あとにSUMを生成する。 したがつて、この限界経路における遅延はキヤ
リーの生成によるものである。さらにSUMを得
るには、黙示的計算にしろ明示的計算にしろ適切
なキヤリーを生成したのち少なくとも１ステージ
必要である。 SUMを求める改良型の公式はIBMジヤーナ
ル・オブ・リサーチ・アンド・デベロツプメント
Vol.25、No.３、pp156−166の“High−Speed
Binary Adder”（Huey Ling著）に開示されて
いる。この再帰式はつぎのようなものである。 SUMi＝HiTi′＋TiHi′＋ KiHi+1Ti+1 ＝（HiVTi）＋KiHi+1 Ti+1 ただし Hi＝Ki＋Ti+1Hi+1；Ki ＝AiBi；Ti＝Ai＋Bi と定義する。 項Hiは常に定義されるとはかぎらない。 すなわち、Hiには何ら値が与えられない場合
がある。そして、このような場合のSUMiは何ら
意味を持たず、計算を行えない。 オペランドＡおよびＢがともに32ビツト幅とす
ると（各ビツトは０〜31の番号が付され、０が最
上位ビツトである）、 H31＝K31＋T32H32 である。 この場合、T32＝A32＋B32はT32が加算の範囲
外であることを意味し、役にたたない。したがつ
てH31とSUM30，31とは計算できない。なぜな
らばこれらはつぎのように記述されるからであ
る。 SUM31＝H31T31′＋T31H31′ ＋K31H32T32 SUM30＝H30T30′＋T30H30′ ＋K30H31T31 また、SUM31がH32を含むことも理解でき、こ
のH32はH32＝K32＋H33である。 これらパラメータはすべて定義されないから、
H32は計算できない。 さらにCLA操作が行われるとき、ｉ＝30，29
および28を代入してそれぞれつぎの結果となる。 H30＝K30＋T31H31＝K30＋ T31K31＋T31T32K32 H29＝K29＋T30H30＝K29＋ T30K30＋T30T31K31＋ T30T31K31＋T30T31 T32H32 (1)H28＝K28＋T29H29 ＝K28＋T29K29＋T29 T30K30＋T29T30T31 ＝K28＋T29K29＋T29 K31＋T29T30T31T32 H32 上述した式は意味のない量を有するという事実
にもかかわらず、すなわちH28はそれ自体に依存
し、定義されないという事実にもかかわらず、上
述Lingの論文ではH28はつぎのように定義されし
ばしば使用されている。 (2)H28＝K28＋T29H29 ＝K28＋T29K29＋T29 T30K30＋T29T30K31 K31＋T29T30T31T32 式(1)は、T29T30T31T32T33＝０のときのみ式(2)
と等価である。なぜならば、H32＝K32＋T33H33
および式(1)はつぎのように書き直せるからであ
る。 (3)H28＝K28＋T29H29 ＝K28＋T29K29＋T29 T30K30＋T29T30 T31K31＋T29T30T31 T32K32＋T29T30T31 T32T33H33 結局T29T30T31T32T33H33は未定義であり加算
の範囲ではパラメータを含まず、意味を持たな
い。したがつてこの項は２進０と同一と仮定する
ことはできない。 CLA手法は重畳となる。とくに、すべてのTi
KiはKiと等しく、省略すべきであつた。同様の結
論はすべての長さの加算にあてはまる。 Ｃ 発明が解決しようとする問題点 この発明の主たる目的はどのような技法にも適
用できる加算操作と等価な新規な一組の式を提供
することである。 この発明の他の目的はキヤリー・ルツク・アヘ
ツド回路を用いて実現できる加算器を提供し、こ
れにより並列モードで動作する加算器を提供する
ことである。 この発明のさらに他の目的は最大で３×８個の
アンド・オア・ブツクを用いて３つの論理ステー
ジ分の遅延しか生じない並列加算器を生成するこ
とである。ただしブツクとはブール式を計算でき
る論理素子を有する１または複数のセルである。
具体的には３×８は３線アンド・ゲートおよび８
線オア・ゲートの構造を意味する。 Ｄ 問題点を解決するための手段 この発明はコンピユータ算術演算ユニツトにお
ける加算の実行に必要な遅延を減少させる。また
この発明では加算操作と等価であることが証明さ
れたSUM式を提供するものである。このことは
再帰式が動作可能であることを保証する。SUM
を計算するのに必要な遅延を減少させるために、
重大な値が生成される。この値はキヤリーに較べ
遅延が少なくなつている。SUMは、通常の公式
に必要な遅延と同じか少ない遅延で実現できるブ
ール式を必要とするような方法で生成される。 この発明による機構に用いる公式は従来のもの
と異なつている。疑似値および新キヤリーは通常
の公式のキヤリーに較べ高速に動作するので、こ
の機構の新しい公式は高速な行を可能とするとと
もに加算との等価性を維持する。上述Lingの論
文と比較した場合、この発明のSUM式には項が
少なくなつている。実装したときにより小さなブ
ツクですみ、遅延を減少させる。新キヤリーは自
然数すべてについて定義され、これは未定義な量
の領域がないことを意味する。したがつてSUM
は常に正しい加算値を有することになる。この発
明の式は、除去すべき重畳度をともなうことなく
ルツク・アヘツド用の新キヤリーを生成する。疑
似値はCLA設計における遅延を改善するために
定義され、グループ・ルツク・アヘツドと結合さ
れ、定義された新キヤリーを生成する。この疑似
値は重畳度を有しないので、不必要な値を削除す
る手間もなく、また具現上不利となる操作も必要
がない。 新規な再帰式が加算機構用に提供される。この
式をどのような技法で実現するにしろ、リプル・
キヤリーまたは並列処理手法を用いることができ
る。この実装による加算回路は、疑似生成信号、
疑似伝送信号、疑似半加算信号および疑似伝送半
加算信号を生成する。新キヤリーはいかなる幅の
加算にも適合すべく定義され、また２進値とリプ
ルまたは並列処理構成用に選択されたSUM式と
を表わす。 すべての値は単一ビツト境界で用いることがで
き、またどのような選定グルーピング・ビツトに
も拡張できる。すべての式はどのような選定技法
すなわち選定グルーピングを用いても設計を容易
にでき、またハードウエア実理態様の加算器の効
率を向上させる。これは種々のブツク・セツトの
制約下でも同様である。 ２つの所定長Ｎのオペランドが加算器に供給さ
れ、最終結果はＮビツト・ストリングで表わされ
る正確な２進加算となる。リプル・キヤリーによ
る加算器においては、すべてのビツト位置につ
き、疑似伝送半和信号が、疑似半和信号、新キヤ
リー信号およびその補数と同様に生成される。新
リプル・キヤリーは疑似生成、疑似伝送および先
行の新キヤリーととにに生成される。 並列処理加算器においては、技法に応じ、その
技法に便利なSUM式が選ばれる。加算器の幅に
応じて便利なグルーピングが強制される。所定の
グルーピングおよびSUM式について、そのSUM
およびグルーピングにより指示されたグループ疑
似伝送および疑似生成信号に加えて、ビツト疑似
伝送半和および疑似半和が求められる。すべての
グループについて新キヤリーが導出され、求めら
れる。この新キヤリーは自己のグループ疑似生
成、疑似伝送信号および所定の先行グループの新
キヤリーを必要とする。 32ビツト並列処理加算器の設計に関していえ
ば、加算処理を反映し、しかも技術的な制約を考
慮した補助的な機構を用いて限界経路を短絡する
よう式に変更が加えられる。３×８アンド・オア
の最大ブツクの技術的制約がある場合でも、変更
後の式によればたつたの３つの論理ステージの遅
延しか生じない。 Ｅ 実施例 E1 はじめに 理解を容易にするため図面はブール式で説明さ
れる。式に現われるシンボルはつぎのように定義
する。ビツト位置については最上位桁を０とし、
最下位桁をｒとする。ｒ０である。サフイツク
スは高順位から低順位に付するものとする。変数
ｉ，ｍ，ｎは自然数であり、ｎ＋１は加算の幅で
ある。 この発明では、疑似値および新キヤリー（PSi）
を生成して全体の遅延を減少させている。疑似値
および新キヤリーはキヤリーと等価でも等しくも
ない。PSiにはキヤリーの場合に較べハードウエ
アも少ないし遅延も少ない。新しいSUM式は、
疑似値、新キヤリー項（SPi；任意の幅に加算に
切適に定義されている）およびSUMを表わすグ
ループ式によつて加算機構との等価性が維持され
るように作られた。新しいSUM式は、新キヤリ
ー生成後１ステージ分の遅延しかともなわないよ
うに実現することができる。 E2 表記の説明 １ Ｎ＝自然数 ２ Ｖ＝排他的オア ３ ｜＝未定義；値が、そのような値またはそれ
に関連する何らかの論理操作が意味を
持たない（すなわち値の属性を有しな
い）ものとして定義される。 ４ Ｆ（．）は明示的に述べられていない変数によ
つて決定されることを意味する。 E3 SUMを得る新しい再帰式に用いる回路（第
１図〜第７図） 第１図〜第７図は以下に示されるブール式によ
つて説明することができる。 第１図において、疑似生成信号Ｇ＊(i,n)はｉ
ｍのビツトｉからビツトｍによつて記述される。 Ｇ＊(i,n)＝０ ｉ＞ｎのとき Ｇ＊(i,n)＝Gi＋Gi+1＋Ti+1 Gi+2＋Ti+1Ti+2 Gi+3＋…＋Ti+1 Ti+2 Ti+3…Tn-1Gnif ｉｎのとき 第２図も参照すると、疑似伝送信号Ｔ（ｉ，ｍ）
はビツトｉからビツトｍによつて記述される。た
だしｉｍである。 T(i,n)＝１ ｉ＞ｎのとき T(i,n)＝TiTi+1Ti+2… Tn-1Tn ｉｎのとき 第３図も参照すると、新キヤリーPS(i,n)はビツ
トｉからビツトｍによつて記述される。ただしｉ
ｍである。 PS(i,n)＝Cin ｉ＞ｎのとき PS(i,n)＝Ｃ＊(i,n) ＋T(i+1、n+1)PS(n+1,z) ｉｎのとき ただしｚはｍ＜ｚを満たす自然数であり、Cin
は加算器へのキヤリーである。 また第４図を参照すると、疑似半和Hiは各ビ
ツトｉにつきつぎのように記述される。 Hi＝｜ ｉ＞ｎのとき Hi＝AiVBi ｉｎのとき また第４図は疑似伝送半和Miを各ビツトごと
に記述する。 Mi＝｜ Hi＝｜のとき Mi＝HiVTi+1 Hi≠｜のとき また第５図を参照すると、SUMを計算する式
が記述されている。ただし、式表理に関連する適
切な値がすでに計算されているという前提があ
る。 SUMi-1＝Mi-1PS(i,n) ＋Hi-1PS(i,n)′ 第５図により記述される式および第３図により
記述される式はパラメトリツクである。関連する
パラメータは任意である（すなわち何の規則もそ
れらに値を付与しない）。パラメータに付られる
唯一の規約はつぎのような定義のみである。 ｉｍ＜ｚ 以下の前提の下、SUM式の中の変数に種々の
境界を付与し、適切な代入を行つてPS（．）にお
ける再帰が除去され、またいくつかの系が得られ
る。 また第６図および第７図を参照して系の２つに
対するSUM式を計算するのに必要な回路が説明
される。 第６図はつぎのブール式を記述する。 SUMi-1＝Mi-1Ｇ＊(i,n)＋ Mi-1T(i+1,n+1) PS(n+1,z)＋Hi+1 T(i+1,n+1)′ Ｇ＊(i,n)′＋Hi-1 Ｇ＊(i,n)′ PS(n+1,z) 第７図はつぎの式を記述する。 SUMi-1＝Mi-1Ｇ＊(i,n)＋ Mi-1T(i+1,n+1) Ｇ＊(n+1,z)＋Mi-1 T(i+1,z+1) PS(z+1,z)＋Hi-1 T(i+1,n+1)′ Ｇ＊(i,n)′＋Hi-1 Ｇ＊(i,n)′T(n+2,z+1)′Ｇ ＊(n+1,z）′＋ Hi-1Ｇ＊(i,n)′ Ｇ＊(n+1,z)′ PS(z+1,k)′ E4 ．SUMを得る新しい再帰式の証明 以下で上述の定義およびSUM表現が加算機能
を保持すことが証明される。 補題 １ G(i,n)＝TiＧ＊(i,n) ｉ，ｍｎのとき 証 明 定義から、 G(i,n)＝Gi＋TiGi+1 ＋TiTi+1 Gi+1Gi+2＋…＋ TiTi+1Ti+2… Tn-1Gn ＝Gi＋TiGi+1 ＋T(i+1)Gi+2＋…＋ T(i,n-1)Gn しかし TiGi＝Gi したがつて G(i,n)＝Ti（Gi＋Gi+1＋Ti+1 Gi+2＋…＋ T(i+1,n-1)Gn） ＝TiＧ＊(i,n) 補題 ２ Ｇ＊(i,z)＝Ｇ＊(i,n) ＋T(i+1,n+1) Ｇ＊(n+1,z)ｍ＜ｚ対して 証 明 定義から、 Ｇ＊(i,z)＝Gi＋Gi+1Ti+1 Gi+2＋…＋Ti+1 …Tn-1Gn＋Ti+1 …Tn-1TnGn+1＋ Ti+1Ti+2…Tn Tn+1Gn+2＋…＋ Ti+1Ti+2… Tn-1TnTn+1… Tz-1Gz ＝Ｇ＊(i,n)＋T(i+1,n+1) （Gn+1＋Gn＋２ …＋Tn+2＋… Tz-1Gz） ＝Ｇ＊(i,n)＋T(i+1、n+1) Ｇ＊(n+1,z) 補題 ３ PS(n,z)＝PS(n,o) ＝Ｇ＊(n,o)＋T(n+1,o)Cin 証 明 ケース１ Ｚｎのとき 定義から（第３図） PS(n,z)＝Ｇ＊(n,z) ＋T(n+1,z+1) PS(z+1,x) Ｘは所定のＮ 定義（第１図）および整理について Ｇ＊(n,z)＝Gn＋Gn+1＋Tn+1Gn ＋２＋…＋Tn+1Tn+2 …To-1Go＋Tn+1 Tn+2Tn+3…To To+1（Go+1＋Go+2 ＋…＋To+2…Tz-1 Gz） しかし定義（第２図）から Go+1＋Go+2＋…＋To+2 …Tz-1Gz＝Ｇ＊(o+1,z) ＝OThus Ｇ＊(n,z)＝Ｇ＊(n,o) T(n+1,z+1)＝Tn+1Tn+2… ToTo+1…Tz1＝T(n+1,o) T(o+1,z+1) しかし T(o+1,z+1)＝１ したがつて T(n+1,z+1) ＝T(n+1,o) 定義から（第３図） PS(z+1,x)＝Cinなぜならｚ＋１＞ ｎであるから。 したがつて PS(n,z) ＝Ｇ＊(n,o)＋T(n+1,o) Cin Ｚｎのとき という結論に達する。 ケース２：ｚ＜ｎのとき （0.0）PS(n,z)＝Ｇ＊(n,z) ＋T(n+1，ｚ＋１）PS(z+1,x) ただし （0.1）ｚ＜Ｘｎまたは（0.2）Ｘ＞ｎ サブ・ケース１ （0.1）はつぎのような自然数の系統があるこ
とを意味する。 ｚ＜Ｘ＜X0＜X1＜X2＜…＜Xj＜Xi ただしXi＝ｎ 代入および定義２（0.1）から PS(n,z)＝Ｇ＊(n,z) ＋T(n+1、z+1) Ｇ＊(z+1,x)＋ T(n+1,x+1)Ｇ＊（ｘ＋ １，x0）＋T(n+1,x0+1) Ｇ＊(x0+1,x1）＋ T(n+1,x1+1)Ｇ＊ （x1＋１，x2）＋…＋ T(n+1,xj)Ｇ＊(xj,xi) ＋T(n+1,xi+1) PS(o+1,y) 必要な回数だけ補題２を適用して PS(n,z)＝PS(n,o) したがつてサブ・ケース１について補題が維持
される。 サブ・ケース２ （0.2）は、代入によつて（0.0）がつぎのよう
に書き換えられることを示唆する。 PS(n,z)＝Ｇ＊(n,z) ＋T(n+1,z+1) Ｇ＊(z+1,o)＋ T(n+1,z+1) T(z+2,o)＋PS(o+1,x) 補題２およびPS（．）の定義から、 PS(n,z)＝Ｇ＊(n,o) ＋T(n+1、o)Cin 補題３はサブ・ケース２を維持する。 定理 １ 以下の式の組は加算と等価である。 （2.1） SUMi-1＝Mi-1 PS(i,n) ＋Hi-1PS(i,n)′ （2.2） PSi,n＝Ｇ＊(i,n) T(i+1,n+1) PS(n+1,z) 証 明 （2.1）はつぎの点を示唆する。 SUMi-1＝（Hi-1′Ti＋Hi-1 Ti′）PS(i,n)＋Hi-1 PS(i,n)′ ＝Hi-1′TiPS(i,n) ＋Hi-1Ti′PS(i,n) ＋Hi-1PS(i,n)′ ＝Hi-1′TiPS(i,n) ＋Hi-1（Ti′PS(i,n) ＋PS(i,n)′） ＝Hi-1′TiPS(i,n) ＋Hi-1（Ti′PS(i,n)′） ＝Hi-1′TiPS(i,n) ＋Hi-1（TiPS(i,n)′） ＝Hi-1VTiPS(i,n) ケース１：ｉ＞ｎ＋１のとき ｉ＞ｎ＋１であれば定義より（第４図） SUMi-1＝１ ケース２：ｉ＝ｎ＋１のとき 定義より（第２図および第３図） Ti＝１かつPS(i,n)＝Cin したがつてTiPS(i,n)＝CinかつSUMn＝HnVCin したがつて式（2.1）および（2.2）の組は最下
位ビツトに関し加算と等価である。 ケース３：ｉ＜ｎ＋１のとき P(i,n)が式（2.2）で定義されるときビツト位置
ｉ−１へのキヤリーCiがTiPS(i,n)と等価であるこ
とを証明する必要がある。 Ci＝G(i,o)＋T(i,o)Cinとすれば、 (1) G(i,o)＋T(i,o)Cin ＝TiPS(i,n) 補題３から PS(i,n)＝Ｇ＊(i,o)＋ T(i+1,o)Cin したがつて TiPS(i,n)＝Ti（Ｇ＊(i,o)＋ T(i+1,o)Cin） ＝TiＧ＊(i,o)＋ TiT(i+1,o)Cin しかし TiＧ＊(i,o)＝G(i,o) （補題１） そして定義から TiT(i+1,o)＝T(i,o) したがつて G(i,o)＋T(i,o)Cin＝ TiPS(i,n) 式（2.1）および（2.2）はパラメトリツクであ
る。関連するパラメータは任意である（すなわち
式に値を属性付ける規則がない）。先の定義によ
り唯一パラメータに課される規約はｉｍ＜ｚで
ある。 上の前提を利用し、SUM式に入力される変数
に種々の境界を付与し、適切な代入を行うと、
PS（．）における再帰が除去でき、いくつかはつ
ぎの系として報告することができる。 系１（１個の再帰の除去） つぎの１組の式は加算と等価である。 （2.3） SUMi-1＝Mi-1Ｇ＊(i,n)＋Mi-1T(i+1,n+1
） PS(n+1,z)＋Hi-1T(i+1,n+1)′Ｇ＊(i,n)′＋
Hi-1Ｇ＊(i,n)′PS(n+1,z)′ （2.4） PS(n+1,z) ＝Ｇ＊(n+1,z) ＋T(n+2,z+1) PS(z+1,k) 証 明 （2.2）を（2.1）に直接代入し、かつｉｍ＜
ｚ＜ｋによる。 系２（２個の再帰の除去） つぎの１組の式は加算と等価である。 （2.5） SUMi-1＝Mi-1 Ｇ＊(i,n)＋Mi-1T(i+1,n+1) PS(z+1,k)＋Hi-1 T(i+1,n+1)′ Ｇ＊(i,n)′＋Mi-1Ｇ＊(i,n)′ T(n+2,Z+1)′ Ｇ＊(n+1,z)′＋Hi-1Ｇ＊(i,n
）′Ｇ＊(n+1,z)′ PS(z+1,k)′ （2.6） PS(z+1,k) ＝Ｇ＊(z+1,x)＋T(z+2,k+1) PS(k+1,x) 証 明 ｉｍ＜ｚ＜ｋ＜ｘの下、系１と同様の手順を
行う。 系３（３個の再帰の除去） つぎの１組の式は加算と等価である。 （2.7） SUMi-1＝Mi-1 Ｇ＊(i,n)＋Mi-1T(i+1,n+1) Ｇ＊(n+1,z)＋Mi-1T(i+1,z+1)′Ｇ＊(z+1,k)
＋ Mi-1T(i+1,k+1)PS(k+1,x)＋Mi-1T(i+1,n+
１）′Ｇ＊(i,n)′＋Hi-1Ｇ＊(i,n)′T(n+2,z+1)′ Ｇ＊(n+1,z)′H(i-1)Ｇ＊(i,n)Ｇ＊(n+1,z)′
Ｇ＊(z+1,k)′ T(z+2,k+2)′＋Hi-1 Ｇ＊(i,n)′Ｇ＊(n+1,z)′ Ｇ＊(z+1,k)′PS(k+1,x)′ （2.8） PS(k+1,x)＝Ｇ＊ (k+1,x)＋T(k+2,x+1) PS(x+1,v) 証 明 ｉｍ＜ｚ＜ｋ＜ｘ＜ｖの下、系１と同様の手
順を行う。 定理 ２ すべての再帰の除去において、 (1) 得られた式は再帰的な２つの項を有する。す
なわち１つの項は新キヤリーを含み、他の１つ
の項はその補数を含む。 (2) 先の除去操作に関連して２つのオア項が付加
される。 (3) 再帰を含む項は最大幅のアンドである。 (4) ｍ線が先の除去操作における最大の多線アン
ドであればｍ＋１線が今回の除去操作における
最大の多線アンドである。 帰納法による証明 定理１および系１は帰納の基礎事項が真である
こと（すなわちｉ＝０およびｉ＝１について）を
意味する。 除去ｉについて真であるとする。この場合 (1) Fi（．）が再帰的でないブール式であり、かつ
Ri（．）、Yi（．）、Ｇ＊ｉ（．）およびTi（．）が再
帰
的な項でなければｉ番目の除去について、 ）（2.9）SUM(i-1)＝Fi（．）＋Ri（．）PSi（．）＋Yi
（．）PSi（．）′ （2.10）PSi（．）＝Gi（．）Ti（．）PSi+1（．） (2) 先の除去でｎ−２個の項があつたなら、
（2.9）はｎ個の項を有する。 (3) 項Ri（．）、PS（．）およびYi（．）PS（．）′
がｍ
線アンドである。ただし、ｍは（2.9）の最大
線数である。 (4) 先の除去の最大線のアンドはｍ−１である。 この定理はｉ＋１についても成立することが
証明されなければならない。（2.9）に（2.10）
を代入して SUMi＝Fi（．）＋Ri（．）Gi＊（．） ＋Ri（．）Ti（．）PSi+1 （．）＋Yi（．）Gi（．）′ Ti（．）′＋Yi（．）Ｇ＊i （．）′PSi+1（．）′ したがつてｉ＋１番目の除去によつて (1) SUMに関連するすべての項のうち２つは再
帰的である。 (2) 関連する項の数はｎ＋２である。 (3) Yi（．）PSi（．）およびRi（．）PS（．）が最大
線
のアンドであり、かつFi（．）が変化していない
とすれば、最大幅のアンドはYi（．）Gi＊
（．）′Ti（．）′Ri（．）Ti（．）PSi+1（．）′お
よびYi
（．）Gi＊（．）′PSi+1（．）の項である。Yi（．）
Ｇ＊i（．）′PSi+1（．）′は２個の再帰項も含む。
アンドの幅はｍであるので、上記のすべての値
は、ｍ＋１線アンドである。 したがつてこの定理はすべての再帰の除去に
ついて成立する。 定理 ３ SUMを計算する式は(i+2)×2(i+1)のアンド・アオ
機構である。ｉは除去された再帰の数である。 帰納による証明 ｉ＝０について この定理は成立する。なぜならば（2.1）は２
×２のアンド・オアだからである。 これが、ｉについて真であるとする。ｉ＋１に
ついてSUMが（ｉ＋３）×２（ｉ＋２）のアン
ド・オアであることを証明する。 この定理がｉについて成立するとし、また定理
２を用いて、ｉ＋１番目の再帰の除去は最大線の
アンドがｉ＋２＋１＝ｉ＋３であり、かつ最大線
のオアが２（ｉ＋１）＋２＝２（ｉ＋２）であるこ
とを示唆する。したがつてSUMは（ｉ＋３）×２
（ｉ＋２）のアンド・オアとなり、すべての再帰
の除去について定理が成立する。 E5.スキーマ間の全般的比較 所定の技法を考慮したとき、どのスキーマも１
またはそれ以上のアルゴリズムで実現することが
できるけれども、１つの事実が依然ユニークなま
まである。すなわち所定の機能をその正または負
の入力から記述する式が黙示的または明示的にゲ
ートの幅を決定し、この結果、その機能を最適に
実現するのに必要な等価的なブツクを決定すると
いうことである。実際の技法はゲートまたはブツ
クの幅が任意となることを許さないので、そのよ
うな式が選定された技法のための適切なアルゴリ
ズムで所定の機能を最良に実現する際に対応する
論理レベルを決定するということができる。そし
て、各論理レベルに１つの遅延と多数のセルが関
連付けられるので（これらは論理設計の主たる考
慮点のうちの２つである）、主ある式は効率およ
び範囲を決定する。 このような前提はつぎのことを意味する。すな
わち１つの機能（たとえば加算）に２つの行式が
存在するならば、主たる項のみを利用して公式化
されたそれらのアンド・オアの式を比較して、効
率と領域に関するコストとを測定することができ
る。 この発明の目的の１つは加算器の限界経路を短
絡することであり、通常の処理に対するこの発明
の優越性を明らかにすることである。技法および
アルゴリズムと独立に、関与する式がその固有の
性質として実現上より優れていることを明らかに
することで十分である。これはつぎの点を明らか
にすることで達成される。すなわち、まず限界経
路に関与する主たる式の幅が通常の加算手法のそ
れより短かく、さらにこの発明における限界経路
の式を生成するのに必要な領域がより小さいとい
うことである。これは、たとえこの新しいスキー
マにより記述されるSUMの最終公式がよりハー
ドウエアを複雑にするとしても、このワードウエ
アが限界経路以外の経路としか関与しないからで
ある。主たる式の幅、限界経路と関与する領域が
少なければ、限界経路は改善される。 加算機能に関し、両スキーマではともに限界経
路の遅延は再帰を含む遅延である。すなわち
（１，ｂ）により記述されるCiおよび（2.2）によ
り記述されるPS(i,n)である。しかしSUMを決定
する他の式は直ちに計算することができる。 定理 ４ ＃が主たる入力から始まるPS(i,n)を生成するの
に必要なオア項の数であるとすると、Ciを生成す
るのに２＃−１個の項が必要となる。 証 明 補題３より PS(i,n)＝Ｇ＊(i,o)＋T(i+1,o)C(i,o) ｇ，ｔをＧ＊(i,o)およびT(i+1,o)Cinにそれぞれ必
要なオア項とすると、 ＃＝ｇ＋ｔ Ci＝G(i,o)＋T(i,o)Cin とすると、補題１から G(i,o)＝TiＧ＊(i,o)＝Gi＋TiG(i+1,o) Ｇ＊(i,o)＝Gi＋G(i+1,o) したがつてG(i+1,o)はｇ−１個のオア項を有す
る。Tiが２個のオア項を有するとすると、 G(i,o)は１＋２（ｇ−１）＝2g−１個の項を有す
る。 Gi,oが他にオア項を生成しないとすると、 T(i,o)＝TiT(i+1,o)という定義から、T(i,o)が2t個のオ
ア項を有し、Ciが２（ｇ＋ｔ）−１＝２＃−１個の
オア項を有する。 定理 ５ P(i,n)を完全に展開すると、P(i,n)はちようど
2(n-i+1)個のオア項を有する。 証 明 Ｇ＊(i,o)は １＋１＋２＋22＋23＋…… ＋2(n
Claims (1)
- 【特許請求の範囲】 １ つぎの(1)〜(3)の各手段を有することを特徴と
する、所定ビツトの２つのオペランドＡおよびＢ
を加算する加算器。 (1) つぎの(a)〜(d)の信号を生成する手段。 (a) 疑似生成信号Ｇ＊(i,n)。これはつぎのよう
に規定される。 Ｇ＊(i,n)＝０：ｉ＞ｎのとき Ｇ＊(i,n)＝Gi＋Gi+1＋Ti+1Gi+2＋Ti+1Gi+2Gi+3
＋…＋Ti+1Ti+2Ti+3…Tn-1Gn ：ｉｎのとき ただしｎは加算のビツト幅より１だけ小さい数
である。 Gi＝AiBi Ti＝Ai＋Bi ここでAiおよびBiはオペランドＡおよびＢのｉ
番目のビツト桁位置である。 (b) 疑似伝送信号T(i,n)。これはつぎのように
規定される。 T(i,n)＝１ ： ｉ＞ｎのとき T(i,n)＝TiTi+1Ti+2……Tn-1Tn ： ｉｎの
とき (c) 疑似半和信号Hioこれはつぎにように規定
される。 Hiは未定義 ： ｉ＞ｎのとき Hi＝AiVBi ： ｉｎのとき ただしＶは排他的オアを示す。 (d) 疑似伝送半和信号Mioこれはつぎのように
規定される。 Miは未定義 ： Hiが未定義のとき Mi＝HiVTi+1 ：Hiが未定義でないとき。 (2) 疑似キヤリー信号PS(i,n)を生成する手段。こ
の疑似キヤリー信号PS(i,n)はつぎのように規定
される。 PS(i,n)＝Cin ： ｉ＞ｎのとき PS(i,n)＝Ｇ＊(i,n)＋T(i+1,n+1) PS(n+1,z) ：ｉ
ｎのときただしCinは加算器自体への外部からの
キヤリーであり、ｚはｍ＜ｚを満たす自然数であ
る。 (3) 上記(a)〜(d)の信号および疑似キヤリー信号
PS(i,n)に基づいて各ビツト桁位置の和SUMiを
つぎの式にしたがつて生成する手段。 SUMi-1＝Mi-1P(i,n) ＋Hi-1PS(i,n)′ ただし（′）は反転信号を示す。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/066,364 US4942548A (en) | 1987-06-25 | 1987-06-25 | Parallel adder having removed dependencies |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS649523A JPS649523A (en) | 1989-01-12 |
| JPH0424730B2 true JPH0424730B2 (ja) | 1992-04-27 |
Family
ID=22069030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126066A Granted JPS649523A (en) | 1987-06-25 | 1988-05-25 | Adder |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4942548A (ja) |
| EP (1) | EP0296344B1 (ja) |
| JP (1) | JPS649523A (ja) |
| DE (1) | DE3854284T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0478731A4 (en) * | 1990-04-04 | 1993-09-22 | International Business Machines Corporation | Early scism alu status determination apparatus |
| JP4531838B2 (ja) * | 2006-09-28 | 2010-08-25 | 富士通株式会社 | 桁上先見回路および桁上先見方法 |
| US7991820B1 (en) | 2007-08-07 | 2011-08-02 | Leslie Imre Sohay | One step binary summarizer |
| WO2010045378A2 (en) * | 2008-10-14 | 2010-04-22 | The Research Foundation Of State University Of New York (Sunyrf) | Generating partial sums |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384647A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | High-speed adder for binary and decimal |
| US4157590A (en) * | 1978-01-03 | 1979-06-05 | International Business Machines Corporation | Programmable logic array adder |
| GB2011669B (en) * | 1978-01-03 | 1982-01-13 | Ibm | Programmable logic array adders |
| US4348736A (en) * | 1978-10-05 | 1982-09-07 | International Business Machines Corp. | Programmable logic array adder |
| IL59907A0 (en) * | 1980-04-23 | 1980-06-30 | Nathan Grundland | Arithmetic logic unit |
| US4737926A (en) * | 1986-01-21 | 1988-04-12 | Intel Corporation | Optimally partitioned regenerative carry lookahead adder |
-
1987
- 1987-06-25 US US07/066,364 patent/US4942548A/en not_active Expired - Fee Related
-
1988
- 1988-05-06 EP EP88107310A patent/EP0296344B1/en not_active Expired - Lifetime
- 1988-05-06 DE DE3854284T patent/DE3854284T2/de not_active Expired - Fee Related
- 1988-05-25 JP JP63126066A patent/JPS649523A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0296344A2 (en) | 1988-12-28 |
| DE3854284T2 (de) | 1996-03-28 |
| DE3854284D1 (de) | 1995-09-14 |
| EP0296344B1 (en) | 1995-08-09 |
| JPS649523A (en) | 1989-01-12 |
| EP0296344A3 (en) | 1991-01-30 |
| US4942548A (en) | 1990-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Vergos et al. | On modulo 2^ n+ 1 adder design | |
| US4228520A (en) | High speed multiplier using carry-save/propagate pipeline with sparse carries | |
| US20040117424A1 (en) | High-speed/low power finite impulse response filter | |
| JP2002108606A (ja) | スティッキービット生成回路及び乗算器 | |
| JPH0542011B2 (ja) | ||
| JP2002099208A (ja) | マルチプレシジョン整数演算の実行方法および装置 | |
| JP3813127B2 (ja) | ３つのゲートのクリティカル・パスを有するワイド加算器 | |
| JPS62256034A (ja) | パイプライン演算ユニツト | |
| JP3388819B2 (ja) | 数値計算を実行するプロセスおよびそのプロセスを実現する演算装置 | |
| Sakthivel et al. | Low power area optimized and high speed carry select adder using optimized half sum and carry generation unit for FIR filter | |
| JPH0424730B2 (ja) | ||
| US7693925B2 (en) | Multiplicand shifting in a linear systolic array modular multiplier | |
| US5351207A (en) | Methods and apparatus for subtraction with 3:2 carry-save adders | |
| JPH0464091B2 (ja) | ||
| US5239498A (en) | Methods and apparatus for improved quotient correction in nonrestoring division computation circuits | |
| JPH0370416B2 (ja) | ||
| Veena et al. | Low power high speed brent kung adder using spst | |
| US6631393B1 (en) | Method and apparatus for speculative addition using a limited carry | |
| JP2681968B2 (ja) | 演算処理装置 | |
| Jyoti Singh et al. | Study of Area-delay and Energy Efficient Multi-operand Binary Tree Adder | |
| JPH0644047A (ja) | 並列化借りルックアヘッド減算器 | |
| JPH0621983B2 (ja) | 乗算器 | |
| Pai et al. | Overflow detection in multioperand addition | |
| JP2812365B2 (ja) | 乗算回路 | |
| Lee et al. | Self-timed shared division and square-root implementation using full redundant signed digit numbers |