JP2972498B2 - 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器 - Google Patents

論理回路の自動設計方法、そのシステム及びその装置並びに乗算器

Info

Publication number
JP2972498B2
JP2972498B2 JP5218780A JP21878093A JP2972498B2 JP 2972498 B2 JP2972498 B2 JP 2972498B2 JP 5218780 A JP5218780 A JP 5218780A JP 21878093 A JP21878093 A JP 21878093A JP 2972498 B2 JP2972498 B2 JP 2972498B2
Authority
JP
Japan
Prior art keywords
circuit
information indicating
multiplicand
partial product
multiplier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5218780A
Other languages
English (en)
Other versions
JPH0773227A (ja
Inventor
保 西山
真太郎 津幡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP5218780A priority Critical patent/JP2972498B2/ja
Priority to KR1019940018889A priority patent/KR0126626B1/ko
Priority to TW083107256A priority patent/TW401557B/zh
Priority to CN94115596A priority patent/CN1102260C/zh
Priority to DE69435167T priority patent/DE69435167D1/de
Priority to EP94113808A priority patent/EP0642093B1/en
Priority to DE69434806T priority patent/DE69434806T2/de
Priority to EP06118102A priority patent/EP1752870B1/en
Priority to US08/300,802 priority patent/US5600569A/en
Priority to EP04018295A priority patent/EP1475699B8/en
Priority to DE69435179T priority patent/DE69435179D1/de
Publication of JPH0773227A publication Critical patent/JPH0773227A/ja
Application granted granted Critical
Publication of JP2972498B2 publication Critical patent/JP2972498B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/4824—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices using signed-digit representation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Complex Calculations (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Image Generation (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理回路の自動設計方
法、特に、乗算器又は乗算器を含む論理回路の自動設計
方法、そのシステム及びその装置並びに乗算器に関する
ものである。
【０００２】
【従来の技術】ディジタルデータを乗算する乗算器は、
単体のＬＳＩとして用いられるほか、ＤＳＰ（digital
signal processor）などのＬＳＩへの内蔵用としても多
く用いられている。この種の乗算器においては、乗算ビ
ット幅の増大や用途の多様化などに伴い、一層の高速化
や、回路規模、チップ面積の低減が求められ、種々の乗
算方法を適用した回路方式が提案されている。
【０００３】例えば、最も高速な乗算方法の一つであ
る、２ビットブースのリコード方式を用いた乗算方法
が、「日経エレクトロニクス」（１９７８年５月２９日
号７６頁〜８９頁）に示されている。この乗算方法は、
以下のようなアルゴリズムによって乗算の高速化などを
図っている。
【０００４】例えば、ｍビット幅の乗数Ｙとｎビット幅
の被乗数Ｘとを乗算する場合、乗数Ｙは２の補数表現で
次の（１）式のように表される。
【０００５】
【数１】
【０００６】但し、ｙm ＝ｙs であり、ｑはｍが偶数の
場合にｑ＝ｍ／２で示され、ｍが奇数の場合にｑ＝（ｍ
−１）／２で示される。また、ｙ0 は便宜上の値でｙ0
＝０である。
【０００７】したがって、ＸとＹとの積Ｐは、
【数２】 となる。
【０００８】ここで、ｙ2i、ｙ2i+1、ｙ2i+2は、それぞ
れ０又は１の値をとるから、（ｙ2i＋ｙ2i+1−２
ｙ2i+2）は、（表１）に示すように、０、±１又は±２
となり、各部分積は、０、±Ｘ又は±２Ｘの何れかに２
2iを乗じたものになる。
【０００９】
【表１】
【００１０】そこで、各部分積を生成する回路は、主と
して被乗数±Ｘを２倍するために１ビットシフトするシ
フタと、仮数（０、±Ｘ又は±２Ｘ）を２2i倍（重み付
け）するために２ビットずつシフトするシフタとから構
成することができる。
【００１１】また、部分積の総和を求める回路の論理段
数は、部分積の数がｑ＝ｍ／２個（ｍが偶数）又はｑ＝
（ｍ−１）／２個（ｍが奇数）となるので、２入力加算
器を２分木状に接続する場合、概ｌｏｇ2 ｍ−１段（ｍ
が偶数）又はｌｏｇ2 （ｍ−１）−１段（ｍが奇数）に
なる。
【００１２】また、２ビットブースのリコード方式以外
の高速乗算器として、冗長二進数による乗算器が特許公
開平０３−０１７７３７号公報に提案されている。
【００１３】前記のような乗算器では、例えば乗数が２
４ビットの場合、部分積数が１２個、論理段数が４段と
なる。
【００１４】一方、乗算速度の高速化や回路規模の低減
は、前記のような乗算アルゴリズムの性能向上によるも
のに限らず、論理素子レベルでの回路の最適化などによ
っても図られている。
【００１５】すなわち、近年では、乗算器や乗算器を含
む論理回路は、多くの場合自動設計装置を用いて設計さ
れる。この種の装置においては、論理素子レベルの回路
情報をチップに実装される実装素子レベルの回路情報に
展開する際などに、回路の一部をより論理素子や論理段
数の少ない等価な回路に置換するなどして、冗長な回路
部分の削除などを行なうようになっている。
【００１６】このような自動設計装置は、回路に要求さ
れる機能がハードウェア記述言語などにより表された機
能記述情報が入力されると、これを、主として、機能の
みが定義された仮想の機能素子から成る回路を表す、内
部表現形式の機能回路情報に変換し、さらに、実際に存
在する論理素子から成る回路を示す論理回路情報に変換
した後、特定のテクノロジーで実装される実装素子が割
り付けられた回路を示す実装回路情報を生成するように
なっている。
【００１７】また、前記機能記述情報によって示される
機能に乗算が含まれる場合には、例えば、あらかじめハ
ードウェアマクロとしてライブラリに登録された所定の
ビット幅（４、８、１７、３２ビットなど）の汎用的な
乗算器が適用可能であれば、それが割り付けられたり、
ライブラリに登録されていない乗算器が必要な場合に
は、加算シフト型の乗算器などを構成する論理回路が新
たに生成されたりするようになっている。なお、乗数又
は被乗数の何れか一方が定数で、且つ、その値が２のべ
き乗である場合には、通常、シフタを用いる回路が生成
されるようになっている。
【００１８】ところで、乗数が２のべき乗でない定数で
ある場合、乗数における値が０のビットに対応する部分
積は全ビットの値が０になるので、そのような部分積を
生成する回路や、加算する回路は常に一定の信号状態に
なる。
【００１９】そこで、従来の自動設計装置では、一旦、
乗数及び被乗数が変数である乗算回路と定数を発生させ
る回路とを生成した後、前述のように、論理素子レベル
での回路の最適化によって、例えば常に信号レベルが一
定になる論理素子の削除などを行なうようになってい
た。
【００２０】
【発明が解決しようとする課題】しかしながら、従来の
自動設計装置においては、論理素子レベルでの回路の最
適化は、例えば、あらかじめ設定された所定のパターン
に合致する回路部分だけが、より論理素子や論理段数の
少ない等価な回路に置換されることにより行なわれるた
め、乗数又は被乗数が定数である場合には、このような
最適化を行なっても、必ずしも回路全体の論理素子数な
どが最少になるような回路を生成することはできないと
いう問題点がある。特に、部分積を加算するために桁上
げ保存加算器を木状に接続する場合、全ビットの値が０
になる部分積の加算回路に関連する部分を省略すると、
通常、木のバランスが崩れるので、部分的な回路の置換
によって論理素子数や論理段数を最少にすることなどが
困難である。さらに、全ビットの値が０になる部分積を
増やすような配慮がされていない。
【００２１】本発明は、前記に鑑み成されたものであっ
て、乗数又は被乗数が定数である乗算を行なう乗算器や
このような乗算器を含む論理回路を生成する場合に、論
理素子数や論理段数が少ない回路を生成できる論理回路
の自動設計方法、そのシステム及びその装置、並びに、
乗数又は被乗数が定数である乗算を行ない且つ論理素子
数や論理段数が少なくてＬＳＩ化に適した高速な乗算器
を提供することを目的としている。
【００２２】
【課題を解決するための手段】前記の目的を達成するた
め、具体的に請求項１の発明が講じた解決手段は、乗数
と被乗数との積を求める論理回路を示す情報を生成する
論理回路の自動設計方法を対象とし、乗数の各ビットに
対応して、（ａ）乗数が変数であるか又は定数であるか
を判定する処理と、（ｂ）乗数が変数である場合には、
乗数の当該ビットの値に基づいて被乗数を表す信号及び
０を表す信号のうちの一方の信号を選択し且つ選択され
た信号を部分積として出力する回路を示す情報を生成す
る処理と、（ｃ）乗数が定数である場合には、乗数の当
該ビットの値が１であるか否かを判定する処理と、
（ｄ）乗数の当該ビットの値が１である場合には、被乗
数を表す信号を部分積として出力する回路を示す情報を
生成する処理と、（ｅ）（ａ）〜（ｄ）の処理を実行し
た後に、被乗数を表す信号を１ビットシフトするシフト
回路を示す情報を生成し該シフト回路の出力信号を新た
に（ａ）〜（ｄ）の処理で用いられる被乗数を表す信号
として設定する処理とを備え、乗数の全てのビットに対
応して、（ａ）〜（ｅ）の処理を繰り返し実行する構成
とするものである。
【００２３】請求項２の発明は、具体的には、乗数と被
乗数との積を求める論理回路を示す情報を生成する論理
回路の自動設計方法を対象とし、乗数の各ビットと被乗
数との積としての複数個の部分積がｎ個ずつに分割され
て成る部分積群のそれぞれに対応して、（ａ）当該部分
積群に属するｎ個の部分積を入力し且つ該ｎ個の部分積
同士の和をｍ（＜ｎ）個の部分積として出力する加算回
路を示す情報を生成する処理と、前記複数個の部分積の
全てに対応して、（ｂ）（ａ）の処理を繰り返し実行し
た後に、（ａ）の処理で生成された加算回路の出力であ
る部分積の全てと、前記複数個の部分積のうち（ａ）の
処理で生成された加算回路の入力信号にならなかった部
分積とを、新たに（ａ）の処理が施される複数個の部分
積として設定する処理とを備え、（ａ）及び（ｂ）の処
理を繰り返し実行する構成とするものである。
【００２４】請求項３の発明は、具体的には、乗数と被
乗数との積を求める論理回路を示す情報を生成する論理
回路の自動設計方法を対象とし、乗数の各ビットと被乗
数との積としての複数個の部分積が３個ずつに分割され
て成る部分積群のそれぞれに対応して、（ａ）当該部分
積群に属する３個の部分積を入力し且つ該３個の部分積
同士の和を２個の部分積として出力する桁上げ保存加算
器を示す情報を生成する処理と、前記複数個の部分積の
全てに対応して、（ｂ）（ａ）の処理を繰り返し実行し
た後に、（ａ）の処理で生成された桁上げ保存加算器の
出力である部分積の全てと、前記複数個の部分積のうち
（ａ）の処理で生成された桁上げ保存加算器の入力信号
にならなかった部分積とを、新たに（ａ）の処理が施さ
れる複数個の部分積として設定する処理とを備え、
（ｂ）の処理で設定される新たな部分積の個数が２個に
なるまで（ａ）及び（ｂ）の処理を繰り返し実行する構
成とするものである。
【００２５】請求項４の発明は、具体的には、乗数と被
乗数との積を求める論理回路を示す情報を生成する論理
回路の自動設計方法を対象とし、（ａ）乗数の各ビット
と被乗数との積としての部分積の個数がいくつであるか
を判定する処理と、（ｂ）部分積の個数がｎ個以上の場
合には、複数個の部分積がｎ個ずつに分割されて成る部
分積群のそれぞれに対応して、（b-1 ）当該部分積群に
属するｎ個の部分積を入力し且つ該ｎ個の部分積同士の
和をｍ（＜ｎ）個の部分積として出力する加算回路を示
す情報を生成し、前記複数個の部分積の全てに対応し
て、（b-2 ）（b-1 ）の処理を繰り返し実行した後に、
（b-1 ）の処理で生成された加算回路の出力である部分
積の全てと、前記複数個の部分積のうち（b-1 ）の処理
で生成された加算回路の入力信号にならなかった部分積
とを、新たに（b-1 ）の処理が施される複数個の部分積
として設定し、（b-2 ）の処理で設定される新たな部分
積の個数がｍ個になるまで（b-1 ）及び（b-2 ）の処理
を繰り返し実行する処理と、（ｃ）部分積の個数がｍ個
以下且つ２個以上である場合には、当該個数の部分積を
入力し且つ該部分積同士を加算することにより乗数と被
乗数との積を求める最終和回路を示す情報を生成する処
理とを備えている構成とするものである。
【００２６】請求項５の発明は、具体的には、乗数と被
乗数との積を求める論理回路を示す情報を生成する論理
回路の自動設計方法を対象とし、（ａ）乗数の各ビット
に対応して、（a-1 ）乗数が変数であるか又は定数であ
るかを判定し、（a-2 ）乗数が変数である場合には、乗
数の当該ビットの値に基づいて被乗数を表す信号及び０
を表す信号のうちの一方の信号を選択し且つ選択された
信号を部分積として出力する回路を示す情報を生成し、
（a-3 ）乗数が定数である場合には、乗数の当該ビット
の値が１であるか否かを判定し、（a-4 ）乗数の当該ビ
ットの値が１である場合には、被乗数を表す信号を部分
積として出力する回路を示す情報を生成し、（a-5 ）
（a-1 ）〜（a-4 ）の処理を実行した後に、被乗数を表
す信号を１ビットシフトするシフト回路を示す情報を生
成し該シフト回路の出力信号を新たに（a-1 ）〜（a-4
）の処理で用いられる被乗数を表す信号として設定
し、乗数の全てのビットに対応して、（a-1 ）〜（a-5
）の処理を繰り返し実行することによって乗数の各ビ
ットと被乗数との積としての部分積を生成する処理と、
（ｂ）該部分積の個数がいくつであるかを判定する処理
と、（ｃ）部分積の個数がｎ個以上の場合には、複数個
の部分積がｎ個ずつに分割されて成る部分積群のそれぞ
れに対応して、 （c-1 ）当該部分積群に属するｎ個の
部分積を入力し且つ該ｎ個の部分積同士の和をｍ（＜
ｎ）個の部分積として出力する加算回路を示す情報を生
成し、前記複数個の部分積の全てに対応して、（c-2 ）
（c-1 ）の処理を繰り返し実行した後に、（c-1 ）の処
理で生成された加算回路の出力である部分積の全てと、
前記複数個の部分積のうち（c-1 ）の処理で生成された
加算回路の入力信号にならなかった部分積とを、新たに
（c-1 ）の処理が施される複数個の部分積として設定
し、（c-2 ）の処理で設定される新たな部分積の個数が
ｍ個になるまで（c-1 ）及び（c-2 ）の処理を繰り返し
実行する処理と、（ｄ）部分積の個数がｍ個以下且つ２
個以上である場合には、当該個数の部分積を入力し且つ
該部分積同士を加算することにより乗数と被乗数との積
を求める最終和回路を示す情報を生成する処理とを備え
ている構成とするものである。
【００２７】請求項６の発明は、具体的には、乗数と被
乗数との積を求める論理回路を示す情報を生成する論理
回路の自動設計方法を対象とし、（ａ）２つの定数Ａ
１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１−Ａ２が定
数の乗数Ａに等しくなるように決定する処理と、（ｂ）
定数Ａ１と被乗数Ｘとを入力しそれらの部分積を出力す
る第１の部分積生成回路を示す情報を生成する処理と、
（ｃ）定数Ａ２と被乗数Ｘとを入力しそれらの部分積を
出力する第２の部分積生成回路を示す情報を生成する処
理と、（ｄ）前記第２の部分積生成回路の出力信号を入
力しその論理否定信号を出力する論理否定回路を示す情
報を生成する処理と、（ｅ）前記第１の部分積生成回路
の出力信号と前記論理否定回路の出力信号と補正信号と
を入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積と
して出力する回路を示す情報を生成する処理とを備えて
いる構成とするものである。
【００２８】請求項７の発明は、具体的には、乗数と被
乗数との積を求める論理回路を示す情報を生成する論理
回路の自動設計方法を対象とし、（ａ）２つの定数Ａ
１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１−Ａ２が定
数の乗数Ａに等しくなり且つ定数Ａ１における値が１で
あるビットの個数と定数Ａ２における値が１であるビッ
トの個数との和が最小になるように決定する処理と、
（ｂ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積を
出力する第１の部分積生成回路を示す情報を生成する処
理と、（ｃ）定数Ａ２と被乗数Ｘとを入力しそれらの部
分積を出力する第２の部分積生成回路を示す情報を生成
する処理と、（ｄ）前記第２の部分積生成回路の出力信
号を入力しその論理否定信号を出力する論理否定回路を
示す情報を生成する処理と、（ｅ）前記第１の部分積生
成回路の出力信号と前記論理否定回路の出力信号と補正
信号とを入力しそれらの和を求めて乗数Ａと被乗数Ｘと
の積として出力する部分積和回路を示す情報を生成する
処理とを備えている構成とするものである。
【００２９】請求項８の発明は、具体的には、請求項６
の発明の構成に、（ｅ）の処理は、（e-1 ）前記第１の
部分積生成回路の出力信号と前記論理否定回路の出力信
号とを入力しそれらの加算結果を所定の個数の部分積と
して出力する部分積加算回路を示す情報を生成する処理
と、（e-2 ）前記部分積加算回路の出力信号と補正信号
とを入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積
として出力する最終和回路を示す情報を生成する処理と
を有している構成を付加するものである。
【００３０】請求項９の発明は、具体的には、請求項６
の発明の構成に、（ｅ）の処理は、（e-1 ）複数個の部
分積がｎ個ずつに分割されて成る部分積群のそれぞれに
対応して、（e-1-1 ）当該部分積群に属するｎ個の部分
積を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個
の部分積として出力する加算回路を示す情報を生成し、
前記複数個の部分積の全てに対応して、（e-1-2 ）（e-
1-1 ）の処理を繰り返し実行した後に、（e-1-1 ）の処
理で生成された加算回路の出力である部分積の全てと、
前記複数個の部分積のうち（e-1-1 ）の処理で生成され
た加算回路の入力信号にならなかった部分積とを、新た
に（e-1-1 ）の処理が施される複数個の部分積として設
定し、（e-1-1 ）及び（e-1-2 ）の処理を繰り返し実行
することによって、ｍ個の部分積を出力する部分積加算
回路を示す情報を生成する処理と、（e-2 ）前記部分積
加算回路の出力信号と補正信号とを入力しそれらの和を
求めて乗数Ａと被乗数Ｘとの積として出力する最終和回
路を示す情報を生成する処理とを有している構成を付加
するものである。
【００３１】請求項１０の発明は、具体的には、請求項
６の発明の構成に、（ｅ）の処理は、（e-1 ）定数Ａ１
における値が１であるビットの個数と定数Ａ２における
値が１であるビットの個数との和が、所定の個数と等し
いか、該所定の個数よりも大きいか否かを判定する処理
と、（e-2 ）定数Ａ１における値が１であるビットの個
数と定数Ａ２における値が１であるビットの個数との和
が前記所定の個数と等しい場合には、前記第１の部分積
生成回路の出力信号と前記論理否定回路の出力信号と補
正信号とを入力しそれらの和を求めて乗数Ａと被乗数Ｘ
との積として出力する最終和回路を示す情報を生成する
処理と、（e-3 ）定数Ａ１における値が１であるビット
の個数と定数Ａ２における値が１であるビットの個数と
の和が前記所定の個数よりも大きい場合には、（e-3-1
）前記第１の部分積生成回路の出力信号と前記論理否
定回路の出力信号とを入力しそれらの加算結果を前記所
定の個数の部分積として出力する部分積加算回路を示す
情報を生成し、（e-3-2 ）前記部分積加算回路の出力信
号と補正信号とを入力しそれらの和を求めて乗数Ａと被
乗数Ｘとの積として出力する最終和回路を示す情報を生
成する処理とを有している構成を付加するものである。
【００３２】請求項１１の発明は、具体的には、請求項
６の発明に構成に、（ｅ）の処理は、（e-1 ）定数Ａ１
における値が１であるビットの個数と定数Ａ２における
値が１であるビットの個数との和が、１であるか、２で
あるか又は２よりも大きいかを判定する処理と、（e-2
）定数Ａ１における値が１であるビットの個数と定数
Ａ２における値が１であるビットの個数との和が１であ
る場合には、前記第１の部分積生成回路の出力信号を乗
数Ａと被乗数Ｘとの積として出力する回路を示す情報を
生成する処理と（e-3 ）定数Ａ１における値が１である
ビットの個数と定数Ａ２における値が１であるビットの
個数との和が２である場合には、前記第１の部分積生成
回路の出力信号と前記論理否定回路の出力信号と補正信
号とを入力しそれらの和を求めて乗数Ａと被乗数Ｘとの
積として出力する最終和回路を示す情報を生成する処理
と、（e-4 ）定数Ａ１における値が１であるビットの個
数と定数Ａ２における値が１であるビットの個数との和
が２よりも大きい場合には、（e-4-1 ）木状に構成され
た桁上げ保存加算器から成り且つ前記第１の部分積生成
回路の出力信号と前記論理否定回路の出力信号とを入力
しそれらの加算結果を２個の部分積として出力する部分
積加算回路を示す情報を生成し、（e-4-2 ）前記部分積
加算回路の出力信号と補正信号とを入力しそれらの和を
求めて乗数Ａと被乗数Ｘとの積として出力する最終和回
路を示す情報を生成する処理とを有している構成を付加
するものである。
【００３３】請求項１２の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）２つの定数Ａ
１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１−Ａ２が定
数の乗数Ａに等しくなるように決定する処理と、（ｂ）
定数Ａ１の各ビットに対応して、（b-1 ）定数Ａ１の当
該ビットの値が１であるか否かを判定し、（b-2 ）定数
Ａ１の当該ビットの値が１である場合には、被乗数Ｘを
表す信号を部分積として出力する回路を示す情報を生成
し、（b-3 ）（b-1 ）及び（b-2 ）の処理を実行した後
に、被乗数Ｘを表す信号を１ビットシフトする第１のシ
フト回路を示す情報を生成し該第１のシフト回路の出力
信号を新たに（b-1 ）及び（b-2 ）の処理で用いられる
被乗数Ｘを表す信号として設定し、定数Ａ１の全てのビ
ットに対応して、（b-1 ）〜（b-3 ）の処理を繰り返し
実行することによって第１の部分積生成回路を生成する
処理と、（ｃ）定数Ａ２の各ビットに対応して、（c-1
）定数Ａ２の当該ビットの値が１であるか否かを判定
し、（c-2 ）定数Ａ２の当該ビットの値が１である場合
には、被乗数Ｘを表す信号を部分積として出力する回路
を示す情報を生成し、（c-3 ）（c-1 ）及び（c-2 ）の
処理を実行した後に、被乗数Ｘを表す信号を１ビットシ
フトする第２のシフト回路を示す情報を生成し該第２の
シフト回路の出力信号を新たに（c-1 ）及び（c-2 ）の
処理で用いられる被乗数Ｘを表す信号として設定し、定
数Ａ２の全てのビットに対応して、（c-1 ）〜（c-3 ）
の処理を繰り返し実行することによって第２の部分積生
成回路を生成する処理と、（ｄ）前記第２の部分積生成
回路の出力信号を入力しその論理否定信号を出力する論
理否定回路を示す情報を生成する処理と、（ｅ）前記第
１の部分積生成回路の出力信号と前記論理否定回路の出
力信号と補正信号とを入力しそれらの和を求めて乗数Ａ
と被乗数Ｘとの積として出力する回路を示す情報を生成
する処理とを備えている構成とするものである。
【００３４】請求項１３の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）定数の乗数Ａ
から乗数Ａの論理否定信号を作成する処理と、（ｂ）前
記乗数Ａの論理否定信号の各ビットに対応して、（b-1
）前記乗数Ａの論理否定信号の当該ビットの値が１で
あるか否かを判定し、（b-2 ）前記乗数Ａの論理否定信
号の当該ビットの値が１である場合には、被乗数Ｘを表
す信号を部分積として出力する回路を示す情報を生成
し、（b-3 ）（b-1 ）及び（b-2 ）の処理を実行した後
に、被乗数Ｘを表す信号を１ビットシフトするシフト回
路を示す情報を生成し該シフト回路の出力信号を新たに
（b-1 ）及び（b-2 ）の処理で用いられる被乗数Ｘを表
す信号として設定し、前記乗数Ａの論理否定信号の全て
のビットに対応して、（b-1 ）〜（b-3 ）の処理を繰り
返し実行することによって部分積生成回路を示す情報を
生成する処理と、（ｃ）前記部分積生成回路の出力信号
の全てと被乗数Ｘを表す信号とを入力しそれらの加算結
果を所定の個数の部分積として出力する部分積加算回路
を示す情報を生成する処理と、（ｄ）前記部分積加算回
路の出力信号を入力しその論理否定信号を出力する論理
否定回路を示す情報を生成する処理と、（ｅ）被乗数Ｘ
から補正信号を作成する処理と、（ｆ）前記補正信号と
前記論理否定回路の出力信号とを入力しそれらの和を求
めて乗数Ａと被乗数Ｘとの積として出力する最終和回路
を示す情報を生成する処理とを備えている構成とするも
のである。
【００３５】請求項１４の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）定数の乗数Ａ
から乗数Ａの論理否定信号を作成する処理と、（ｂ）前
記乗数Ａの論理否定信号の各ビットに対応して、（b-1
）前記乗数の論理否定信号の当該ビットの値が１であ
るか否かを判定し、（b-2 ）前記乗数の論理否定信号の
当該ビットの値が１である場合には、被乗数Ｘを表す信
号を部分積として出力する回路を示す情報を生成し、
（b-3 ）（b-1 ）及び（b-2 ）の処理を実行した後に、
被乗数Ｘを表す信号を１ビットシフトするシフト回路を
示す情報を生成し該シフト回路の出力信号を新たに（b-
1 ）及び（b-2)の処理で用いられる被乗数Ｘを表す信号
として設定し、前記乗数Ａの論理否定信号の全てのビッ
トに対応して、（b-1 ）〜（b-3 ）の処理を繰り返し実
行することによって部分積生成回路を示す情報を生成す
る処理と、（ｃ）前記部分積生成回路の出力信号の全て
と被乗数Ｘを表す信号とから構成される複数の入力信号
がｎ個ずつに分割されて成る入力信号群のそれぞれに対
応して、（c-1 ）当該入力信号群に属するｎ個の入力信
号を入力し且つ該ｎ個の入力信号同士の和をｍ（＜ｎ）
個の信号として出力する加算回路を示す情報を生成し、
前記複数の入力信号の全てに対応して、（c-2 ）（c-1
）の処理を繰り返し実行した後に、（c-1 ）の処理で
生成された加算回路の出力信号の全てと、前記複数の入
力信号のうち（c-1 ）の処理で生成された加算回路の入
力信号にならなかった入力信号とを、新たに（c-1 ）の
処理が施される複数個の入力信号として設定し、（c-1
）及び（c-2 ）の処理を繰り返し実行することによっ
て部分積加算回路を示す情報を生成する処理と、（ｄ）
前記部分積加算回路の出力信号を入力しその論理否定信
号を出力する論理否定回路を示す情報を生成する処理
と、（ｅ）被乗数Ｘから補正信号を作成する処理と、
（ｆ）前記補正信号と前記論理否定回路の出力信号とを
入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
て出力する最終和回路を示す情報を生成する処理とを備
えている構成とするものである。
【００３６】請求項１５の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）２つの定数Ａ
１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１−Ａ２が定
数の乗数Ａに等しくなるように決定する処理と、（ｂ）
定数Ａ２が０であるか否かを判定する処理と、（ｃ）定
数Ａ２が０である場合には、（c-1 ）乗数Ａ１と被乗数
Ｘとを入力しそれらの部分積を出力する第１の部分積生
成回路を示す情報を生成し、（c-2 ）前記第１の部分積
生成回路の出力信号の全てを入力しそれらの和を求めて
乗数Ａと被乗数Ｘとの積として出力する第１の部分積和
回路を示す情報を生成する処理と、（ｄ）定数Ａ２が０
でない場合には、（d-1 ）定数Ａ１と被乗数Ｘとを入力
しそれらの部分積を出力する第２の部分積生成回路を示
す情報を生成し、（d-2 ）定数Ａ２と被乗数Ｘとを入力
しそれらの部分積を出力する第３の部分積生成回路を示
す情報を生成し、（d-3 ）前記第３の部分積生成回路の
出力信号を入力しその論理否定信号を出力する論理否定
回路を示す情報を生成し、（d-4 ）前記第２の部分積生
成回路の出力信号と前記論理否定回路の出力信号と補正
信号とを入力しそれらの和を求めて乗数Ａと被乗数Ｘと
の積として出力する第２の部分積和回路を示す情報を生
成する処理とを備えている構成とするものである。
【００３７】請求項１６の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）３つの定数Ａ
１、Ａ２、Ａ３を、定数Ａ１と定数Ａ２、Ａ３の和との
差Ａ１−（Ａ２＋Ａ３）が定数の乗数Ａに等しくなるよ
うに決定する処理と、（ｂ）定数Ａ１が乗数Ａに等しい
か、定数Ａ２、Ａ３が共に０であるか否かを判定する処
理と、（ｃ）定数Ａ１が乗数Ａに等しい場合には、（c-
1 ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積を出
力する第１の部分積生成回路を示す情報を生成し、（c-
2 ）前記第１の部分積生成回路の出力信号の全てを入力
しそれらの和を求めて乗数Ａと被乗数Ｘとの積として出
力する第１の部分積和回路を示す情報を生成する処理
と、（ｄ）定数Ａ１が乗数Ａに等しくなく且つ定数Ａ２
及びＡ３のうち少なくとも一方が０でない場合には、
（d-1 ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積
を出力する第２の部分積生成回路を示す情報を生成し、
（d-2 ）定数Ａ２、Ａ３と被乗数Ｘとを入力しそれらの
部分積を出力する第３の部分積生成回路を示す情報を生
成し、（d-3 ）前記第３の部分積生成回路の出力信号を
入力しその論理否定信号を出力する第１の論理否定回路
を示す情報を生成し、（d-4 ）前記第２の部分積生成回
路の出力信号と前記第１の論理否定回路の出力信号と第
１の補正信号とを入力しそれらの和を求めて乗数Ａと被
乗数Ｘとの積として出力する第２の部分積和回路を示す
情報を生成する処理とを備えている構成とするものであ
る。
【００３８】請求項１７の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）３つの定数Ａ
１、Ａ２、Ａ３を、定数Ａ１と定数Ａ２、Ａ３の和との
差Ａ１−（Ａ２＋Ａ３）が定数の乗数Ａに等しくなり、
且つ、定数Ａ１における値が１であるビットの個数と定
数Ａ２における値が１であるビットの個数と定数Ａ３に
おける値が１であるビットの個数との総和が最小になる
ように決定する処理と、（ｂ）定数Ａ１が乗数Ａに等し
いか、定数Ａ２、Ａ３が共に０であるか否かを判定する
処理と、（ｃ）定数Ａ１が乗数Ａに等しい場合には、
（c-1 ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積
を出力する第１の部分積生成回路を示す情報を生成し、
（c-2 ）前記第１の部分積生成回路の出力信号の全てを
入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
て出力する第１の部分積和回路を示す情報を生成する処
理と、（ｄ）定数Ａ１が乗数Ａに等しくなく且つ定数Ａ
２及びＡ３のうち少なくとも一方が０でない場合には、
（d-1 ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積
を出力する第２の部分積生成回路を示す情報を生成し、
（d-2 ）定数Ａ２、Ａ３と被乗数Ｘとを入力しそれらの
部分積を出力する第３の部分積生成回路を示す情報を生
成し、（d-3 ）前記第３の部分積生成回路の出力信号を
入力しその論理否定信号を出力する第１の論理否定回路
を示す情報を生成し、（d-4 ）前記第２の部分積生成回
路の出力信号と前記第１の論理否定回路の出力信号と第
１の補正信号とを入力しそれらの和を求めて乗数Ａと被
乗数Ｘとの積として出力する第２の部分積和回路を示す
情報を生成する処理とを備えている構成とするものであ
る。
【００３９】請求項１８の発明は、具体的には、請求項
１６又は請求項１７の構成に、（ｅ）定数Ａ２が乗数Ａ
の論理否定に等しく且つ定数Ａ３が１であるかを判定す
る処理と、（ｆ）定数Ａ２が乗数Ａの論理否定に等しく
且つ定数Ａ３が１である場合に、（f-1 ）定数Ａ２と被
乗数Ｘとを入力しそれらの部分積を出力する第４の部分
積生成回路を示す情報を生成し、（f-2 ）前記第４の部
分積生成回路の出力信号の全てと被乗数Ｘを表す信号と
を入力しそれらの加算結果を部分積として出力する部分
積加算回路を示す情報を生成し、（f-3 ）前記部分積加
算回路の出力信号を入力しその論理否定信号を出力する
第２の論理否定回路を示す情報を生成し、（f-4 ）被乗
数Ｘから第２の補正信号を作成し、（f-5 ）前記第２の
補正信号と前記第２の論理否定回路の出力信号とを入力
しそれらの和を求めて乗数Ａと被乗数Ｘとの積として出
力する最終和回路を示す情報を生成する処理とをさらに
備えている構成を付加するものである。
【００４０】請求項１９の発明は、具体的には、請求項
１６又は請求項１７の構成に、（c-1 ）の処理は、定数
Ａ１の各ビットに対応して、（c-1-1 ）定数Ａ１の当該
ビットの値が１であるか否かを判定し、（c-1-2 ）定数
Ａ１の当該ビットの値が１である場合には、被乗数Ｘを
表す信号を部分積として出力する回路を示す情報を生成
し、（c-1-3 ）（c-1-1 ）及び（c-1-2 ）の処理を実行
した後に、被乗数Ｘを表す信号を１ビットシフトする第
１のシフト回路を示す情報を生成し該第１のシフト回路
の出力信号を新たに（c-1-1 ）及び（c-1-2 ）の処理で
用いられる被乗数Ｘを表す信号として設定し、定数Ａ１
の全てのビットに対応して、（c-1-4 ）（c-1-1 ）〜
（c-1-3 ）の処理を繰り返し実行することによって第１
の部分積生成回路を生成する処理を有し、（d-1 ）の処
理は、定数Ａ１の各ビットに対応して、（d-1-1 ）定数
Ａ１の当該ビットの値が１であるか否かを判定し、（d-
1-2）定数Ａ１の当該ビットの値が１である場合には、
被乗数Ｘを表す信号を部分積として出力する回路を示す
情報を生成し、（d-1-3 ）（d-1-1 ）及び（d-1-2 ）の
処理を実行した後に、被乗数Ｘを表す信号を１ビットシ
フトする第２のシフト回路を示す情報を生成し該第２の
シフト回路の出力信号を新たに（d-1-1 ）及び（d-1-2
）の処理で用いられる被乗数Ｘを表す信号として設定
し、定数Ａ１の全てのビットに対応して、（d-1-1 ）〜
（d-1-3 ）の処理を繰り返し実行することによって第２
の部分積生成回路を生成する処理を有し、（d-2 ）の処
理は、定数Ａ２、Ａ３の各ビットに対応して、（d-2-1
）定数Ａ２、Ａ３の当該ビットの値が１であるか否か
を判定し、（d-2-2 ）定数Ａ２、Ａ３の当該ビットの値
が１である場合には、被乗数Ｘを表す信号を部分積とし
て出力する回路を示す情報を生成し、（d-2-3 ）（d-2-
1 ）及び（d-2-2 ）の処理を実行した後に、被乗数Ｘを
表す信号を１ビットシフトする第３のシフト回路を示す
情報を生成し該第３のシフト回路の出力信号を新たに
（d-2-1 ）及び（d-2-2 ）の処理で用いられる被乗数Ｘ
を表す信号として設定し、定数Ａ２、Ａ３の全てのビッ
トに対応して、（d-2-1 ）〜（d-2-3 ）の処理を繰り返
し実行することによって第３の部分積生成回路を生成す
る処理を有している構成を付加するものである。
【００４１】請求項２０の発明は、具体的には、請求項
１８の構成に、（c-1 ）の処理は、定数Ａ１の各ビット
に対応して、（c-1-1 ）定数Ａ１の当該ビットの値が１
であるか否かを判定し、（c-1-2 ）定数Ａ１の当該ビッ
トの値が１である場合には、被乗数Ｘを表す信号を部分
積として出力する回路を示す情報を生成し、（c-1-3）
（c-1-1 ）及び（c-1-2 ）の処理を実行した後に、被乗
数Ｘを表す信号を１ビットシフトする第１のシフト回路
を示す情報を生成し該第１のシフト回路の出力信号を新
たに（c-1-1 ）及び（c-1-2 ）の処理で用いられる被乗
数Ｘを表す信号として設定し、定数Ａ１の全てのビット
に対応して、（c-1-1 ）〜（c-1-3 ）の処理を繰り返し
実行することによって第１の部分積生成回路を生成する
処理を有し、（d-1 ）の処理は、定数Ａ１の各ビットに
対応して、（d-1-1 ）定数Ａ１の当該ビットの値が１で
あるか否かを判定し、（d-1-2 ）定数Ａ１の当該ビット
の値が１である場合には、被乗数Ｘを表す信号を部分積
として出力する回路を示す情報を生成し、（d-1-3 ）
（d-1-1 ）及び（d-1-2 ）の処理を実行した後に、被乗
数Ｘを表す信号を１ビットシフトする第２のシフト回路
を示す情報を生成し該第２のシフト回路の出力信号を新
たに（d-1-1 ）及び（d-1-2 ）の処理で用いられる被乗
数Ｘを表す信号として設定し、定数Ａ１の全てのビット
に対応して、（d-1-1 ）〜（d-1-3 ）の処理を繰り返し
実行することによって第２の部分積生成回路を生成する
処理を有し、（d-2 ）の処理は、定数Ａ２、Ａ３の各ビ
ットに対応して、（d-2-1 ）定数Ａ２、Ａ３の当該ビッ
トの値が１であるか否かを判定し、（d-2-2 ）定数Ａ
２、Ａ３の当該ビットの値が１である場合には、被乗数
Ｘを表す信号を部分積として出力する回路を示す情報を
生成し、（d-2-3 ）（d-2-1）及び（d-2-2 ）の処理を
実行した後に、被乗数Ｘを表す信号を１ビットシフトす
る第３のシフト回路を示す情報を生成し該第３のシフト
回路の出力信号を新たに（d-2-1 ）及び（d-2-2 ）の処
理で用いられる被乗数Ｘを表す信号として設定し、定数
Ａ２、Ａ３の全てのビットに対応して、（d-2-1 ）〜
（d-2-3 ）の処理を繰り返し実行することによって第３
の部分積生成回路を生成する処理を有し、（f-1 ）の処
理は、定数Ａ２の各ビットに対応して、（f-1-1 ）定数
Ａ２の当該ビットの値が１であるか否かを判定し、（f-
1-2 ）定数Ａ２の当該ビットの値が１である場合には、
被乗数Ｘを表す信号を部分積として出力する回路を示す
情報を生成し、（f-1-3 ）（f-1-1 ）及び（f-1-2 ）の
処理を実行した後に、被乗数Ｘを表す信号を１ビットシ
フトする第４のシフト回路を示す情報を生成し該第４の
シフト回路の出力信号を新たに（f-1-1 ）及び（f-1-2
）の処理で用いられる被乗数Ｘを表す信号として設定
し、定数Ａ２の全てのビットに対応して、（f-1-1 ）〜
（f-1-3 ）の処理を繰り返し実行することによって第４
の部分積生成回路を生成する処理を有している構成を付
加するものである。
【００４２】請求項２１の発明は、具体的には、請求項
１６又は請求項１７の発明の構成に、（c-2 ）の処理
は、前記第１の部分積生成回路の出力信号から構成され
る第１の複数個の部分積がｎ個ずつに分割されて成る部
分積群のそれぞれに対応して、（e-1-1 ）当該部分積群
に属するｎ個の部分積を入力し且つ該ｎ個の部分積同士
の和をｍ（＜ｎ）個の部分積として出力する加算回路を
示す情報を生成し、前記第１の複数個の部分積の全てに
対応して、（e-1-2 ）（e-1-1 ）の処理を繰り返し実行
した後に、（e-1-1 ）の処理で生成された加算回路の出
力である部分積の全てと、前記第１の複数個の部分積の
うち（e-1-1 ）の処理で生成された加算回路の入力信号
にならなかった部分積とを、新たに（e-1-1 ）の処理が
施される第１の複数個の部分積として設定し、（e-1-1
）及び（e-1-2 ）の処理を繰り返し実行することによ
って第１の部分積和回路を示す情報を生成する処理を有
し、（d-4 ）の処理は、前記第２の部分積生成回路の出
力信号と前記第１の論理否定回路の出力信号と第１の補
正信号とから構成される第２の複数個の部分積がｎ個ず
つに分割されて成る部分積群のそれぞれに対応して、
（d-4-1 ）当該部分積群に属するｎ個の部分積を入力し
且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個の部分積と
して出力する加算回路を示す情報を生成し、前記第２の
複数個の部分積の全てに対応して、（d-4-2 ）（d-4-1
）の処理を繰り返し実行した後に、（d-4-1）の処理で
生成された加算回路の出力である部分積の全てと、前記
第２の複数個の部分積のうち（d-4-1 ）の処理で生成さ
れた加算回路の入力信号にならなかった部分積とを、新
たに（d-4-1 ）の処理が施される第２の複数個の部分積
として設定し、（d-4-1 ）及び（d-4-2 ）の処理を繰り
返し実行することによって第２の部分積和回路を示す情
報を生成する処理を有している構成を付加するものであ
る。
【００４３】請求項２２の発明は、具体的には、請求項
１８の発明の構成に、（c-2 ）の処理は、前記第１の部
分積生成回路の出力信号から構成される第１の複数個の
部分積がｎ個ずつに分割されて成る部分積群のそれぞれ
に対応して、（e-1-1 ）当該部分積群に属するｎ個の部
分積を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）
個の部分積として出力する加算回路を示す情報を生成
し、前記第１の複数個の部分積の全てに対応して、（e-
1-2 ）（e-1-1 ）の処理を繰り返し実行した後に、（e-
1-1 ）の処理で生成された加算回路の出力である部分積
の全てと、前記第１の複数個の部分積のうち（e-1-1 ）
の処理で生成された加算回路の入力信号にならなかった
部分積とを、新たに（e-1-1 ）の処理が施される第１の
複数個の部分積として設定し、（e-1-1 ）及び（e-1-2
）の処理を繰り返し実行することによって第１の部分
積和回路を示す情報を生成する処理を有し、（d-4 ）の
処理は、前記第２の部分積生成回路の出力信号と前記第
１の論理否定回路の出力信号と第１の補正信号とから構
成される第２の複数個の部分積がｎ個ずつに分割されて
成る部分積群のそれぞれに対応して、（d-4-1 ）当該部
分積群に属するｎ個の部分積を入力し且つ該ｎ個の部分
積同士の和をｍ（＜ｎ）個の部分積として出力する加算
回路を示す情報を生成し、前記第２の複数個の部分積の
全てに対応して、（d-4-2 ）（d-4-1 ）の処理を繰り返
し実行した後に、（d-4-1 ）の処理で生成された加算回
路の出力である部分積の全てと、前記第２の複数個の部
分積のうち（d-4-1 ）の処理で生成された加算回路の入
力信号にならなかった部分積とを、新たに（d-4-1 ）の
処理が施される第２の複数個の部分積として設定し、
（d-4-1 ）及び（d-4-2 ）の処理を繰り返し実行するこ
とによって第２の部分積和回路を示す情報を生成する処
理を有し、（f-2 ）の処理は、前記第４の部分積生成回
路の出力信号と被乗数Ｘを表す信号とから構成される第
３の複数個の部分積がｎ個ずつに分割されて成る部分積
群のそれぞれに対応して、（f-2-1 ）当該部分積群に属
するｎ個の部分積を入力し且つ該ｎ個の部分積同士の和
をｍ（＜ｎ）個の部分積として出力する加算回路を示す
情報を生成し、前記第３の複数個の部分積の全てに対応
して、（f-2-2 ）（f-2-1 ）の処理を繰り返し実行した
後に、（f-2-1 ）の処理で生成された加算回路の出力で
ある部分積の全てと、前記第３の複数個の部分積のうち
（f-2-1 ）の処理で生成された加算回路の入力信号にな
らなかった部分積とを、新たに（f-2-1 ）の処理が施さ
れる第３の複数個の部分積として設定し、（f-2-1 ）及
び（f-2-2 ）の処理を繰り返し実行することによっての
部分積加算回路を示す情報を生成する処理を有している
構成を付加するものである。
【００４４】請求項２３の発明は、具体的には、乗数と
被乗数との積を求める論理回路を示す情報を生成する論
理回路の自動設計方法を対象とし、（ａ）２つの定数Ａ
１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１−Ａ２が定
数の乗数Ａに等しくなるように決定する処理と、（ｂ）
乗数Ａにおける値が１であるビットの個数と、定数Ａ１
における値が１であるビットの個数と定数Ａ２における
値が１であるビットの個数との和とのうち何れが最小で
あるかを判定する処理と、（ｃ）乗数Ａにおける値が１
であるビットの個数が最小である場合には、（c-1 ）乗
数Ａと被乗数Ｘとを入力し且つ乗数Ａの各ビットと被乗
数Ｘとの積を部分積として出力する第１の部分積生成回
路を示す情報を生成し、（c-2 ）前記第１の部分積生成
回路の出力信号の全てを入力しそれらの和を求めて乗数
Ａと被乗数Ｘとの積として出力する第１の部分積和回路
を示す情報を生成する処理と、（ｄ）定数Ａ１における
値が１であるビットの個数とＡ２における値が１である
ビットの個数との和が最小である場合には、（d-1 ）定
数Ａ１と被乗数Ｘとを入力しそれらの部分積を出力する
第２の部分積生成回路を示す情報を生成し、（d-2 ）定
数Ａ２と被乗数Ｘとを入力しそれらの部分積を出力する
第３の部分積生成回路を示す情報を生成し、（d-3 ）前
記第３の部分積生成回路の出力信号を入力しその論理否
定信号を出力する論理否定回路を示す情報を生成し、
（d-4 ）前記第２の部分積生成回路の出力信号と前記論
理否定回路の出力信号と補正信号とを入力しそれらの和
を求めて乗数Ａと被乗数Ｘとの積として出力する第２の
部分積和回路を示す情報を生成する処理とを備えている
構成とするものである。
【００４５】請求項２４の発明は、具体的には、各種情
報を入力する入力手段と、処理中の各種情報を記憶する
記憶手段と、前記入力手段から入力された乗数と被乗数
との積を求める論理回路を示す情報を作成する演算処理
手段と、該演算処理手段により作成された論理回路を示
す情報を出力する出力手段とを備えた論理回路の自動設
計システムを対象とし、前記演算処理手段は、（ａ）２
つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１
−Ａ２が定数の乗数Ａに等しくなるように決定する処理
と、（ｂ）乗数Ａにおける値が１であるビットの個数
と、定数Ａ１における値が１であるビットの個数と定数
Ａ２における値が１であるビットの個数との和とのうち
何れが最小であるかを判定する処理と、（ｃ）乗数Ａに
おける値が１であるビットの個数が最小である場合に
は、（c-1 ）乗数Ａと被乗数Ｘとを入力し且つ乗数Ａの
各ビットと被乗数Ｘとの積を部分積として出力する第１
の部分積生成回路を示す情報を生成し、（c-2 ）前記第
１の部分積生成回路の出力信号の全てを入力しそれらの
和を求めて乗数Ａと被乗数Ｘとの積として出力する第１
の部分積和回路を示す情報を生成する処理と、（ｄ）定
数Ａ１における値が１であるビットの個数とＡ２におけ
る値が１であるビットの個数との和が最小である場合に
は、（d-1 ）定数Ａ１と被乗数Ｘとを入力しそれらの部
分積を出力する第２の部分積生成回路を示す情報を生成
し、（d-2 ）定数Ａ２と被乗数Ｘとを入力しそれらの部
分積を出力する第３の部分積生成回路を示す情報を生成
し、（d-3）前記第３の部分積生成回路の出力信号を入
力しその論理否定信号を出力する論理否定回路を示す情
報を生成し、（d-4 ）前記第２の部分積生成回路の出力
信号と前記論理否定回路の出力信号と補正信号とを入力
しそれらの和を求めて乗数Ａと被乗数Ｘとの積として出
力する第２の部分積和回路を示す情報を生成する処理と
を実行する構成とするものである。
【００４６】請求項２５の発明は、具体的には、各種情
報を入力する入力手段と、処理中の各種情報を記憶する
記憶手段と、前記入力手段から入力された乗数と被乗数
との積を求める論理回路を示す情報を作成する演算処理
手段と、該演算処理手段により作成された論理回路を示
す情報を出力する出力手段とを備えた論理回路の自動設
計システムを対象とし、前記演算処理手段は、（ａ）２
つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２との差Ａ１
−Ａ２が定数の乗数Ａに等しくなるように決定する処理
と、（ｂ）乗数Ａにおける値が１であるビットの個数
と、定数Ａ１における値が１であるビットの個数と定数
Ａ２における値が１であるビットの個数との和と、乗数
Ａにおける値が０であるビットの個数と２との和とのう
ち何れが最小であるかを判定する処理と、（ｃ）乗数Ａ
における値が１であるビットの個数が最小である場合に
は、（c-1 ）乗数Ａと被乗数Ｘとを入力し且つ乗数Ａの
各ビットと被乗数Ｘとの積を部分積として出力する第１
の部分積生成回路を示す情報を生成し、（c-2 ）前記第
１の部分積生成回路の出力信号の全てを入力しそれらの
和を求めて乗数Ａと被乗数Ｘとの積として出力する第１
の部分積和回路を示す情報を生成する処理と、（ｄ）定
数Ａ１における値が１であるビットの個数とＡ２におけ
る値が１であるビットの個数との和が最小である場合に
は、（d-1 ）定数Ａ１と被乗数Ｘとを入力しそれらの部
分積を出力する第２の部分積生成回路を示す情報を生成
し、（d-2 ）定数Ａ２と被乗数Ｘとを入力しそれらの部
分積を出力する第３の部分積生成回路を示す情報を生成
し、（d-3 ）前記第３の部分積生成回路の出力信号を入
力しその論理否定信号を出力する第１の論理否定回路を
示す情報を生成し、（d-4 ）前記第２の部分積生成回路
の出力信号と前記第１の論理否定回路の出力信号と第１
の補正信号とを入力しそれらの和を求めて乗数Ａと被乗
数Ｘとの積として出力する第２の部分積和回路を示す情
報を生成する処理と、（ｅ）乗数Ａにおける値が０であ
るビットの個数と２との和が最小である場合には、（e-
1 ）乗数Ａから乗数Ａの論理否定信号を作成し、（e-2
）前記乗数Ａの論理否定信号と被乗数Ｘとを入力し前
記乗数Ａの論理否定信号の各ビットと被乗数Ｘとの積を
部分積として出力する第４の部分積生成回路を示す情報
を生成し、（e-3 ）前記第４の部分積生成回路の出力信
号の全てと被乗数Ｘを表す信号とを入力しそれらの加算
結果を部分積として出力する部分積加算回路を示す情報
を生成し、（e-4 ）前記部分積加算回路の出力信号を入
力しその論理否定信号を出力する第２の論理否定回路を
示す情報を生成し、（e-5 ）被乗数Ｘから第２の補正信
号を作成し、（e-6 ）前記第２の補正信号と前記第２の
論理否定回路の出力信号とを入力しそれら和を求めて乗
数Ａと被乗数Ｘとの積として出力する最終和回路を示す
情報を生成する処理とを実行する構成とするものであ
る。
【００４７】請求項２６の発明は、具体的には、請求項
２４の発明の構成に、前記演算処理手段が実行する（c-
2 ）の処理で生成される第１の部分積和回路は、入力さ
れた信号を加算しその加算結果を部分積として出力する
第１の部分積加算回路と、少なくとも前記第１の部分積
加算回路の出力信号を入力しそれらの和を求めて乗数Ａ
と被乗数Ｘとの積として出力する第１の最終和回路とを
有し、前記演算処理手段が実行する（d-4 ）の処理で生
成される第２の部分積和回路は、入力された信号を加算
しその加算結果を部分積として出力する第２の部分積加
算回路と、少なくとも前記第２の部分積加算回路の出力
信号を入力しそれらの和を求めて乗数Ａと被乗数Ｘとの
積として出力する第２の最終和回路とを有している構成
を付加するものである。
【００４８】請求項２７の発明は、具体的には、乗数と
被乗数との積を求める乗算機能を有する論理回路の自動
設計装置を対象とし、乗数Ａを示す情報、被乗数Ｘを示
す情報及び積Ｐを示す情報などの各種情報を外部から入
力する入力手段と、乗数Ａを示す情報を入力し、数Ａ１
を示す情報と定数Ａ２を示す情報とを数Ａ１と定数Ａ２
との差Ａ１−Ａ２が乗数Ａに等しくなるように決定する
乗数分割手段と、数Ａ１を示す情報と被乗数Ｘを示す情
報とを入力し、数Ａ１と被乗数Ｘとを入力し且つ数Ａ１
における値が０でない各ビットと被乗数Ｘとの積を部分
積として出力する第１の部分積生成回路を示す情報を生
成する第１の部分積生成回路生成手段と、定数Ａ２を示
す情報と被乗数Ｘを示す情報とを入力し、定数Ａ２と被
乗数Ｘとを入力し且つ定数Ａ２における値が０でない各
ビットと被乗数Ｘとの積を部分積として出力する第２の
部分積生成回路を示す情報を生成する第２の部分積生成
回路生成手段と、前記第２の部分積生成回路の出力信号
を示す情報を入力し、前記第２の部分積生成回路の出力
信号を入力しその論理否定信号を出力する論理否定回路
を示す情報を生成する論理否定回路生成手段と、前記第
１の部分積生成回路及び論理否定回路の出力信号の個数
の総数を判定する部分積総数判定手段と、前記第１の部
分積生成回路の出力信号を示す情報と論理否定回路の出
力信号を示す情報とを入力し、前記第１の部分積生成回
路及び論理否定回路の出力信号の全てを入力しそれらの
加算結果を部分積として出力する部分積加算回路を示す
情報を生成する部分積加算回路生成手段と、前記論理否
定回路の出力信号を示す情報又は第２の部分積生成回路
の出力信号を示す情報の何れかの情報を入力し、該何れ
かの情報が示す出力信号の個数から補正信号を生成する
補正信号生成手段と、前記部分積加算回路の出力信号を
示す情報と前記補正信号を示す情報と積Ｐを示す情報と
を入力し、前記部分積加算回路の出力信号と前記補正信
号との和を求め該和を乗数Ａと被乗数Ｘとの積として積
Ｐに設定し該積Ｐを出力する部分積和回路を示す情報を
生成する最終和回路生成手段とを備えている構成とする
ものである。
【００４９】請求項２８の発明は、具体的には、乗数と
被乗数との積を求める乗算機能を有する論理回路の自動
設計装置を対象とし、乗数Ａを示す情報、被乗数Ｘを示
す情報及び積Ｐを示す情報などの各種情報を外部から入
力する入力手段と、乗数Ａを示す情報を入力し、数Ａ１
を示す情報と定数Ａ２を示す情報とを数Ａ１と定数Ａ２
との差Ａ１−Ａ２が乗数Ａに等しくなるように決定する
乗数分割手段と、数Ａ１を示す情報と被乗数Ｘを示す情
報とを入力し、数Ａ１と被乗数Ｘとを入力し且つ数Ａ１
における値が０でない各ビットと被乗数Ｘとの積を部分
積として出力する第１の部分積生成回路を示す情報を生
成する第１の部分積生成回路生成手段と、定数Ａ２を示
す情報と被乗数Ｘを示す情報とを入力し、定数Ａ２と被
乗数Ｘとを入力し且つ定数Ａ２における値が０でない各
ビットと被乗数Ｘとの積を部分積として出力する第２の
部分積生成回路を示す情報を生成する第２の部分積生成
回路生成手段と、前記第２の部分積生成回路の出力信号
を示す情報を入力し、前記第２の部分積生成回路の出力
信号を入力しその論理否定信号を出力する論理否定回路
を示す情報を生成する論理否定回路生成手段と、前記第
１の部分積生成回路及び論理否定回路の出力信号の個数
の総数を判定する部分積総数判定手段と、前記論理否定
回路の出力信号を示す情報又は第２の部分積生成回路の
出力信号を示す情報の何れかの情報を入力し、該何れか
の情報が示す出力信号の個数から補正信号を生成する補
正信号生成手段と、前記第１の部分積生成回路の出力信
号を示す情報と論理否定回路の出力信号を示す情報と前
記補正信号を示す情報とを入力し、前記第１の部分積生
成回路及び論理否定回路の出力信号の全てと前記補正信
号とを入力しそれらの加算結果を部分積として出力する
部分積加算回路を示す情報を生成する部分積加算回路生
成手段と、前記部分積加算回路の出力信号を示す情報と
積Ｐを示す情報とを入力し、前記部分積加算回路の出力
信号の総和を求め該総和を乗数Ａと被乗数Ｘとの積とし
て積Ｐに設定し該積Ｐを出力する部分積和回路を示す情
報を生成する最終和回路生成手段とを備えている構成と
するものである。
【００５０】請求項２９の発明は、具体的には、乗数と
被乗数との積を求める乗算機能を有する論理回路の自動
設計装置を対象とし、乗数Ａを示す情報、被乗数Ｘを示
す情報及び積Ｐを示す情報などの各種情報を外部から入
力する入力手段と、乗数Ａを示す情報を入力し、乗数Ａ
の論理否定信号を作成する論理否定信号作成手段と、前
記乗数Ａの論理否定信号を示す情報と被乗数Ｘを示す情
報とを入力し、前記乗数Ａの論理否定信号と被乗数Ｘと
を入力し且つ前記乗数Ａの論理否定信号における値が０
でない各ビットと被乗数Ｘとの積を部分積として出力す
る部分積生成回路を示す情報を生成する部分積生成回路
生成手段と、前記部分積生成回路の出力である部分積を
示す情報と被乗数Ｘを示す情報とを入力し、前記部分積
生成回路の出力である部分積の全てと被乗数Ｘとを入力
しそれらの加算結果を部分積として出力する部分積加算
回路を示す情報を生成する部分積加算回路生成手段と、
前記部分積加算回路の出力信号を示す情報を入力し、前
記部分積加算回路の出力信号を入力しその論理否定信号
を出力する論理否定回路を示す情報を生成する論理否定
回路生成手段と、被乗数Ｘを示す情報を入力し、被乗数
Ｘから補正信号を生成する補正信号生成手段と、前記補
正信号を示す情報と前記部分積加算回路の出力信号を示
す情報と積Ｐを示す情報とを入力し、前記補正信号と前
記部分積加算回路の出力信号との和を求め該和を乗数Ａ
と被乗数Ｘとの積として積Ｐに設定し該積Ｐを出力する
部分積和回路を示す情報を生成する最終和回路生成手段
とを備えている構成とするものである。
【００５１】請求項３０の発明は、具体的には、乗数と
被乗数との積を求める乗算機能を有する論理回路の自動
設計装置を対象とし、乗数Ａを示す情報、被乗数Ｘを示
す情報及び積Ｐを示す情報などの各種情報を外部から入
力する入力手段と、乗数Ａを示す情報と被乗数Ｘを示す
情報とを入力し、乗数Ａと被乗数Ｘとを入力し且つ乗数
Ａにおける値が０でない各ビットと被乗数Ｘとの積を部
分積として出力する部分積生成回路を示す情報を生成す
る部分積生成回路生成手段と、前記部分積生成回路の出
力信号の個数を判定する部分積数判定手段と、前記部分
積生成回路の出力信号を示す情報を入力し、前記部分積
生成回路の出力信号の全てを入力しそれらの加算結果を
部分積として出力する部分積加算回路を示す情報を生成
する部分積加算回路生成手段と、前記部分積加算回路の
出力信号を示す情報と積Ｐを示す情報とを入力し、前記
部分積加算回路の出力信号の全てを入力しそれらの和を
求め該和を乗数Ａと被乗数Ｘとの積として積Ｐに設定し
該積Ｐを出力する部分積和回路を示す情報を生成する最
終和回路生成手段とを備えている構成とするものであ
る。
【００５２】請求項３１の発明は、具体的には、請求項
２７、請求項２８、請求項２９又は請求項３０の発明の
構成に、前記部分積加算回路生成手段は、木状に配列さ
れた加算器から成る部分積加算回路を示す情報を生成す
る構成を付加するものである。
【００５３】請求項３２の発明は、具体的には、定数Ａ
１、Ａ２に対してＡ＝Ａ１−Ａ２となる乗数Ａと被乗数
Ｘとの積を出力する乗算器を対象とし、定数Ａ１と被乗
数Ｘとを入力し、定数Ａ１における値が１である各ビッ
トに対する部分積のみを出力する第１の部分積生成手段
と、定数Ａ２と被乗数Ｘとを入力し、定数Ａ２における
値が１である各ビットに対する部分積のみを出力する第
２の部分積生成手段と、該第２の部分積生成手段の出力
信号を入力しその論理否定信号を出力する論理否定手段
と、前記第１の部分積生成手段の出力信号と前記論理否
定手段の出力信号と補正信号とを入力しそれらの和を求
めて乗数Ａと被乗数Ｘとの積として出力する部分積和手
段とを備えている構成とするものである。
【００５４】請求項３３の発明は、具体的には、請求項
３２の発明の構成に、前記部分積和手段は、前記第１の
部分積生成手段の出力信号と前記論理否定手段の出力信
号とを入力し、前記第１の部分積生成手段の出力信号と
前記論理否定手段の出力信号とを１段又は複数段の加算
手段により加算し、その加算結果を部分積として出力す
る部分積加算手段と、該部分積加算手段の出力信号と補
正信号とを入力し、それらの和を求めて乗数Ａと被乗数
Ｘとの積として出力する最終和手段とを有している構成
を付加するものである。
【００５５】請求項３４の発明は、具体的には、請求項
３３の発明の構成に、前記加算手段は、桁上げ保存加算
器を含んでいる構成を付加するものである。
【００５６】請求項３５の発明は、具体的には、乗数Ａ
と被乗数Ｘとの積を出力する乗算器を対象とし、乗数Ａ
の論理否定信号と被乗数Ｘとを入力し、前記乗数Ａの論
理否定信号の値が１である各ビットに対する部分積のみ
を出力する部分積生成手段と、該部分積生成手段の出力
信号と被乗数Ｘとを入力し、前記部分積生成手段の出力
信号と被乗数Ｘとを１段又は複数段の加算手段により加
算し、その加算結果を部分積として出力する部分積加算
手段と、該部分積加算手段の出力信号を入力しその論理
否定信号を出力する論理否定手段と、該論理否定手段の
出力信号と被乗数Ｘから生成可能な補正信号とを入力
し、前記論理否定手段の出力信号と前記補正信号との和
を求めて乗数Ａと被乗数Ｘとの積として出力する部分積
和手段とを備えている構成とするものである。
【００５７】請求項３６の発明は、具体的には、請求項
３５の発明の構成に、前記加算手段は、桁上げ保存加算
器を含んでいる構成を付加するものである。
【００５８】
【作用】請求項１の発明の構成により、乗算機能を有す
る論理回路の設計段階において、乗数が定数である場合
には、乗数における値が１であるビットと被乗数との積
を部分積として求める回路のみが生成され、乗数におけ
る値が０であるビットに関する部分積を求める回路は生
成されない。これにより、生成される論理回路におい
て、部分積を求める回路の個数を低減でき、さらに、部
分積を加算する回路の面積を縮小できる。
【００５９】また、請求項２〜５の発明の構成により、
乗算機能を有する論理回路の設計段階において、部分積
を加算するための回路を、桁上げの伝搬のない加算器を
木状に構成することによって生成することができる。こ
のため、生成される論理回路において、部分積の加算段
数を低減でき、個々の加算における桁上げが伝搬しな
い。
【００６０】請求項６〜１２、１５〜２３の発明の構成
により、乗算機能を有する論理回路の設計段階におい
て、定数の乗数Ａにおける値が１であるビットの個数が
多い場合にも、乗数ＡをＡ＝Ａ１−Ａ２を満たす定数Ａ
１、Ａ２に分割する（又は、乗数ＡをＡ＝Ａ１−（Ａ２
＋Ａ３）を満たす定数Ａ１、Ａ２、Ａ３に分割する）こ
とによって、定数Ａ１及びＡ２（又は、定数Ａ１、Ａ２
及びＡ３）における値が１であるビットの総数を乗数Ａ
における値が１であるビットの個数よりも少なくするこ
とが可能である。このため、前記論理回路における部分
積の個数を低減することができる。
【００６１】請求項１３、１４の発明の構成により、乗
算機能を有する論理回路の設計段階において、定数の乗
数Ａにおける値が１であるビットの個数が多い場合に
は、乗数Ａの論理否定信号を作成し、該乗数Ａの論理否
定信号における値が１であるビットに対する部分積を求
める回路のみを生成することができる。これにより、前
記論理回路における部分積を求める回路の個数を乗数Ａ
のビット数の半数以下に抑えることができる。
【００６２】請求項２４〜３１の発明の構成により、以
上のように部分積の個数や加算の論理段数を低減できる
論理回路を、自動設計システムの演算処理手段が各処理
を実行する、又は、自動設計装置の各手段がそれぞれの
処理を実行することによって容易に生成することができ
る。
【００６３】請求項３２〜３６の発明の構成により、各
部分積生成手段では、乗数Ａの論理否定信号又はＡ＝Ａ
１−Ａ２を満たす定数Ａ１、Ａ２における値が１である
各ビットに対する部分積のみが出力されるため、部分積
の個数を低減することが可能である。さらに、部分積の
加算は、部分積加算手段で桁上げ保存加算器の加算木に
よって行なわれるので、加算の論理段数を低減でき乗算
速度の高速化を図ることができる。
【００６４】
【実施例】
（実施例１）以下、本発明の実施例１に係る論理回路の
自動設計システムを図面に基づいて説明する。
【００６５】初めに、実施例１の自動設計システムのハ
ードウェア構成を図１及び図２に基づいて説明する。
【００６６】図１は実施例１の自動設計システムのハー
ドウェア構成の一例を示すブロック図であり、図１にお
いて、入力装置１１は、自動設計システムに設計させよ
うとする回路についての機能記述情報などを入力するも
のである。この入力装置１１としては、キーボード、マ
ウス、ライトペン、カードリーダー、スケマティックエ
ントリーシステムなどが用いられる。また、直接オペレ
ータの操作によって入力するものに限らず、あらかじめ
前記のような装置によって入力された情報をファイルと
して記憶する磁気ディスク装置や、他の装置から送られ
る情報を受信するネットワーク装置などを用いることも
できる。
【００６７】中央処理装置１２は、後述する種々の処理
を実行することにより、論理合成や回路最適化などの回
路設計処理を行うものである。
【００６８】出力装置１３は、中央処理装置１２の設計
処理結果である回路情報や、処理に関する各種情報など
を出力するものである。この出力装置１３としては、グ
ラフィックディスプレイ、キャラクタディスプレイ、プ
リンタ、プロッタなどが用いられる。また、入力装置１
１と同様に、磁気ディスク装置やネットワーク装置など
も用いることができる。
【００６９】記憶装置１４は、例えば、図２に示すよう
に、設計処理記憶部２１と素子ライブラリ記憶部２２と
回路データ記憶部２３とを有し、入力装置１１から入力
された情報や、回路設計処理に関するプログラムやデー
タなどを記憶するものである。
【００７０】より詳しくは、例えば、設計処理記憶部２
１には、中央処理装置１２が設計処理を実行するための
種々の処理プログラムや、それらの処理で適用される変
換規則情報などが格納される。
【００７１】また、素子ライブラリ記憶部２２には、機
能素子、論理素子、実装素子などの機能や、面積、遅延
時間、駆動力などを示す情報が素子ライブラリとして格
納される。
【００７２】回路データ記憶部２３には、入力装置１１
から入力される機能記述情報や、回路設計処理によって
生成される機能回路情報、論理回路情報、実装回路情報
などが格納される。
【００７３】ここで、前記機能記述情報は、主として、
回路に要求される機能がハードウェア記述言語などによ
り表された情報である。また、機能回路情報は、主とし
て、機能のみが定義された仮想の機能素子から成る回路
を内部表現形式で表す情報である。論理回路情報は、製
造プロセスや設計手法などに殆ど依存しない論理レベル
の、実際に存在する論理素子から成る回路を示す情報で
ある。また、実装回路情報は、製造プロセスや設計手法
などに密に依存し、特定のテクノロジーで実装される実
装素子（例えば、ＣＭＯＳ型トランジスタによるスタン
ダードセルや、ゲートアレイのライブラリ中のセル、あ
るいはＴＴＬ、ＥＣＬなどの製造プロセスに依存する素
子）が割り付けられた回路を示す情報である。
【００７４】前記機能素子の一例を（表２）に示す。例
えば、複数ビットの加算器は、複数ビット幅の２数を加
算する機能素子を表す。コンパレータは、複数ビット幅
の２数を比較する機能素子を表す。複数ビットのａｎｄ
は、複数ビット幅の２つの信号の各ビットごとの論理積
を求める機能素子を表す。また、複数ビットのｉｎｖ
は、複数ビット幅の信号の各ビットごとの論理否定を求
める機能素子を表す。
【００７５】また、リッパ及びミキサは、変換処理の過
程において、複数ビットの信号を便宜上まとめて扱った
り、分割したりすることを示す機能素子で、最終的に実
装素子から成る回路に変換され、全ての信号が１ビット
の信号ごとに扱われる際には、削除される機能素子であ
る。
【００７６】一般に、これらの機能素子に直接対応す
る、実装素子から成る回路は存在せず、一旦それらの機
能を実現する論理素子から成る回路に展開された後に、
実装素子から成る回路に置き換えられる。
【００７７】
【表２】
【００７８】また、論理素子の一例を（表３）に示す。
表３で、例えば、１ビット同士の加算器は、ビット幅が
１ビットである２つの信号を加算する素子を表す。ま
た、１ビットのａｎｄは、ビット幅が１ビットである２
つ以上の信号の論理積を求める論理素子を表す。
【００７９】これらの論理素子に対応する、実装素子か
ら成る回路は、あらかじめ定められており、設計処理の
最終段階において置き換えが行われる。
【００８０】
【表３】
【００８１】次に、回路データ記憶部２３に格納される
機能記述情報や機能回路情報の具体例を図１６及び図１
７に基づいて説明する。これらの情報は、例えばテキス
トデータとして格納される。
【００８２】例えば、図１６（ａ）に示すような１ビッ
ト２入力のａｎｄゲートと１ビット３入力の加算器とか
ら成る回路は、図１６（ｂ）に示すような機能記述情報
として記述される。また、この機能記述情報は、設計処
理によって、例えば、図１６（ｃ）に示すような機能回
路情報、又は、論理回路情報に変換される。なお、この
ように機能記述情報が論理素子から構成される回路に直
接対応する場合には、機能回路情報と論理回路情報とは
特に区別がない場合がある。
【００８３】この例では、図１６（ｃ）の機能回路情報
は、個々の素子を識別するための識別名３１と、属性コ
ード３２と属性値３３との複数の対とを含んでいる。各
対の属性コード３２と属性値３３とは“：：”で対応づ
けられ、各対は“；”で区切られ、識別名３１
は、“：：：”によって他のデータと区別されている。
属性コード３２としては、“ａ＿ｋｉｎｄ＿ｏｆ”、
“ｉｎｐｕｔ”、“ｏｕｔｐｕｔ”などがあり、それぞ
れ、対応する属性値３３が、素子の種類、入力信号、出
力信号に関するものであることを表している。
【００８４】すなわち、ｇａｔｅ０１の素子はａｄｄｅ
ｒ（加算器）であり、その入力信号はｓｉｇ１，ｓｉｇ
２，ｓｉｇ３、出力信号はｓｉｇ４，ｓｉｇ５である一
方、ｇａｔｅ０２の素子はａｎｄであり、その入力信号
はｓｉｇ６，ｓｉｇ７、出力信号はｓｉｇ３であること
が表されている。また、ｇａｔｅ０１とｇａｔｅ０２と
は信号ｓｉｇ３によって接続されていることが表されて
いる。
【００８５】また、同様に、図１７（ａ）に示すよう
な、機能素子である乗算器５１と、値が１３０（１６進
表記で８２ｈ）である８ビット幅の定数の乗数が入力さ
れる信号線５２と、８ビット幅の被乗数ａが入力される
信号線５３と、１６ビット幅の乗算結果ｂが出力される
信号線５４とから構成される回路は、図１７（ｂ）に示
すような機能記述情報として記述され、図１７（ｃ）に
示すような機能回路情報に変換される。なお、ここで、
乗数、被乗数の区別は変換処理における便宜上のもので
ある。
【００８６】図１７（ｂ）の機能記述情報では、被乗数
ａは、０ビットから７ビットまでの８ビット幅の信号で
あり、変数ｂは０ビットから１５ビットまでの１６ビッ
ト幅の信号であり、この変数ｂの値は、被乗数ａと、８
ビット幅の信号で表わされる値が１３０の乗数との積で
あることが示されている。
【００８７】また、図１７（ｃ）の機能回路情報では、
１行目で、機能素子の識別名がｇａｔｅ１であり、その
機能素子がｍｕｌｔｉｐｌｉｅｒ（乗算器）であること
が示され、２、４行目の記述では、記号ｉ１で示される
信号は入力信号ａで、ビット幅が８ビットであることが
示され、３、５行目の記述では、記号ｉ２で示される信
号は入力信号で、ビット幅が８ビットで値が１３０の定
数であることが示され、６行目の記述では、記号ｏで示
される信号は出力信号ｂで、ビット幅が１６ビットであ
ることが示されている。
【００８８】次に、以上のように構成された自動設計シ
ステムで行われる回路設計処理を図面に基づいて説明す
る。なお、以下の説明においては、簡単化のために、情
報の種類における機能記述情報、機能回路情報又は論理
回路情報の区別に関らず、図１６（ａ）や図１７（ａ）
のような模式図によって情報の内容を表す。また、混同
しない範囲で必要に応じて、乗数、被乗数の語は、これ
らの値、又は、それぞれ乗数を表す信号、被乗数を表す
信号を示す意味でも用い、回路の語は回路を示す情報の
意味でも用いる。
【００８９】また、以下の説明では、次のような表記を
用いる。数Ｘの最下位ビットから数えてａビット目から
ｂビット目（但しａ＞ｂ）間でのビットから成る（ａ−
ｂ＋１）ビット幅の数をＸ（ａ：ｂ）と表記する。ま
た、数Ｘのａビット目の値をＸ（ａ）と表す。
【００９０】さらに、関数を以下のように定義する。ｋ
ビット幅で表現された信号Ｙについて、値が１であるビ
ットの個数をｐｏｓｉｂｉｔｓ（Ｙ）、値が０であるビ
ットの個数をｎｅｇａｂｉｔｓ（Ｙ）と定義する。ま
た、最下位ビットから数えて、値が１であるビットの個
数がＰ個（但し、Ｐ＜ｋ）となるビットまでのビット数
をｅｆｆｂｉｔｗｉｄｔｈ（Ｙ，Ｐ）と定義する。ま
た、これらの関数の値を求める処理は容易に実現できる
ので、詳細な説明は省略する。
【００９１】図３は実施例１の自動設計システムで行わ
れる回路設計処理のメインルーチンを示すフローチャー
トである。
【００９２】図３に示すように、ステップ４１は、回路
の機能設計者が機能仕様に基づいて作成した機能記述情
報を入力装置１１から入力し、回路データ記憶部２３に
格納する処理である。なお、機能記述情報に限らず、例
えば比較的簡単な回路部分についての機能回路情報や論
理回路情報などの入力も受け付けるようにしてもよい。
【００９３】ステップ４２は、ステップ４１で入力され
た機能記述情報を解釈し、機能素子から構成され、機能
記述情報で示された機能を有する回路を内部表現形式で
表した機能回路情報を生成して回路データ記憶部２３に
格納する処理である。
【００９４】ステップ４３は、機能回路情報に含まれる
全ての機能素子を論理素子に変換し、論理回路情報とし
て回路データ記憶部２３に格納する処理である。また、
乗算器を含む回路に関して、機能素子レベルでの回路の
最適化も行われる。このステップ４３の詳細な処理内容
については後述する。
【００９５】ステップ４４は、論理回路情報に含まれる
全ての論理素子を、所定の変換規則情報に基づく素子変
換処理によって実装素子に割り付け、実装回路情報とし
て回路データ記憶部２３に格納する処理である。また、
ステップ４４では、論理素子を実装素子に割り付ける過
程で、論理素子レベルでの回路の最適化も行われる。
【００９６】ステップ４５は、実装回路情報などに基づ
いて、回路図やネットリストを生成し、出力装置１３に
出力する処理である。ここで、前記ネットリストは、例
えば、実装素子から構成される回路における実装素子の
接続関係を示す情報である。
【００９７】なお、ステップ４２、４４で行われる処理
については、それぞれ、特開平３−１５９８４号公報、
米国特許ＵＳＰ５０４３９１４号公報に示されているも
のと同様なため、詳細な説明を省略する。
【００９８】以下、図３のステップ４３で行われる機能
素子変換処理の詳細を図４に基づいて説明する。
【００９９】図４はステップ４３の機能素子変換処理の
詳細を示すフローチャートであり、図４に示すように、
ステップ８１では、機能回路情報に含まれる機能素子を
１つ選択する。
【０１００】ステップ８２、８３では、それぞれ、選択
された機能素子が加算器であるか、乗算器であるかを判
定し、加算器であればステップ８４に移行し、乗算器で
あればステップ８５に移行し、また、加算器でも乗算器
でもなければステップ８６に移行する。
【０１０１】ステップ８４〜８６のそれぞれでは、選択
された機能素子を他の機能素子及び論理素子のうちの少
なくとも一方から構成された同一の機能を有する回路に
変換してその回路情報を生成し、その後、ステップ８７
に移行する。
【０１０２】ステップ８７では、回路中に機能素子が含
まれているかどうかを判定し、機能素子が含まれていれ
ば、ステップ８１に戻ってステップ８１〜８６の処理を
繰り返す一方、機能素子が含まれていなければ、すなわ
ち、論理素子だけから構成される回路に変換されていれ
ば、ステップ４３の機能素子変換処理は終了しメインル
ーチンにリターンする。
【０１０３】ここで、ステップ８４〜８６では、必ずし
も１回の処理で論理素子だけから構成される回路に変換
されずに、一旦、他の機能素子を含む回路に変換される
ことがある。この場合には、ステップ８７で機能素子が
含まれていると判定され、同様の変換処理が再帰的に繰
り返して行われることにより、最終的に論理回路だけに
よって構成された回路に変換される。具体的には、例え
ば、複数ビットの加算器は、ステップ８４によって、よ
りビット数の少ない加算器（機能素子）と１ビットの加
算器（論理素子）とから成る回路への変換が繰り返され
ることにより、最終的に、１ビットの加算器だけから成
る回路に変換される。また、減算器や除算器などは、ス
テップ８６で加算器などの機能素子と論理素子とから構
成される回路に変換され、その後、加算器がステップ８
４で１ビット同士の加算器に変換される。このように再
帰的に変換処理を行うことにより、各処理の簡素化を図
ることが容易になる。
【０１０４】ステップ８３で「ＹＥＳ」と判定され、ス
テップ８５で変換が行われる乗算器は、例えば、図１８
（ａ）〜（ｄ）に示すような機能を有するものである。
図１８（ａ）〜（ｄ）の乗算器は、ｍビット幅の信号で
表わされた乗数を、ｎビット幅の信号で表わされた被乗
数に乗算し、ｎ＋ｍビット幅の信号で表わされた積Ｐを
出力する機能を共通に有している。しかし、入力される
乗数及び被乗数が定数であるか変数であるかという点が
異なっており、図１８（ａ）の乗算器は乗数及び被乗数
が共に定数であり、図１８（ｂ）の乗算器は乗数が変数
で且つ被乗数が定数であり、図１８（ｃ）の乗算器は乗
数が定数で且つ被乗数が変数であり、図１８（ｄ）の乗
算器は乗数及び被乗数が共に変数である。
【０１０５】なお、以下の説明においては、簡単化のた
めに、定数Ａは正数として説明する。定数Ａが負数の場
合には、定数Ａを符号反転したＡ’についての乗算回路
とその乗算結果の符号を反転する回路との回路情報を生
成することにより容易に対応可能である。また、変数Ｘ
は正負の値をとり得るものとして説明するが、正数に限
る場合には、後述するビット幅合わせのための符号拡張
において、０拡張を行うようにしてもよい。
【０１０６】以下、図４のステップ８５で行われる乗算
器生成処理の詳細を図５、図１８及び図１９に基づいて
説明する。この乗算器生成処理は、乗算器を、他の機能
素子（乗算器、加算器など）や、論理素子から構成され
る回路に変換する処理である。
【０１０７】図５はステップ８５の乗算器生成処理の詳
細を示すフローチャートであり、図５に示すように、ス
テップ１００１では、乗数及び被乗数が共に定数である
かどうかを判定し、図１８（ａ）に示すように、共に定
数であれば、ステップ１００２に移行し、ステップ１０
０２で積を算出しその値を２進数で表す信号を発生する
回路に変換する。具体的には、被乗数Ａ＝４、乗数Ｂ＝
５の場合には、図１９（ａ）に示すように、値４×５＝
２０（２進表現で‘１０１００’）を示す信号をＰ
（４：０）として出力し、値０を示す信号をＰ（ｎ＋ｍ
−１：５）として出力する回路に変換する。
【０１０８】また、ステップ１００１で乗数及び被乗数
のうち少なくとも一方が変数であると判定されると、ス
テップ１００３に移行し、ステップ１００３で被乗数が
定数であるかどうかを判定し、被乗数が定数であればス
テップ１００４に移行し、ステップ１００４で乗数と被
乗数とを入れ換えてからステップ１００５に移行する一
方、被乗数が定数でなければそのままステップ１００５
に移行する。すなわち、図１８（ｂ）に示すような乗算
器の場合には、図１８（ｃ）に示すような乗算器に変換
され、少なくとも被乗数は常に変数になるようにする。
【０１０９】ステップ１００５、１００７、１００９で
は、乗数が特殊な定数すなわち０、１、又は２のべき乗
数であるかどうかを判定し、乗数が０であれば、図１９
（ｂ）に示すように、全ビットの値が０であることを示
す信号を出力する回路に変換する（ステップ１００
６）。乗数が１であれば、図１９（ｃ）に示すように、
被乗数の値を示す信号をそのままＰ（ｎ−１：０）とし
て出力すると共に、値がＸ（ｎ−１）の信号をＰ（ｎ＋
ｍ−１：ｎ）として（符号拡張して）出力する回路に変
換する（ステップ１００８）。また、乗数が２のべき乗
数例えば８（＝２3）である場合には、図１９（ｄ）に
示すように、被乗数の値を示す信号をＰ（ｎ＋２：３）
として出力すると共に、値が０の信号をＰ（２：０）と
して、また、各ビットの値がＸ（ｎ−１）の信号をＰ
（ｎ＋ｍ−１：ｎ＋３）として（符号拡張して）出力す
る回路に変換する（ステップ１０１０）。なお、変数Ｘ
が正数に限定される場合には、前述のように、上位ビッ
トを符号拡張せずに０拡張すればよい。
【０１１０】ステップ１０１１では、乗数が１ビットで
あるか又は２ビット以上であるかどうかを判定し、乗数
が１ビットであれば、ステップ１０１２に移行し、ステ
ップ１０１２で、例えば、図２０に示すように、乗算器
１３１をＡＮＤ回路１３２〜１３５から成る回路に変換
する処理を行う。一方、乗数が２ビット以上であれば、
ステップ１０１３に移行し、ステップ１０１３で他の機
能素子（ビット幅のより小さい乗算器や加算器など）及
び論理素子のうちの少なくとも一方から成る複数ビット
幅の乗算器に変換する処理を行う。なお、ステップ１０
１１で乗数が１ビットであると判定されるのは、乗数が
変数である場合に限られる。なぜならば、乗数が１ビッ
トの定数であればステップ１００５、１００７で「ＹＥ
Ｓ」と判定されるからである。一方、乗数が２ビット以
上であると判定されるのは、乗数が変数である場合と定
数である場合とが含まれる。
【０１１１】ここで、ステップ１００６、１００８、１
０１０、１０１２で行われる回路の変換は、あらかじめ
設計処理記憶部２１に記憶されている変換規則情報に基
づいて行われる。
【０１１２】以下、図５のステップ１０１２で行われる
機能素子変換処理の詳細を図６及び図２０に基づいて説
明する。この機能素子変換処理では、図２０（ｂ）に示
す変換規則１が用いられ、図６に示すような処理により
変換が行われる。
【０１１３】図６はステップ１０１２の機能素子変換処
理の詳細を示すフローチャートであり、図６に示すよう
に、まず、ステップ７１で、図２０（ｂ）の変換規則情
報における「＝＝＞」の前に示される条件節と、元の回
路情報とを比較し、変換適用条件を満たしていれば、信
号線の名称などの対応付けを行う。
【０１１４】ステップ７２では、元の機能素子である乗
算器を示す回路情報を回路データ記憶部２３から削除す
る。
【０１１５】ステップ７３では、図２０（ｂ）の変換規
則情報における「＝＝＞」の後に示される結果節の中の
機能素子又は論理素子を示す回路情報と前記対応付けと
に基づいて、変換する回路を示す情報を生成し、回路デ
ータ記憶部２３に登録する。
【０１１６】ステップ７４では、前記結果節の中に未処
理の機能素子や論理素子が残っているかどうかを判定
し、残っていればステップ７３に戻る一方、残っていな
ければステップ１０１２の機能素子変換処理は終了す
る。
【０１１７】なお、変換規則１によって元の乗算器と等
価な回路に変換できることの証明については、他の変換
規則についての証明と共に後に示す。但し、このような
変換規則情報に基づく具体的な素子変換処理について
は、米国特許ＵＳＰ５０４３９１４号公報に示されてい
るので、詳細な説明は省略する。また、変換規則情報
は、実際には図２０（ｂ）に示すような内部表現形式で
表されているが、以下の説明においては、簡単化のため
に原則として図２０（ａ）に示すような模式図によって
説明する。
【０１１８】以下、図５のステップ１０１３で行われる
乗算器生成処理の詳細を図７に基づいて説明する。この
乗算器生成処理では、概略、次のようにして部分積数及
び部分積和を求める回路の論理段数を少なく抑えるよう
になっている。すなわち、乗数が定数である場合には、
部分積数を少なくするために、乗数若しくは乗数の全ビ
ットの論理否定をとった数又はその差が乗数に等しい２
つの数において、値が１であるビットに関してのみ部分
積を求める回路に変換する。また、乗数が定数である場
合及び変数である場合の何れの場合にも、部分積和を求
める回路の論理段数を少なくするために、キャリーの伝
搬を少なくした加算木を用いた回路に変換する。
【０１１９】図７はステップ１０１３の乗算生成処理の
詳細を示すフローチャートであり、図７に示すように、
まず、ステップ１４１では、乗数が変数であるかどうか
を判定し、乗数が変数であれば、変数同士の乗算である
のでステップ１４２に移行し、ステップ１４２で加算木
を用いた乗算器生成処理を行なう。一方、乗数が定数Ａ
であると判定された場合には、ステップ１４３に移行
し、ステップ１４３で乗数Ａを差がＡに等しい２つの定
数Ａ１、Ａ２に分割する。
【０１２０】ステップ１４２は、変数の乗数Ｙ又は定数
の乗数Ａと被乗数Ｘとの乗算器を、図２１に示す変換規
則２を適用して、部分積加算木、加算器及び部分積生成
回路のうちの少なくとも一つから成る回路に変換する乗
算器生成処理である。
【０１２１】ステップ１４３は、Ａ＝Ａ１−Ａ２を満た
し、且つ、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔ
ｓ（Ａ２）の値が最小となるようなＡ１とＡ２とを決定
する処理である。具体的には、本実施例では図１３に示
すフローチャートにしたがって処理を行なう。その詳細
な説明は後述する。
【０１２２】ステップ１４４では、乗数Ａにおける値が
１であるビットの個数が、Ａ１における値が１であるビ
ットの個数とＡ２における値が１であるビットの個数と
の和よりも大きいかどうか、つまり、ｐｏｓｉｂｉｔｓ
（Ａ）＞ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ
（Ａ２）の判定を行なう。この判定で、ｐｏｓｉｂｉｔ
ｓ（Ａ）＞ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔ
ｓ（Ａ２）が成立する場合にはステップ１４７に移行
し、ステップ１４７でさらに判定処理を行なう一方、ｐ
ｏｓｉｂｉｔｓ（Ａ）＞ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐ
ｏｓｉｂｉｔｓ（Ａ２）が成立しない場合にはステップ
１４５に移行し、ステップ１４５で別の判定処理を行な
う。
【０１２３】ステップ１４５では、乗数Ａにおいて値が
１であるビットの個数が値が０であるビットの個数と２
との和よりも大きいかどうか、つまり、ｐｏｓｉｂｉｔ
ｓ（Ａ）＞ｍ／２＋１の判定を行なう。ｐｏｓｉｂｉｔ
ｓ（Ａ）＞ｍ／２＋１が成立する場合には、ステップ１
４６に移行し、ステップ１４６で符号反転による乗算器
生成処理を行なう。一方、ｐｏｓｉｂｉｔｓ（Ａ）＞ｍ
／２＋１が成立しない場合には、ステップ１４２へ移行
し、ステップ１４２で加算木を用いた乗算器生成処理を
行なう。
【０１２４】ステップ１４６は、図２６に示す変換規則
７を適用して、乗数Ａの全ビットの論理否定をとった値
を乗数Ａ０として、この乗数Ａ０と被乗数Ｘとの積を求
める部分積生成回路と、部分積加算木と、その出力の論
理否定回路と、最終和回路とから成る回路に変換する処
理である。ここでは、乗数Ａの論理否定をとることによ
ってｐｏｓｉｂｉｔｓ（Ａ０）の値がｐｏｓｉｂｉｔｓ
（Ａ）の値よりも小さくなるので、値が１であるビット
の個数が元の乗数Ａよりも少なくなると共に、値が１の
ビットだけについて部分積を求める回路が生成されるの
で、部分積を求める回路の個数と部分積和を求める回路
の論理段数とが少なく抑えられる。
【０１２５】ステップ１４７では、Ａ１における値が１
であるビットの個数とＡ２における値が１であるビット
の個数との和が、乗数Ａにおける値が０であるビットの
個数と２との和よりも大きいかどうか、つまり、ｐｏｓ
ｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）＞ｍ−
ｐｏｓｉｂｉｔｓ（Ａ）＋２の判定を行なう。この判定
で、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ
２）＞ｍ−ｐｏｓｉｂｉｔｓ（Ａ）＋２が成立する場合
には、ステップ１４６に移行し、ステップ１４６で符号
反転による乗算器生成処理を行なう。一方、ｐｏｓｉｂ
ｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）＞ｍ−ｐｏ
ｓｉｂｉｔｓ（Ａ）＋２が成立しない場合には、ステッ
プ１４８に移行し、ステップ１４８で分割による乗算器
生成処理を行なう。
【０１２６】ステップ１４８は、図２７に示す変換規則
８を適用して、前記定数Ａ１と被乗数Ｘとの積を求める
部分積生成回路と、前記定数Ａ２と被乗数Ｘとの積を求
める部分積生成回路と、その出力の論理否定回路と、部
分積加算木と、最終和回路とから成る回路に変換する処
理である。ここでは、ｐｏｓｉｂｉｔｓ（Ａ１）の値と
ｐｏｓｉｂｉｔｓ（Ａ２）の値との和がｐｏｓｉｂｉｔ
ｓ（Ａ）の値よりも小さくなるので、値が１であるビッ
トの個数が元の乗数Ａよりも少なくなると共に、値が１
のビットだけについて部分積を求める回路が生成される
ので、部分積を求める回路の個数と部分積和を求める回
路の論理段数とが少なく抑えられる。
【０１２７】なお、図７のステップ１４４、１４５、１
４７の判定処理は、本実施例では３つの判定処理である
が、その代わりに、ｐｏｓｉｂｉｔｓ（Ａ）とｐｏｓｉ
ｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）とｎｅｇ
ａｂｉｔｓ（Ａ）＋２（つまり、ｍ＋２−ｐｏｓｉｂｉ
ｔｓ（Ａ））との大小関係の判定を行なう判定処理でも
よい。その際、判定結果によって、ｐｏｓｉｂｉｔｓ
（Ａ）が最も小さい（且つ、他と等しい場合も含む）場
合にはステップ１４２に移行し、ｐｏｓｉｂｉｔｓ（Ａ
１）＋ｐｏｓｉｂｉｔｓ（Ａ２）が最も小さい（且つｎ
ｅｇａｂｉｔｓ（Ａ）＋２と等しい場合も含む）場合に
はステップ１４８に移行し、ｎｅｇａｂｉｔｓ（Ａ）＋
２が最も小さい（単独で小さい場合のみ）場合にはステ
ップ１４６に移行する。
【０１２８】以下、図７のステップ１４２で行われる加
算木を用いた乗算器生成処理の詳細を図８及び図２１に
基づいて説明する。
【０１２９】図２１はステップ１４２の乗算器生成処理
で用いられる変換規則２を示す模式図であり、図２１に
示すように、変換規則２は、ビット幅がｍの変数の乗数
Ｙ又はビット幅がｍの定数の乗数Ａをビット幅がｎの被
乗数Ｘに乗算してビット幅がLの積Ｐを出力する乗算器
１９１を、乗数Ｙ又はＡを被乗数Ｘに乗算して部分積Ｐ
1 、・・・・・、Ｐk を求める部分積生成回路１９２
と、これらの部分積Ｐ1、・・・・・、Ｐk を加算する
部分積加算木１９３と、最終和回路とから構成される回
路に変換することを示すものである。但し、前記最終和
回路は、部分積加算木１９３の出力Ｑ1 、Ｑ2 の重複す
るビット以下のビットについてだけ加算すればよいの
で、部分積Ｑ2 の下位 L−１ビットを１ビットシフト
（つまり、２倍）した信号Ｒと部分積Ｑ1 とを加算する
加算器１９４から構成される。
【０１３０】また、変換規則２は、特に、部分積の個数
が２個（つまり、ｋ＝２又はｐｏｓｉｂｉｔｓ（Ａ）＝
２）の場合には、乗算器１９１を、乗数Ａを被乗数Ｘに
乗算して部分積Ｐ1 、Ｐ2 を求める部分積生成回路１９
５と、これらの部分積Ｐ1 、Ｐ2 を加算する最終和回路
１９６とから構成される回路に変換することを示すもの
である。
【０１３１】さらに、変換規則２は、部分積の個数が１
個（つまり、ｋ＝１又はｐｏｓｉｂｉｔｓ（Ａ）＝１）
の場合には、乗算器１９１を、乗数Ａを被乗数Ｘに乗算
して部分積Ｐを求める部分積生成回路１９７に変換する
ことを示すものである。
【０１３２】より詳しくは、部分積生成回路１９２、１
９５、１９７は、乗数Ｙ（ｍ−１：０）又はＡ（ｍ−
１：０）を、被乗数Ｘ（ｎ−１：０）に乗算し、部分積
としてｋ個の Lビット幅の信号Ｐ1 （ L−１：０）、・
・・・・、Ｐk （ L−１：０）を出力する回路である。
但し、部分積生成回路１９７は、 Lビット幅の信号Ｐ
（L−１：０）を出力する回路である。
【０１３３】また、部分積加算木１９３は、ｋ個の部分
積Ｐ1 （ L−１：０）、・・・・・、Ｐk （ L−１：
０）を入力し、それらを加算し、その加算結果を部分和
としてLビット幅の信号Ｑ1 （ L−１：０）と部分桁上
げとして Lビット幅の信号Ｑ2（ L−１：０）とを出力
する回路である。
【０１３４】加算器１９４は、信号Ｑ1 （ L−１：０）
と、上位ｎ−１ビットが信号Ｑ2 （L−２：０）、最下
位ビットが‘０’である信号Ｒ（ L−１：０）（つま
り、Ｒ（ L−１：１）＝Ｑ2 （ L−２：０）、Ｒ（０）
＝０）とを加算し、その和である Lビット幅の信号Ｐ
（ L−１：０）を出力する回路である。
【０１３５】加算器１９６は、信号Ｐ1 （ L−１：０）
とＰ2 （ L−１：０）とを加算し、その和である Lビッ
ト幅の信号Ｐ（ L−１：０）を出力する回路である。
【０１３６】なお、図２１では、加算器１９４、１９６
は共に桁上げ先見加算器（ＣＬＡ）であるが、他の加算
器でもよい。
【０１３７】図８はステップ１４２における加算木を用
いた乗算器生成処理の詳細を示すフローチャートであ
り、図８に示すように、ステップ１５１は、図２２に示
す変換規則３を適用して、被乗数Ｘと変数の乗数Ｙ又は
定数の乗数Ａとから部分積を生成する回路を生成する処
理である。
【０１３８】ステップ１５２は、ステップ１５１で求め
られる部分積の個数が１個か２個かそれより大きいかを
判定する処理、つまり、乗数が定数且つｐｏｓｉｂｉｔ
ｓ（Ａ）＝１か、乗数が定数且つｐｏｓｉｂｉｔｓ
（Ａ）＝２か、それ以外かの３つのケースの何れかを判
定する判定処理である。その判定により、部分積の個数
が１（つまり、乗数が定数且つｐｏｓｉｂｉｔｓ（Ａ）
＝１）ならば、ステップ１５５に移行し、ステップ１５
５で前記処理で回路が生成された乗算器を回路データか
ら削除する。また、部分積の個数が２個（つまり、乗数
が定数且つｐｏｓｉｂｉｔｓ（Ａ）＝２）ならば、ステ
ップ１５４に移行し、ステップ１５４でその２つの部分
積を加算し最終和を求める回路を生成する。さらに、部
分積の個数が３個以上（つまり、乗数が変数、又は、乗
数が定数且つｐｏｓｉｂｉｔｓ（Ａ）＞２）ならば、ス
テップ１５３に移行し、ステップ１５３でそれらの部分
積を加算する部分積加算木を生成する。
【０１３９】ステップ１５３は、図２１に示す部分積加
算木１９３を、図２３に示す変換規則４を適用して、数
ステージの加算器からなる、キャリーの伝搬を少なくし
た加算木として生成する処理である。
【０１４０】ステップ１５４は、図２１に示す加算器１
９４及び１９６を示す回路情報を生成し、回路データ記
憶部２３に登録する処理である。具体的には、部分積加
算木１９３の２つの出力Ｑ1 、Ｑ2 の桁合わせをして加
算する加算器１９４（つまり、Ｑ2 を１ビット上位へシ
フトして最下位ビットを０にしたものとＱ1 とを加算す
る加算器）、又は、部分積生成回路１９５の２つの出力
Ｐ1 、Ｐ2 を加算する加算器１９６を生成する処理であ
る。なお、本実施例では、加算器１９４及び１９６は共
に桁上げ先見加算器（ＣＬＡ）であるが、他の加算器で
もよい。
【０１４１】ステップ１５５は、図２１の乗算器１９１
に対応する乗算器を示す回路情報を回路データ記憶部２
３から削除する処理である。
【０１４２】以下、図８のステップ１５１で行われる部
分積生成回路生成処理の詳細を図９及び図２２に基づい
て説明する。
【０１４３】図２２はステップ１５１の部分積生成回路
生成処理で用いられる変換規則３を示す模式図であり、
図２２に示すように、変換規則３は、乗数が変数の場合
には、ビット幅がｍ−Ｋの変数の乗数Ｙ（ｍ−１：Ｋ）
をビット幅がｎの被乗数Ｘ（ｎ−１：０）に乗算してビ
ット幅が Lの部分積Ｐ1 、Ｐ2 、・・・・を出力する部
分積生成回路１６１を、乗数の１ビットＹ（Ｋ）と被乗
数Ｘとを入力してＹ（Ｋ）＝１ならばＸ（ｎ−１：０）
を出力する一方、Ｙ（Ｋ）＝０ならばｎビットの値０の
信号を出力するセレクター回路１６２と、その出力信号
Ｒの上位に各ビットの値が０の信号を合成して（つま
り、０拡張して）下位から Lビットの信号をＰ1 （ L−
１：０）とする回路と、ビット幅がｍ−Ｋ−１の乗数Ｙ
（ｍ−１：Ｋ＋１）をビット幅がｎ＋１の被乗数Ｘ（ｎ
−１：０）×２（つまり、Ｘ（ｎ−１：０）の下位１ビ
ットに値が０である信号を合成したｎ＋１ビットの信
号）に乗算してビット幅が Lの部分積Ｐ2 、・・・・を
出力する部分積生成回路１６３とから構成される回路に
変換することを示すものである（但し、Ｋは０≦Ｋ＜ｍ
を満たす整数である）。但し、部分積生成回路１６３は
Ｋ＝ｍ−１の場合には生成されず、この場合の回路は、
セレクター回路１６２と、その出力信号Ｒの上位に各ビ
ットの値が０の信号を合成して下位から Lビットの信号
をＰ1 （ L−１：０）する回路とから構成される。な
お、図２２ではセレクター回路１６２として１ビット信
号Ｙ（Ｋ）とｎビットの被乗数Ｘ（ｎ−１：０）との論
理積回路に変換しているが、１ビット信号Ｙ（Ｋ）によ
ってｎビットの被乗数Ｘ（ｎ−１：０）か０値信号かを
選択するセレクターでもよい。
【０１４４】また、変換規則３は、乗数が定数の場合に
は、ビット幅がｍ−Ｋの定数の乗数Ａ（ｍ−１：Ｋ）を
ビット幅がｎの被乗数Ｘ（ｎ−１：０）に乗算してビッ
ト幅が Lの部分積Ｐ1 、Ｐ2 、・・・・を出力する部分
積生成回路１６１を、乗数の１ビットＡ（Ｋ）が１なら
ば、ｎビットの信号Ｘ（ｎ−１：０）の上位に各ビット
の値が０の信号を合成して（つまり、０拡張して）下位
から Lビットの信号をＰ1 （ L−１：０）とする回路
と、ビット幅がｍ−Ｋ−１の乗数Ａ（ｍ−１：Ｋ＋１）
をビット幅がｎ＋１の被乗数Ｘ（ｎ−１：０）×２（つ
まり、Ｘ（ｎ−１：０）の下位１ビットに値が０である
信号を合成したｎ＋１ビットの信号）に乗算してビット
幅が Lの部分積Ｐ2 、・・・・を出力する部分積生成回
路１６４とから構成される回路に変換し、乗数の１ビッ
トＡ（Ｋ）が０ならば、部分積生成回路１６４のみから
構成される回路に変換することを示すものである（但
し、Ｋは０≦Ｋ＜ｍを満たす整数である）。但し、部分
積生成回路１６４はＫ＝ｍ−１の場合には生成されず、
この場合の回路は、セレクター回路１６２と、その出力
信号Ｒの上位に各ビットの値が０の信号を合成して下位
から Lビットの信号をＰ1 （ L−１：０）とする回路と
から構成される。
【０１４５】なお、変換規則３によって生成される部分
積生成回路１６３及び１６４は、同じ変換規則３をＫ＝
ｍ−１となるまで繰り返し適用することによって再帰的
に変換される。
【０１４６】図９はステップ１５１の部分積生成回路生
成処理の詳細を示すフローチャートであり、図９に示す
ように、ステップ１２１は、乗数Ｙ又はＡのビット位置
を示す変数Ｋに初期値０を設定する処理である。つま
り、Ｋ＝０を設定する。
【０１４７】ステップ１２２は、乗数が変数Ｙであるか
どうかを判定する判定処理である。乗数が変数Ｙである
ならばステップ１２４に移行し、ステップ１２４でセレ
クター回路生成処理を行ない、乗数が定数Ａであるなら
ばステップ１２３に移行し、ステップ１２３で別の判定
処理を行なう。
【０１４８】ステップ１２３は、乗数Ａの１ビットＡ
（Ｋ）の値が１であるかどうかを判定する判定処理であ
る。Ａ（Ｋ）＝１ならばステップ１２５に移行し、ステ
ップ１２５で信号の０拡張処理を行ない、Ａ（Ｋ）＝０
ならばステップ１２６に移行し、ステップ１２６でビッ
ト位置変数Ｋのカウントアップを行なう。
【０１４９】ステップ１２４は、図２２に示す、１ビッ
ト信号Ｙ（Ｋ）とｎビットの被乗数Ｘ（ｎ−１：０）と
の論理積回路１６２を示す回路情報を生成し、回路デー
タ記憶部２３に登録するセレクト回路生成処理である。
【０１５０】ステップ１２５は、図２２に示す、乗数の
１ビットＹ（Ｋ）若しくはＡ（Ｋ）に対応する部分積Ｘ
（ｎ−１：０）×Ｙ（Ｋ）（つまり、Ｒ）、又は、Ｘ
（ｎ−１：０）の０ビット拡張を行ない、下位から Lビ
ットの信号をＰ１（ L−１：０）とする回路を示す回路
情報を生成し、回路データ記憶部２３に登録する処理で
ある。
【０１５１】ステップ１２６は、ビット位置変数Ｋの値
を１増やす、つまりカウントアップを行なう処理であ
る。
【０１５２】ステップ１２７は、再帰的に変換処理を行
うために、図２２に示す次の部分積生成回路１６３又は
１６４の設定に当たる処理である。具体的には、ｎビッ
トの被乗数Ｘを２倍した値Ｘ×２を持つｎ＋１ビットの
信号を改めて被乗数Ｘとおき、さらにそのビット幅ｎの
値を１増やす処理である。
【０１５３】ステップ１２８は、ビット位置変数Ｋが乗
数のビット幅ｍよりも小さいかどうかを判定する判定処
理である。Ｋがｍよりも小さければ（つまり、Ｋ＜ｍな
らば）、ステップ１２２に移行し、ステップ１２６及び
１２７で更新された被乗数Ｘ、そのビット幅ｎ及びビッ
ト位置変数Ｋに対してステップ１２２〜１２７の処理を
繰り返し実行する。そして、Ｋがｍに等しくなったなら
ば、ステップ１５１の部分積生成回路生成処理は終了す
る。
【０１５４】以下、図８のステップ１５３で行われる部
分積加算木生成処理の詳細を図１０、図２３、図２４及
び図２５に基づいて説明する。
【０１５５】図２３はステップ１５３の部分積加算木生
成処理で用いられる変換規則４を示す模式図であり、図
２３に示すように、変換規則４は、部分積の個数Ｋが３
よりも大きい（つまり、Ｋ＞３）場合には、Ｋ個の部分
積Ｐ0 、・・・、ＰK-1 を加算して部分和Ｑ0 と部分桁
上げＱ1 とを出力する部分積加算木１８１を、Ｋ個の部
分積Ｐ0 、・・・、ＰK-1 を加算する１ステージの加算
器１８２とその出力を入力とする部分積加算木１８３と
から構成される回路に変換することを示すものである。
【０１５６】また、変換規則４は、部分積の個数Ｋが３
と等しい（つまり、Ｋ＝３）場合には、部分積加算木１
８１を、３個の部分積Ｐ0 、Ｐ1 、Ｐ2 を加算して部分
和Ｑ0 と部分桁上げＱ1 とを出力する桁上げ保存加算器
（ＣＳＡ）１８４に変換する。
【０１５７】なお、変換規則４によって生成される部分
積加算木１８３は同じ変換規則４をＫ＝３となるまで繰
り返し適用することによって再帰的に変換されることを
示すものである。
【０１５８】図２４は図２３の１ステージの加算器１８
２を生成するための変換規則５を示す模式図であり、図
２４において、Ｋは初期の部分積の個数を表し、このう
ちＩはこれまで処理した部分積の個数を表し、Ｊはこれ
までの処理で生成された次ステージの入力となる部分積
の個数を表す（ここで、Ｉ、Ｊ、Ｋは０≦Ｊ≦Ｉ＜Ｋを
満たす整数である）。
【０１５９】変換規則５は、ＩがＫ−３よりも小さい
（つまり、Ｉ＜Ｋ−３）場合には、３個の部分積ＰI 、
ＰI+1 、ＰI+2 を加算して部分和ＱJ と部分桁上げＱ
J+1 とを出力する桁上げ保存加算器（ＣＳＡ）１９２
と、部分積ＰI+3 、・・・、ＰK-1を加算する１ステー
ジの加算器１９３とに変換することを示すものである。
【０１６０】また、変換規則５は、ＩがＫ−３に等しい
（つまり、Ｉ＝Ｋ−３）場合には、３個の部分積ＰI 、
ＰI+1 、ＰK-1 を加算して部分和ＱJ と部分桁上げＱ
J+1 とを出力する桁上げ保存加算器（ＣＳＡ）１９４に
変換することを示すものである。
【０１６１】さらに、変換規則５は、ＩがＫ−２に等し
い（つまり、Ｉ＝Ｋ−２）場合には、ＰK-2 、ＰK-1 を
それぞれｎビットの信号ＱJ 、ＱJ+1 として出力する回
路に変換することを示し、ＩがＫ−１に等しい（つま
り、Ｉ＝Ｋ−１）場合には、ＰK-1 をｎビットの信号Ｑ
J+1 として出力する回路に変換することを示すものであ
る。
【０１６２】但し、部分桁上げＱJ+1 は、桁上げ保存加
算器（ＣＳＡ）１９２又は１９４の出力の桁合わせのた
め、桁上げ保存加算器（ＣＳＡ）１９２又は１９４の出
力Ｒの下位に値０の１ビット信号を合成して下位からｎ
ビットの信号である。
【０１６３】図１０はステップ１５３の部分積加算木生
成処理の詳細を示すフローチャートであり、図１０に示
すように、ステップ１７０は、部分積の個数をＫに設定
する処理である。具体的には、図２１の例では、乗数が
変数Ｙである場合には、Ｋに乗数のビット幅ｍと等しい
値を設定し、乗数が定数Ａである場合には、Ｋにｐｏｓ
ｉｂｉｔｓ（Ａ）と等しい値を設定する。
【０１６４】ステップ１７１は、変数Ｉ及びＪに初期値
０を設定する（つまり、Ｉ＝０、Ｊ＝０とする）処理で
ある。
【０１６５】ステップ１７２〜１７７は、図２３に示し
た１ステージの加算器１８２を生成する処理である。
【０１６６】ステップ１７２は、図２４に示す３個の部
分積ＰI 、ＰI+1 、ＰI+2 を加算して部分和ＱJ と部分
桁上げＱJ+1 とを出力する桁上げ保存加算器（ＣＳＡ）
１９２又は１９４を含む回路を示す回路情報を生成し、
回路データ記憶部２３に登録する処理である。
【０１６７】なお、桁上げ保存加算器（ＣＳＡ）１９２
又は１９４は、図２５に示す変換規則６を用いて１ビッ
トずつ全加算器（ｆｕｌｌ ａｄｄｅｒ）２０２又は２
０４に展開して、ｎ個の全加算器から構成される回路と
して生成できることが容易に分かる。
【０１６８】ステップ１７３は、Ｉ及びＪの値をそれぞ
れ更新する処理である。具体的には、Ｉの値をＩ＋３の
値に、Ｊの値をＪ＋２の値にそれぞれ更新する処理であ
る。
【０１６９】ステップ１７４は、ＩがＫ−３以下である
かどうかを判定する判定処理である。
【０１７０】ＩがＫ−３以下であるならば、ステップ１
７２に移行し、ステップ１７３で更新されたＩ、Ｊに対
してステップ１７２、１７３の処理を繰り返し実行す
る。そして、ＩがＫ−３よりも大きくなった（つまり、
Ｉ＞Ｋ−３）ならば、ステップ１７５に移行して次の判
定を行なう。
【０１７１】ステップ１７５は、ＩがＫに等しいかどう
かを判定する判定処理である。ＩがＫに等しい（つま
り、Ｉ＝Ｋ）ならばステップ１７８に移行し、ステップ
１７８で別の判定処理を行なう一方、ＩがＫに等しくな
いならばステップ１７６に移行し、ステップ１７６でＰ
I をＱJ に接続する処理を行なう。
【０１７２】ステップ１７６は、ＰI とＱJ との接続を
示す回路情報を生成し、回路データ記憶部２３に登録す
る処理である（但し、Ｉ＝Ｋ−１又はＩ＝Ｋ−２）。
【０１７３】ステップ１７７は、Ｉ及びＪの値をそれぞ
れカウントアップする処理である。具体的には、Ｉの値
をＩ＋１の値に、Ｊの値をＪ＋１の値にそれぞれ更新す
る処理である。本処理を終了すると、更新されたＩ、Ｊ
に対してステップ１７５に戻り判定処理を行なう。
【０１７４】ステップ１７８は、Ｊが２に等しいかどう
かを判定する判定処理である。Ｊが２に等しい（つま
り、Ｊ＝２）ならば、ステップ１５３の部分積加算木生
成処理は終了する。一方、Ｊが２に等しくないならば、
ステップ１７９に移行し、以降、部分積加算木の再帰的
処理を行なう。
【０１７５】ステップ１７９は、再帰的に変換処理を行
うために、図２３に示す次の部分積加算木１８３の設定
に当たる処理である。具体的には、図２３の１ステージ
の加算器１８２の出力Ｑ0 、・・・・、ＱJ-1 を、部分
積加算木１８３の入力となる部分積Ｐ0 、・・・・、Ｐ
J-1 として設定する。
【０１７６】ステップ１８０は、Ｋを更新する処理であ
る。つまり、図２３に示す部分積加算木１８３の入力と
なる部分積の個数ＪをＫに設定する処理である。
【０１７７】ステップ１７９及び１８０で更新されたＫ
及び部分積Ｐ0 、・・・・、ＰK-1に対してステップ１
７１〜１７７の処理を繰り返し実行する。
【０１７８】このように加算木を生成することにより、
キャリーの伝搬のない加算器をバランスのよい階層構造
状に接続して部分積和を求める回路を構成できるため、
論理段数を小さく抑えることができる。
【０１７９】以下、図７のステップ１４６で行われる符
号反転による乗算器生成処理の詳細を図１１及び図２６
に基づいて説明する。この乗算器生成処理では、乗数Ａ
と被乗数Ｘとの積を求めるために、乗数Ａの論理否定定
数Ａ０と被乗数Ｘとの積を補正する必要がある。
【０１８０】図２６はステップ１４６の乗算器生成処理
で前記補正のための回路も含む回路に変換するための変
換規則７を示す模式図であり、図２６に示すように、変
換規則７は、ビット幅がｍの定数の乗数Ａをビット幅が
ｎの被乗数Ｘに乗算してビット幅が Lの積Ｐを出力する
乗算器２２１を、乗数Ａの論理否定Ａ０を被乗数Ｘに乗
算して部分積Ｐ0 、・・・・・、Ｐk-1 を求める部分積
生成回路２２２と、これらの部分積Ｐ0 、・・・・・、
Ｐk-1 と被乗数Ｘとを加算する部分積加算木２２３と、
その出力である部分和Ｑ0 、部分桁上げＱ1 の論理否定
をそれぞれとるLビットの論理否定回路２２４、２２５
と、それらの出力Ｒ１、Ｒ２と値がＸ×２m ＋２である
信号の下位 Lビット信号Ｒ３とを加算する最終和回路と
から構成される回路に変換することを示すものである。
但し、部分桁上げＱ1 は、部分和Ｑ0 との桁合わせを行
なうため、部分積加算木２２３の部分桁上げ出力の下位
L−１ビットを１ビットシフト（つまり、２倍）した信
号である。また、前記最終和回路は、図２６の例では桁
上げ保存加算器（ＣＳＡ）２２６と桁上げ先見加算器
（ＣＬＡ）２２７とから構成されている。図２６では、
乗数Ａの論理否定Ａ０を求めるために論理否定回路２２
０を挿入しているが、あらかじめ計算によりＡ０を求め
てもよい。
【０１８１】図１１は図７のステップ１４６における符
号反転による乗算器生成処理の詳細を示すフローチャー
トであり、図１１に示すように、ステップ２１１は、乗
数Ａの論理否定を計算により求めて値をｍビットの定数
Ａ０とする論理否定信号作成処理である。具体的には、
乗数Ａの各ビット毎に論理否定演算を行なったものをＡ
０とする。つまり、ｉ＝０〜ｍ−１の各ｉに対して、Ａ
０（ｉ）＝ *Ａ（ｉ）を行なう。但し、 *Ａ（ｉ）は１
ビットＡ（ｉ）の論理否定演算を表す。
【０１８２】ステップ２１２は、図８のステップ１５１
で行なわれる部分積生成回路生成処理と同様の処理であ
り、図２６に示す部分積生成回路２２２を生成する処理
である。つまり、図２２に示す変換規則３を適用して、
被乗数Ｘと乗数Ａの論理否定定数Ａ０とから部分積を生
成する回路を生成する処理である。
【０１８３】ステップ２１３は、図８のステップ１５３
で行なわれる部分積加算木生成処理と同様の処理であ
り、図２６に示す部分積加算木２２３を生成する処理で
ある。つまり、図２６に示す部分積加算木２２３を、図
２３に示す変換規則４を適用して、数ステージの加算器
からなる、キャリーの伝搬を少なくした加算木として生
成する処理である。
【０１８４】ステップ２１４は、図２６に示す部分積加
算木２２３の出力を入力とする論理否定回路２２４及び
２２５を示す回路情報を生成し、回路データ記憶部２３
に登録する処理である。本例では、論理否定回路２２４
及び２２５は、それぞれ Lビットのインバータである。
【０１８５】ステップ２１５は、図２６に示す補正信号
Ｒ３を被乗数Ｘから作成する処理であり、具体的には、
Lビット補正信号Ｒ３は計算式Ｘ×２m ＋２から求まる
信号の下位 Lビット信号として作成できる。
【０１８６】ステップ２１６は、図２６に示す論理否定
回路２２４及び２２５の出力Ｒ１、Ｒ２と補正信号Ｒ３
とを加算する最終和回路を示す回路情報を生成し、回路
データ記憶部２３に登録する処理である。具体的には、
図２６の例では、Ｒ１、Ｒ２と補正信号Ｒ３とを加算す
る桁上げ保存加算器（ＣＳＡ）２２６と、その出力であ
る部分和と部分桁上げとを加算する桁上げ先見加算器
（ＣＬＡ）２２７とを生成する処理である。但し、桁上
げ先見加算器（ＣＬＡ）２２７において桁上げ保存加算
器（ＣＳＡ）２２６の出力である部分和と部分桁上げと
を加算する際に、その２つの出力の桁合わせをして加算
する（つまり、部分桁上げ信号を１ビット上位へシフト
して最下位ビットを０にしたものと部分和とを加算す
る）。
【０１８７】なお、本実施例では、最終和回路を桁上げ
保存加算器（ＣＳＡ）２２６と桁上げ先見加算器（ＣＬ
Ａ）２２７とで構成しているが、他の構成でも何ら差し
障りない。さらに、ステップ２１５において、 Lビット
補正信号をＲ３＝Ｘ×２m ＋２としたが、Ｒ３＝Ｘ×２
m ＋１又はＲ３＝Ｘ×２m とし、桁上げ先見加算器（Ｃ
ＬＡ）２２７において１又は２をそれぞれ足し込んでも
よい。但し、１の足し込み方法としては、桁上げ先見加
算器（ＣＬＡ）２２７のキャリーインを１にするか、又
は、桁上げ保存加算器（ＣＳＡ）２２６の部分桁上げ信
号を１ビット上位へシフトして最下位ビットを１にした
ものと部分和とを桁上げ先見加算器（ＣＬＡ）２２７で
加算する。また、２の足し込み方法としては、桁上げ保
存加算器（ＣＳＡ）２２６の部分桁上げ信号を１ビット
上位へシフトして最下位ビットを１にしたものと部分和
とを、キャリーインを１にして桁上げ先見加算器（ＣＬ
Ａ）２２７で加算する。
【０１８８】ステップ２１７は、図２６の乗算器２２１
に対応する乗算器を示す回路情報を回路データ記憶部２
３から削除する処理である。
【０１８９】以下、図７のステップ１４８で行われる分
割による乗算器生成処理の詳細を図１２及び図２７に基
づいて説明する。
【０１９０】図２７はステップ１４８の分割による乗算
器生成処理で用いられる変換規則８を示す模式図であ
り、図２７に示すように、変換規則８は、ビット幅がｍ
の定数の乗数Ａをビット幅がｎの被乗数Ｘに乗算してビ
ット幅が Lの積Ｐを出力する乗算器２４１を、ｐｏｓｉ
ｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）＞２の場
合、図７のステップ１４３で決定されたＡ１を被乗数Ｘ
に乗算して部分積Ｐ0 、・・・・・、Ｐk-1 を求める部
分積生成回路２４２と、ステップ１４３で決定されたＡ
２を被乗数Ｘに乗算して部分積Ｏ0 、・・・・・、Ｏ
H-1 を求める部分積生成回路２４３と、これらの部分積
Ｏ0 、・・・・・、ＯH-1 の論理否定をそれぞれとる L
ビットの論理否定回路２４４と、・・・・・、２４５
と、それらの出力Ｒ0 、・・・・・、ＲH-1 と部分積Ｐ
0 、・・・・・、Ｐk とを加算する部分積加算木２４６
と、その出力である部分和Ｑ0 と部分桁上げＱ1 と補正
数Ｈとを加算する最終和回路とから構成される回路に変
換することを示すものである。
【０１９１】但し、ここでは、Ｈ＝２の場合を示してお
り、補正数Ｈは２であるので、前記最終和回路は、部分
積加算木２４６の出力である部分和Ｑ0 と、部分桁上げ
Ｑ1に対して値が計算式Ｑ1 ×２＋１である信号の下位
Lビット信号とをキャリーインを１にして加算する桁上
げ先見加算器（ＣＬＡ）２４７から構成される回路に変
換することを示すものである。ここで、桁上げ先見加算
器（ＣＬＡ）２４７に入力される部分桁上げＱ1 に対応
する信号は、部分和Ｑ0 との桁合わせを行なうため部分
積加算木２４６の部分桁上げ出力Ｑ１の下位 L−１ビッ
トを１ビットシフト（つまり、２倍）して、最下位ビッ
トの値を１にした信号である。 特に、補正数Ｈが１で
ある場合には、より簡単に、前記最終和回路は、部分積
加算木２４６の出力である部分和Ｑ0 と部分桁上げＱ1
とをキャリーインを１にして加算する桁上げ先見加算器
（ＣＬＡ）から構成される回路（つまり、図２７の桁上
げ先見加算器（ＣＬＡ）２４０と同様の回路）に変換す
るものである。
【０１９２】さらに、補正数Ｈが３以上の場合も含むよ
り一般的な場合には、部分積加算木２４６の入力に補正
数Ｈを追加して加算し、最終和回路は、その部分積加算
木の出力である部分和Ｑ0 と、部分桁上げＱ1 とを加算
する桁上げ先見加算器（ＣＬＡ）から構成される回路に
変換することが可能である。
【０１９３】また、変換規則８は、ｐｏｓｉｂｉｔｓ
（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）＝２の場合、ステ
ップ１４３で決定されたＡ１を被乗数Ｘに乗算して部分
積Ｐ0を求める部分積生成回路２４８と、ステップ１４
３で決定されたＡ２を被乗数Ｘに乗算して部分積Ｏ0 を
求める部分積生成回路２４９と、この部分積Ｏ0 の論理
否定をとる Lビットの論理否定回路２５０と、その出力
Ｒ0 と部分積Ｐ0 とをキャリーインを１にして加算する
桁上げ先見加算器（ＣＬＡ）２４０とから構成される回
路に変換することを示すものである。
【０１９４】なお、図２７の例では最終和回路は桁上げ
先見加算器（ＣＬＡ）２４７、２４０であるが、他の加
算器でもよい。
【０１９５】図１２はステップ１４８で行われる分割に
よる乗算器生成処理の詳細を示すフローチャートであ
り、図１２に示すように、ステップ２３１は、図８のス
テップ１５１で行なわれる部分積生成回路生成処理と同
様の処理であり、乗数Ａの代わりにステップ１４３で決
定された定数Ａ１を被乗数Ｘに乗算する図２７に示す部
分積生成回路２４２を生成する処理である。つまり、図
２２に示す変換規則３を適用して、被乗数Ｘと前記定数
Ａ１とから部分積を生成する回路を生成する処理であ
る。
【０１９６】ステップ２３２は、ステップ２３１と同様
の処理であり、乗数Ａの代わりにステップ１４３で決定
された定数Ａ２を被乗数Ｘに乗算する図２７に示す部分
積生成回路２４３を生成する処理である。つまり、図２
２に示す変換規則３を適用して、被乗数Ｘと前記定数Ａ
２とから部分積を生成する回路を生成する処理である。
【０１９７】ステップ２３３は、ステップ２３２で生成
された、図２７に示す部分積生成回路２４３の出力
Ｏ0 、・・・・・、ＯH-1 を入力とする論理否定回路２
４４、・・・・・、２４５を示す回路情報を生成し、回
路データ記憶部２３に登録する処理である。本例では、
論理否定回路２４４、・・・・・、２４５は、それぞれ
Lビットのインバータである。
【０１９８】ステップ２３４は、ｐｏｓｉｂｉｔｓ（Ａ
１）＋ｐｏｓｉｂｉｔｓ（Ａ２）が２に等しい（つま
り、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ
２）＝２）かどうかを判定する判定処理である。ｐｏｓ
ｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）が２に
等しいならばステップ２３６に移行し、ステップ２３６
で最終和回路の生成を行なう一方、ｐｏｓｉｂｉｔｓ
（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）が２に等しくない
ならばステップ２３５に移行し、ステップ２３５で部分
積加算木の生成を行なう。
【０１９９】ステップ２３５は、図８のステップ１５３
で行なわれる部分積加算木生成処理と同様の処理であ
り、ステップ２３１、２３３で生成された回路の出力に
対して図２７に示す部分積加算木２４６を生成する処理
である。つまり、図２７に示す、部分積Ｐ0 、・・・・
・、Ｐk-1 と、Ｒ0 、・・・・・、ＲH-1 とを加算する
部分積加算木２４６を、図２３に示す変換規則４を適用
して、数ステージの加算器からなる、キャリーの伝搬を
少なくした加算木として生成する処理である。
【０２００】ステップ２３６は、図２７に示す、部分積
加算木２４６から出力される部分和Ｑ0 と部分桁上げＱ
1 と補正数Ｈとを加算するか、又は、部分積生成回路２
４８の出力Ｐ0 と論理否定回路２５０の出力Ｒ0 と補正
数１とを加算する最終和回路を示す回路情報を生成し、
回路データ記憶部２３に登録する処理である。
【０２０１】具体的には、図２７の例（つまり、Ｈ＝２
の場合）では、部分積加算木２４６から出力される部分
和Ｑ0 と部分桁上げＱ1 に対して値が計算式Ｑ1 ×２＋
１である信号の下位 Lビット信号とをキャリーインを１
にして加算する桁上げ先見加算器（ＣＬＡ）２４７を生
成する処理である。但し、桁上げ先見加算器（ＣＬＡ）
２４７における補正数１の加算の方法としては、桁上げ
先見加算器（ＣＬＡ）のキャリーインを１にするか、又
は、部分桁上げ信号Ｑ1 を１ビット上位へシフトして最
下位ビットを１にしたものと部分和とを桁上げ先見加算
器（ＣＬＡ）で加算する。補正数２の加算の方法として
は、部分桁上げ信号Ｑ1 を１ビット上位へシフトして最
下位ビットを１にしたものと部分和とをキャリーインを
１にして桁上げ先見加算器（ＣＬＡ）２４７で加算す
る。また、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔ
ｓ（Ａ２）＝２の場合には、部分積生成回路２４８の出
力Ｐ0 と論理否定回路２５０の出力Ｒ0 とをキャリーイ
ンを１にして加算する桁上げ先見加算器（ＣＬＡ）２４
０を生成する処理である。
【０２０２】なお、本実施例では、補正数Ｈを、最終和
回路において、桁上げ先見加算器（ＣＬＡ）２４７、２
４０を用いて加算しているが、この構成であるとＨが２
以下の場合しか対応できない。しかし、最終和回路は前
記部分和Ｑ0 と部分桁上げＱ1 と補正数Ｈとの加算さえ
できれば他の構成でも何ら差し障りない。さらに、図２
７で説明したように、補正数Ｈを最終和回路において加
算しないで、ステップ２３５で補正数Ｈも加算する部分
積加算木を生成してもよい。
【０２０３】ステップ２３７は、図２７の乗算器２４１
に対応する乗算器を示す回路情報を回路データ記憶部２
３から削除する処理である。
【０２０４】以下、図７のステップ１４３で行われる乗
数Ａの分割処理すなわちＡ１、Ａ２の決定処理の詳細を
図１３に基づいて説明する。
【０２０５】図１３はステップ１４３のＡ１、Ａ２の決
定処理の詳細を示すフローチャートであり、図１３に示
すように、ステップ２５１は、ビット位置変数ｉと、候
補ビット位置集合Ｕとに初期値を設定する。つまり、ｉ
に０を設定し、Ｕに空集合（つまり、φ）を設定する。
【０２０６】ステップ２５２は、乗数Ａの各４ビットＡ
（ｉ＋３：ｉ）が２進表現‘１１０１’に等しいかどう
かを判定する判定処理である。等しいならばステップ２
５３に移行し、ステップ２５３で候補ビット位置集合Ｕ
への設定を行なう。一方、等しくないならばステップ２
５４に移行し、ステップ２５４で次の判断処理を行な
う。
【０２０７】ステップ２５３は、候補ビット位置集合Ｕ
に要素ｉ＋１とｉ＋２を追加する処理である。つまり、
Ｕと｛ｉ＋１，ｉ＋２｝との和集合Ｕ U｛ｉ＋１，ｉ＋
２｝を改めてＵと設定する。
【０２０８】ステップ２５４は、乗数Ａの各４ビットＡ
（ｉ＋３：ｉ）が２進表現‘１１００’に等しいかどう
かを判定する判定処理である。等しいならばステップ２
５５に移行し、ステップ２５５で候補ビット位置集合Ｕ
への設定を行なう。一方、等しくないならばステップ２
５６に移行し、ステップ２５６で次の判断処理を行な
う。
【０２０９】ステップ２５５は、候補ビット位置集合Ｕ
に要素ｉ＋２を追加する処理である。つまり、Ｕと｛ｉ
＋２｝との和集合Ｕ U｛ｉ＋２｝を改めてＵと設定す
る。
【０２１０】ステップ２５６は、乗数Ａの全てのビット
に対して判定したかどうか、つまり、ビット位置変数ｉ
がｍ−３よりも小さいかどうかを判定する判定処理であ
る。ｉがｍ−３よりも小さいならばステップ２５７に移
行し、ステップ２５７でビット位置変数ｉをカウントア
ップする。一方、ｉがｍ−３以上ならばステップ２５８
に移行し、ステップ２５８で別の初期値設定処理を行な
う。
【０２１１】ステップ２５７は、乗数Ａの次のビットを
処理するため、ビット位置変数ｉをｉ＋１の値に更新す
る処理である。本処理の終了後、ステップ２５２に戻
り、更新されたｉに対してステップ２５２〜２５５の処
理を繰り返し実行する。
【０２１２】ステップ２５８は、Ａ１、Ａ２とカウンタ
ーｊに初期値を設定する処理である。つまり、Ａ１に乗
数Ａを、Ａ２に０を、ｊに１をそれぞれ設定する。
【０２１３】ステップ２５９は、候補ビット位置集合Ｕ
の中から選んだｊ個の要素からなる集合Ｖを、ｐｏｓｉ
ｂｉｔｓ（Ａ＋Σ２α）が最小になるように決定する処
理である。ここで、αは集合Ｖの任意の要素を表し、Σ
２αは集合Ｖの各要素α毎に求められる２αを全ての要
素αについて加算した総和を表すものとする。
【０２１４】ステップ２６０は、ステップ２５９で決定
された集合Ｖに対して、ｐｏｓｉｂｉｔｓ（Ａ＋Σ
２α）＋ｊ＋δと、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓ
ｉｂｉｔｓ（Ａ２）との大小関係の判定を行なう判定処
理である。但し、δは、ｐｏｓｉｂｉｔｓ（Ａ２）＝２
の場合には１であり、その他の場合には０である。この
δは、ｐｏｓｉｂｉｔｓ（Ａ２）＝２の場合には、図１
２の説明で述べた補正数Ｈが３以上となり、図２７の部
分積加算木２４６においてこの補正数を加算する必要が
あるためである。ステップ２６０の判定で、ｐｏｓｉｂ
ｉｔｓ（Ａ＋Σ２α）＋ｊ＋δがｐｏｓｉｂｉｔｓ（Ａ
１）＋ｐｏｓｉｂｉｔｓ（Ａ２）よりも小さいならばス
テップ２６１に移行し、ステップ２６１でＡ１、Ａ２の
更新処理を行なう。一方、ｐｏｓｉｂｉｔｓ（Ａ＋Σ２
α）＋ｊ＋δがｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂ
ｉｔｓ（Ａ２）以上であればステップ２６２に移行し、
ステップ２６２で終了判定を行なう。
【０２１５】ステップ２６１は、Ａ１に改めてＡ＋Σ２
αの値を設定し、Ａ２にΣ２αの値を設定する更新処理
である。
【０２１６】ステップ２６２は、集合Ｖが候補ビット位
置集合Ｕと等しい（つまり、Ｖ＝Ｕ）かどうかを判定す
る判定処理である。等しいならば、ステップ１４３のＡ
１、Ａ２の決定処理は終了する一方、等しくなければ、
ステップ２６３に移行し、ステップ２６３でカウンター
ｊをカウントアップする。
【０２１７】ステップ２６３は、カウンターｊをｊ＋１
の値に更新する処理である。本処理の終了後、ステップ
２５９に戻り、更新されたｊに対してステップ２５９〜
２６１の処理を繰り返し実行する。
【０２１８】なお、本実施例における図１３の例では、
Ｖ＝Ｕとなるまで全てのｊに対して処理を行っている
が、簡単化のため、ステップ２６０の判定処理でｐｏｓ
ｉｂｉｔｓ（Ａ＋Σ２α）＋ｊ＋δがｐｏｓｉｂｉｔｓ
（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）以上であれば、ス
テップ２６２に移行しないで終了してもよい。さらに、
ステップ２６２の判定処理をｊ＝２かどうかを判定する
処理に代えても、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉ
ｂｉｔｓ（Ａ２）はｐｏｓｉｂｉｔｓ（Ａ）よりも小さ
くなるので部分積の数を減らす効果はある。
【０２１９】次に、前記変換規則１〜８によって元の乗
算器と等価な回路に変換できることを数式を用いて証明
する。但し、変換規則２〜６は自明であるので割愛す
る。また、一般性を失う事なく、 L＝ｍ＋ｎとして説明
する。
【０２２０】＜変換規則１＞（図２０） 図２０において、１３２は、１ビット幅の被乗数Ｘ（ｎ
−１）と１ビット幅の変数の乗数Ｙ（０）との論理積Ｐ
（ｎ−１）をとるＡＮＤ回路であり、１３３は、１ビッ
ト幅の被乗数Ｘ（ｎ−２）と１ビット幅の変数の乗数Ｙ
（０）との論理積Ｐ（ｎ−２）をとるＡＮＤ回路であ
り、・・・・・、１３４は、１ビット幅の被乗数Ｘ
（１）と１ビット幅の変数の乗数Ｙ（０）との論理積Ｐ
（１）をとるＡＮＤ回路であり、１３５は、１ビット幅
の被乗数Ｘ（０）と１ビット幅の変数の乗数Ｙ（０）と
の論理積Ｐ（０）をとるＡＮＤ回路である。
【０２２１】Ｙ（０）＝０又は１であるから、
【数３】 である。また、Ｙ（０）及びＰ（ｉ）は共に１ビットな
ので、 Ｘ（ｉ）・Ｙ（０）＝Ｘ（ｉ）ａｎｄＹ（０） である。よって、 Ｐ（ｉ）＝Ｘ（ｉ）ａｎｄＹ（０） （０≦ｉ≦ｎ
−１） Ｐ（ｎ）＝０ となる。
【０２２２】＜変換規則７＞（図２６） 以下、複数ビットの数Ｚについての全ビットの論理否定
数を *Ｚで表す。
【０２２３】定数Ａについて、 −Ａ＝ *Ａ＋１−２m ←→ *Ａ＋１＝２m −Ａ が成立ち、また、ｎビットの数Ｘに関して、 ［Ｘの２の補数］＝ *Ｘ＋１＝−Ｘ である。よって、 Ｐ＝Ｘ・Ａ ＝Ｘ・（２m − *Ａ−１） ＝Ｘ・２m −Ｘ・（ *Ａ＋１） ＝Ｘ・２m ＋［Ｘ・（ *Ａ＋１）の２の補数］ …（３） となる。また、 Ｑ0 ＋Ｑ1 ＝Ｘ・（ *Ａ＋１） …（４） であるから、 −Ｘ・（ *Ａ＋１）＝−（Ｑ0 ＋Ｑ1 ） ＝−Ｑ0 −Ｑ1 であり、つまり、 ［Ｘ・（ *Ａ＋１）の２の補数］＝［Ｑ0 の２の補数］
＋［Ｑ1 の２の補数］ となる。よって、（３）式は、 Ｐ＝Ｘ・Ａ ＝Ｘ・２m ＋［Ｑ0 の２の補数］＋［Ｑ1 の２の補数］ ＝Ｘ・２m ＋ *Ｑ0 ＋１＋ *Ｑ1 ＋１ ＝ *Ｑ0 ＋ *Ｑ1 ＋Ｘ・２m ＋２ ＝ *Ｑ0 ＋ *Ｑ1 ＋（Ｘ・２m ＋２） …（５） となる。
【０２２４】（５）式の第３項Ｘ・２m ＋２は値２を表
すｍビットの信号と被乗数Ｘを表す信号の合成により信
号Ｒ３として求められる。
【０２２５】（５）式の第１項 *Ｑ0 、第２項 *Ｑ
1 は、それぞれ、部分積加算木２２３の出力である部分
和Ｑ0 、部分桁上げＱ1 の論理否定である。但し、Ｑ0
とＱ1 とは桁合わせを図２６に示すようにしている。し
たがって、積Ｐは、（５）式の第１項から第３項まで
を、桁上げ保存加算器（ＣＳＡ）２２６及び桁上げ先見
加算器（ＣＬＡ）２２７から成る最終和回路により加算
して求められる。
【０２２６】また、（４）式より、 Ｑ0 ＋Ｑ1 ＝Ｘ・ *Ａ＋Ｘ …（６） であるから、（６）式の右辺第１項における *Ａは図２
６のＡ０であり、右辺第１項Ｘ・ *Ａは部分積生成回路
２２２により、部分積Ｐ0 、・・・、ＰK-1 として求め
られる。また、（６）式の左辺のＱ0 、Ｑ1 は、部分積
Ｐ0 、・・・、ＰK-1 と右辺第２項のＸとを部分積加算
木２２３により加算することによって、部分和Ｑ0 、部
分桁上げＱ1 として求められる。但し、（６）式の右辺
第２項のＸを部分積加算木２２３で加算する際には、Ｘ
の０拡張した信号を入力する。
【０２２７】＜変換規則８＞（図２７） 以下、複数ビットの数Ｚについての全ビットの論理否定
数を *Ｚで表す。
【０２２８】定数Ａについて、 Ａ＝Ａ１−Ａ２ であり、また、一般にｎビットの数Ｘに関して、 ［Ｘの２の補数］＝ *Ｘ＋１＝−Ｘ である。よって、 Ｐ＝Ｘ・Ａ ＝Ｘ・（Ａ１−Ａ２） ＝Ｘ・Ａ１−Ｘ・Ａ２ …（７） となる。また、
【数４】 であり、
【数５】 であるから、（７）式は、
【数６】 となる。（８）式の第１項の各Ｐi はｍビット信号Ａ１
と被乗数Ｘとの部分積であり、部分積生成回路２４２に
より求められる。また、第２項の各 *Ｏi はｍビット信
号Ａ２と被乗数Ｘとの部分積であり、部分積生成回路２
４３と論理否定回路２４４、・・・、２４５とにより求
められる。一般に、これらの部分積Ｐi （但し、ｉ＝
０，・・・，Ｋ−１）と *Ｏi （但し、ｉ＝０，・・
・，Ｈ−１）と第３項のＨとを、部分積加算木２４６と
最終和回路２４７とで加算することにより積Ｐを求める
ことが出来る。
【０２２９】次に、図２７の例に示すようにＨが２以下
（Ｈ＞０）の場合には、
【数７】 であるから、つまり、 Ｐ＝Ｘ・Ａ ＝Ｑ0 ＋Ｑ1 ・２＋Ｈ ＝Ｑ0 ＋（Ｑ1 ・２＋１）＋（Ｈ−１） …（９） となり、（９）式における第１項Ｑ0 、第２項のＱ1 ・
２は、部分積Ｐi （但し、ｉ＝０，・・・，Ｋ−１）と
*Ｏi （但し、ｉ＝０，・・・，Ｈ−１）とを加算する
部分積加算木２４６の部分和Ｑ0 と部分桁上げＱ1 とし
て求められる。また、第２項Ｑ1 ・２＋１は、図２７に
示すように部分桁上げＱ1 の下位に値１の１ビット信号
を合成した信号である。但し、最上位ビット（つまり、
ｍ＋ｎビット目）Ｑ1 （ｍ＋ｎ−１）は考慮しない。さ
らに、第１項Ｑ0 、第２項Ｑ1 ・２＋１、第３項Ｈ−１
は最終和回路２４７で加算され、積Ｐを求めることがで
きる。
【０２３０】なお、変換規則７は変換規則８の特別な場
合と捉えることができる。つまり、定数Ａについて、 −Ａ＝ *Ａ＋１−２m ←→ Ａ＝２m −（ *Ａ＋１） が成立ち、変換規則８において、 Ａ１＝２m であり、且つ、 Ａ２＝（ *Ａ＋１） である場合に当たる。
【０２３１】よって、 Ｐ＝Ｘ・Ａ ＝Ｘ・（２m − *Ａ−１） ＝Ｘ・２m −Ｘ・（ *Ａ＋１） ＝Ｘ・２m ＋［Ｘ・（ *Ａ＋１）の２の補数］ となる。但し、ｎビットの数Ｘに関して、 ［Ｘの２の補数］＝ *Ｘ＋１＝−Ｘである。
【０２３２】また、
【数８】 であるから、
【数９】 となる。
【０２３３】（１０）式の第１項、第２項及び第３項は
部分積加算木の入力である。したがって、積Ｐは、前記
部分積加算木の出力と第４項Ｋ＋１とを最終和回路によ
り加算して求められる。
【０２３４】また、（１０）式の第１項は被乗数Ｘをｍ
ビットシフトしたものであり、第２項は乗数の論理否定
*Ａと被乗数Ｘとを入力とする部分積生成回路の出力で
あり、第３項は被乗数Ｘを入力とする論理否定回路の出
力である。
【０２３５】さらに、変換規則２も変換規則８の特別な
場合と捉えることができる。つまり、変換規則８で、Ａ
１＝Ａ、Ａ２＝０にすることによって、容易に変換規則
２が導き出せる。
【０２３６】以上のように、実施例１の論理回路の自動
設計システムにおいては、乗算器に入力される乗数が定
数Ａである場合に、乗数Ａにおける値が１であるビット
の総個数が３以上であると、乗数Ａにおける値が１であ
るビットに対応する部分積を求める回路が生成され、部
分積和を求める回路が桁上げ保存加算器の加算木により
構成される。これにより、加算の論理段数を少なく抑え
ることができると共に、乗算速度を高速にすることが可
能となる。
【０２３７】また、乗数Ａにおける値が１であるビット
の総個数が２以下であると、値が１であるビットに関し
てのみ部分積を求める回路が構成される。これにより、
部分積数を少なく抑えることができ、回路面積の削減が
可能となる。
【０２３８】また、乗数Ａにおける値が１であるビット
の総個数が多数であると、乗数Ａの論理否定数と被乗数
とから部分積を求める回路と、その部分積と補正信号と
を加算する桁上げ保存加算器の加算木と、それらを補正
する回路とが構成される。これにより、部分積数や回路
面積の削減が可能となる。
【０２３９】あるいは、乗数Ａにおける値が１であるビ
ットの総個数が多数であると、差が乗数Ａに等しく、且
つ、値が１であるビットの総個数が最小となる定数Ａ
１、Ａ２（但し、Ａ＝Ａ１−Ａ２）に対して、定数Ａ１
と被乗数とから部分積を求める回路と、定数Ａ２と被乗
数とから部分積を求める回路と、定数Ａ２に対する部分
積の論理否定を求める回路と、Ａ１に対する部分積とＡ
２に対する部分積の論理否定とを加算する桁上げ保存加
算器の加算木と、それらを補正する回路とが構成され
る。これにより、部分積数や回路面積の削減が可能とな
る。
【０２４０】（実施例２）以下、本発明の実施例２に係
る論理回路の自動設計システムについて説明する。 実
施例２の自動設計システムは、実施例１と同様のハード
ウェア構成を持ち、その回路設計処理において、実施例
１における図７の乗算器生成処理の代わりに図１４に示
す乗算器生成処理を行なうものである。
【０２４１】図１４は図５のステップ１０１３で行われ
る乗算器生成処理の詳細を示すフローチャートであり、
この乗算器生成処理は、実施例１における図１２の分割
による乗算器生成処理を拡張した処理である。この乗算
器生成処理では、概略、次のようにして、部分積数と部
分積和を求める回路の論理段数とを少なく抑えるように
なっている。すなわち、乗数が定数である場合には、部
分積数を少なくするために、差が乗数に等しい２つの定
数において、値が１であるビットに関してのみ部分積を
求める回路に変換する。また、乗数が定数である場合及
び乗数が変数である場合の何れの場合にも、部分積和を
求める回路の論理段数を少なくするために、キャリーの
伝搬を少なくした加算木を用いた回路に変換する。
【０２４２】図１４に示すように、まず、ステップ２７
０は、図７のステップ１４１と同様の判定処理であり、
乗数が変数であれば、変数同士の乗算であるのでステッ
プ２７１に移行し、ステップ２７１で２つの定数Ａ１、
Ａ２の設定を行なう。一方、乗数が定数Ａであれば、ス
テップ２７２に移行し、ステップ２７２で乗数Ａを差が
Ａに等しい２つの定数Ａ１、Ａ２に分割する。
【０２４３】ステップ２７１は、２つの定数Ａ１、Ａ２
の設定を行なう処理であり、具体的には、Ａ１に乗数Ａ
を、Ａ２に０（つまり、Ａ１＝Ａ、Ａ２＝０）をそれぞ
れ設定する処理である。本処理の終了後、ステップ２７
３に移行する。
【０２４４】ステップ２７２は、図７におけるステップ
１４３と同様な処理であり、図１３に示すフローチャー
トにしたがって、Ａ＝Ａ１−Ａ２を満たし、且つ、ｐｏ
ｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）の値
が最小となるようなＡ１とＡ２とを決定する処理であ
る。なお、変換規則２に対応するＡ１＝Ａ、Ａ２＝０、
及び変換規則９に対応するＡ１＝２m 、Ａ２＝（ *Ａ＋
１）も特殊なケースとして含む。
【０２４５】ステップ２７３は、図１２のステップ２３
１と同様の処理であり、乗数Ａの代わりにステップ２７
１又は２７２で決定されたＡ１に対して、図９で説明し
た部分積生成回路生成処理を行なう。つまり、前記Ａ１
と被乗数Ｘとから、図２２に示す変換規則３を適用して
部分積を生成する回路を生成する処理である。
【０２４６】ステップ２７４は、定数Ａ２が０に等しい
かどうかの判定を行なう。Ａ２が０に等しい（つまりＡ
２＝０）ならば、ステップ２７５及び２７６のＡ２に対
する処理を省いてステップ２７７に移行する一方、Ａ２
が０に等しくなければ、ステップ２７５に移行し、ステ
ップ２７５でＡ２に対する部分積生成回路を生成する処
理を行なう。
【０２４７】ステップ２７５は、図１２のステップ２３
２と同様の処理であり、乗数Ａの代わりにステップ２７
１又は２７２で決定された定数Ａ２に対して、図９で説
明した部分積生成回路生成処理を行なう。つまり、図２
２に示す変換規則３を適用して、被乗数Ｘと前記定数Ａ
２とから部分積を生成する回路を生成する処理である。
【０２４８】ステップ２７６は、図１２のステップ２３
３と同様の処理であり、ステップ２７５で生成された部
分積生成回路の出力を入力とする論理否定回路を示す回
路情報を生成し、回路データ記憶部２３に登録する処理
である。本例では、論理否定回路はインバータである。
【０２４９】ステップ２７７は、Ａ１に対する部分積の
個数とＡ２に対する部分積の個数との和、つまり、ｐｏ
ｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ（Ａ２）が１
に等しいか、２に等しいか、又は、２よりも大きいかを
判定する判定処理である。部分積総数が１に等しい（つ
まり、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ
（Ａ２）＝１）ならば、ステップ２８０に移行し、ステ
ップ２８０で最終の乗算器の削除処理を行ない、部分積
総数が２に等しい（つまり、ｐｏｓｉｂｉｔｓ（Ａ１）
＋ｐｏｓｉｂｉｔｓ（Ａ２）＝２）ならば、ステップ２
７９に移行し、ステップ２７９で最終和回路の生成を行
ない、部分積総数が２よりも大きいならば、ステップ２
７８に移行し、ステップ２７８で部分積加算木の生成を
行なう。但し、Ａ１が変数（つまり、乗数が変数）であ
る場合には、Ａ１に対する部分積の個数はそのビット幅
ｍに等しい。
【０２５０】ステップ２７８は、図１２のステップ２３
５と同様の処理であり、ステップ２７３、２７６で生成
された回路の出力に対して、図１０で説明した部分積加
算木生成処理を行ない、部分積加算木を生成する処理で
ある。つまり、図２３に示す変換規則４を適用して、数
ステージの加算器からなる、キャリーの伝搬を少なくし
た加算木として生成する処理である。
【０２５１】ステップ２７９は、図８のステップ１５４
あるいは図１２のステップ２３６と同様な処理であり、
部分積加算木から出力される部分和Ｑ0 、部分桁上げＱ
1 と補正数Ｈとを加算する、又は、部分積生成回路の出
力と論理否定回路の出力と補正数１とを加算する、又
は、部分積加算木からの出力を加算する、又は、部分積
生成回路の出力を加算する最終和回路を示す回路情報を
生成し、回路データ記憶部２３に登録する処理である。
【０２５２】ステップ２８０は、図８のステップ１５
５、図１１のステップ２１７又は図１２のステップ２３
７と同様の処理であり、乗算器を示す回路情報を回路デ
ータ記憶部２３から削除する処理である。
【０２５３】（実施例３）以下、本発明の実施例３に係
る論理回路の自動設計装置を図面に基づいて説明する。
【０２５４】実施例３の自動設計装置は、実施例１にお
ける図５のステップ１０１３すなわち図７のステップ１
４１〜１４８と同様の処理を行うものである。
【０２５５】図１５は実施例３の自動設計装置の構成を
示すブロック図であり、図１５において、２６００は入
力手段、２６０１〜２６０４は判定手段、２６１１は乗
数ＡをＡ１、Ａ２に分割する乗数分割手段、２６１２は
論理否定信号作成手段、２６１３は補正数作成手段、２
６１４は補正信号作成手段、２６２１〜２６２４は部分
積生成回路生成手段、２６５１、２６５２は論理否定回
路生成手段、２６６１〜２６６３は部分積加算木生成手
段、２６７１は信号接続回路生成手段、２６８１〜２６
８５は最終和回路生成手段、２６９０は乗算器削除手段
（回路削除手段）である。
【０２５６】入力手段２６００は、図２４、図２６、図
２７にそれぞれ示す元の機能素子である乗算器１９１、
２２１又は２４１を示す回路情報を図２の回路データ記
憶部２３から読み出し、乗算器１９１、２２１又は２４
１の入力がｍビットの乗数Ｙ又はＡであることを示す情
報を判定手段２６０１及び乗算器削除手段（回路削除手
段）２６９０に出力し、且つ、もう一方の入力がｎビッ
トの被乗数Ｘであることを示す情報を部分積生成回路生
成手段２６２１〜２６２４、補正信号作成手段２６１４
及び乗算器削除手段（回路削除手段）２６９０に出力す
る。また、乗算器１９１、２２１又は２４１の出力が L
ビットの積Ｐであることを示す情報を最終和回路生成手
段２６８１〜２６８５、信号接続回路生成手段２６７１
及び乗算器削除手段（回路削除手段）２６９０に出力す
る。
【０２５７】判定手段２６０１は、乗算器１９１、２２
１又は２４１の乗数が変数Ｙであるか定数Ａであるかを
判定する手段であり、乗数が変数Ｙであるならば乗数Ｙ
を示す情報を部分積生成回路生成手段２６２１に出力す
る。また、乗数が定数Ａであるならば乗数Ａを示す情報
を乗数分割手段２６１１に出力する。
【０２５８】乗数分割手段２６１１は、まず、乗数Ａを
定数Ａ１と定数Ａ２に分割するため、Ａ＝Ａ１−Ａ２を
満たし、且つ、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂ
ｉｔｓ（Ａ２）が最小となる定数Ａ１、Ａ２を図１３に
示す方法で決定する。さらに、定数Ａ１、Ａ２と元の乗
数Ａとを示す情報を判定手段２６０２に出力する。
【０２５９】判定手段２６０２は、ｐｏｓｉｂｉｔｓ
（Ａ）、ｐｏｓｉｂｉｔｓ（Ａ１）＋ｐｏｓｉｂｉｔｓ
（Ａ２）及びｎｅｇａｂｉｔｓ（Ａ）＋２（つまり、ｍ
−ｐｏｓｉｂｉｔｓ（Ａ）＋２）のうちの何れが最小で
あるかを判定する手段であり、ｐｏｓｉｂｉｔｓ（Ａ）
が最小（他と等しい場合も含む）であるならば、乗算器
１９１の乗数Ａを示す情報を部分積生成回路生成手段２
６２１に出力する。また、ｐｏｓｉｂｉｔｓ（Ａ１）＋
ｐｏｓｉｂｉｔｓ（Ａ２）が最小（ｎｅｇａｂｉｔｓ
（Ａ）＋２と等しい場合も含む）であるならば、乗算器
２４１の乗数Ａに対して乗数分割手段２６１１で決定さ
れたＡ１を示す情報を部分積生成回路生成手段２６２２
に出力し、Ａ２を示す情報を部分積生成回路生成手段２
６２３及び補正数作成手段２６１３に出力する。さら
に、ｎｅｇａｂｉｔｓ（Ａ）＋２が単独で最小であるな
らば、乗算器２２１の乗数Ａを示す情報を論理否定信号
作成手段２６１２に出力する。
【０２６０】論理否定信号作成手段２６１２は、乗算器
２２１の乗数Ａを論理否定した定数Ａ０を求める手段で
あり、その定数Ａ０を示す情報を部分積生成回路生成手
段２６２４に出力する。
【０２６１】部分積生成回路生成手段２６２１〜２６２
４は、乗算器１９１、２２１又は２４１の被乗数Ｘと乗
数Ｙ、Ａ、Ａ１、Ａ２又はＡ０の何れかとを示す情報を
入力してそれらの積を部分積として出力する部分積生成
回路を示す回路情報を生成し、回路データ記憶部２３に
登録する手段である。
【０２６２】詳しくは、部分積生成回路生成手段２６２
１は、乗算器１９１の被乗数Ｘと乗数Ｙ又はＡの何れか
を示す情報を入力して、それらの部分積Ｐ1 、・・・、
ＰKを出力する部分積生成回路を生成し、回路データ記
憶部２３に登録する手段であり、前記部分積Ｐ1 、・・
・、ＰK を示す情報を判定手段２６０３に出力する。
【０２６３】部分積生成回路生成手段２６２２は、乗算
器２４１の被乗数Ｘと前記定数Ａ１とを示す情報を入力
して、それらの部分積Ｐ0 、・・・、ＰK-1 を出力する
部分積生成回路を生成し、回路データ記憶部２３に登録
する手段であり、前記部分積Ｐ0 、・・・、ＰK-1 を示
す情報を判定手段２６０４に出力する。
【０２６４】部分積生成回路生成手段２６２３は、乗算
器２４１の被乗数Ｘと前記定数Ａ２とを示す情報を入力
して、それらの部分積Ｑ0 、・・・、ＱH-1 を出力する
部分積生成回路を生成し、回路データ記憶部２３に登録
する手段であり、前記部分積Ｑ0 、・・・、ＱH-1 を論
理否定回路生成手段２６５１に出力する。
【０２６５】部分積生成回路生成手段２６２４は、乗算
器２２１の被乗数Ｘと乗数Ａの論理否定定数Ａ０とを示
す情報を入力して、それらの部分積Ｐ0 、・・・、Ｐ
K-1 を出力する部分積生成回路を生成し、回路データ記
憶部２３に登録する手段であり、前記部分積Ｐ0 、・・
・、ＰK-1 を示す情報を部分積加算木生成手段２６６３
に出力する。
【０２６６】論理否定回路生成手段２６５１は、前記部
分積Ｑ0 、・・・、ＱH-1 を示す情報を入力して、それ
らの個々の論理否定信号Ｒ0 、・・・、ＲH-1 を出力す
る論理否定回路を生成し、回路データ記憶部２３に登録
する手段であり、前記部分積Ｒ0 、・・・、ＲH-1 を示
す情報を判定手段２６０４に出力する。
【０２６７】判定手段２６０３は、前記部分積Ｐ1 、・
・・、ＰK の個数Ｋが１か２か３以上の何れであるかを
判定する手段であり、前記部分積の個数Ｋが１であるな
らば、その部分積Ｐ1 を示す情報を信号接続回路生成手
段２６７１に出力する。また、前記部分積の個数Ｋが２
であるならば、その部分積Ｐ1 、Ｐ2 を示す情報を最終
和回路生成手段２６８１に出力する。さらに、前記部分
積の個数Ｋが３以上であるならば、その部分積Ｐ1 、・
・・、ＰK を示す情報を部分積加算木生成手段２６６１
に出力する。
【０２６８】判定手段２６０４は、前記部分積Ｐ0 、・
・・、ＰK-1 と部分積Ｒ0 、・・・・、ＲH-1 の個数の
和Ｋ＋Ｈが２（つまり、Ｋ＝１且つＨ＝１）か３以上の
何れであるかを判定する手段であり、その個数の和Ｋ＋
Ｈが２（つまり、Ｋ＝１＆Ｈ＝１）であるならば、その
部分積Ｐ0 、Ｒ0 を示す情報を示す情報を最終和回路生
成手段２６８４に出力する。さらに、前記部分積の個数
の和Ｋ＋Ｈが３以上であるならば、その部分積Ｐ0 、・
・・、ＰK-1 、Ｒ0 、・・・、ＲH-1 を示す情報を部分
積加算木生成手段２６６２に出力する。
【０２６９】部分積加算木生成手段２６６１〜２６６３
は、部分積Ｐ1 、・・・、ＰK 、部分積Ｐ0 、・・・、
ＰK-1 、Ｒ0 、・・・、ＲH-1 、又は、部分積Ｐ0 、・
・・、ＰK-1 の何れかを示す情報を入力してそれらの部
分積同士を加算し、部分和及び部分桁上げ（Ｑ1 、Ｑ2
又はＱ0 、Ｑ1 ）を出力する部分積加算木を示す回路情
報を生成し、回路データ記憶部２３に登録する手段であ
る。
【０２７０】詳しくは、部分積加算木生成手段２６６１
は、部分積Ｐ1 、・・・、ＰK を示す情報を入力して、
それらの部分和Ｑ1 及び部分桁上げＱ2 を出力する部分
積加算木を生成し、回路データ記憶部２３に登録する手
段であり、前記部分和Ｑ1 及び部分桁上げＱ2 を示す情
報を最終和回路生成手段２６８２に出力する。
【０２７１】部分積加算木生成手段２６６２は、部分積
Ｐ0 、・・・、ＰK-1 、Ｒ0 、・・・、ＲH-1 を示す情
報を入力して、それらの部分和Ｑ0 及び部分桁上げＱ1
を出力する部分積加算木を生成し、回路データ記憶部２
３に登録する手段であり、前記部分和Ｑ0 及び部分桁上
げＱ1 を示す情報を最終和回路生成手段２６８３に出力
する。
【０２７２】部分積加算木生成手段２６６３は、部分積
Ｐ0 、・・・、ＰK-1 を示す情報を入力して、それらの
部分和Ｑ0 及び部分桁上げＱ1 を出力する部分積加算木
を生成し、回路データ記憶部２３に登録する手段であ
り、前記部分和Ｑ0 及び部分桁上げＱ1 を示す情報を論
理否定回路生成手段２６５２に出力する。
【０２７３】論理否定回路生成手段２６５２は、前記部
分和Ｑ0 及び部分桁上げＱ1 を示す情報を入力して、そ
れらの個々の論理否定信号Ｒ1 、Ｒ2 を出力する論理否
定回路を生成し、回路データ記憶部２３に登録する手段
であり、その論理否定信号Ｒ1 、Ｒ2 を示す情報を最終
和回路生成手段２６８５に出力する。
【０２７４】補正数作成手段２６１３は、前記定数Ａ２
を示す情報を入力して、最終和の補正数としてＨ＝ｐｏ
ｓｉｂｉｔｓ（Ａ２）を求める手段であり、その補正数
Ｈを示す情報を最終和回路生成手段２６８３に出力す
る。
【０２７５】補正信号作成手段２６１４は、被乗数Ｘを
示す情報及び数値２を入力して、最終和の補正信号Ｒ3
を図２６に示すように計算式Ｘ×２m ＋２から求まる信
号の下位 Lビット信号として作成する手段であり、その
補正信号Ｒ3 を示す情報を最終和回路生成手段２６８５
に出力する。
【０２７６】最終和回路生成手段２６８１〜２６８５
は、部分積Ｐ1 、Ｐ2 、又は、部分和Ｑ1 及び部分桁上
げＱ2 、又は、部分和Ｑ0 、部分桁上げＱ1 及び補正数
Ｈ、又は、部分積Ｐ0 、Ｒ0 、又は、信号Ｒ1 、Ｒ2 、
Ｒ3 の何れかを示す情報を入力してそれらを加算し、そ
の最終和を乗算器１９１、２２１又は２４１の出力であ
る Lビットの積Ｐとして出力する最終和回路を示す回路
情報を生成し、回路データ記憶部２３に登録する手段で
ある。
【０２７７】詳しくは、最終和回路生成手段２６８１
は、前記部分積Ｐ1 、Ｐ2 を示す情報と乗算器１９１の
出力が Lビットの積Ｐであることを示す情報とを入力し
て、それらの部分積Ｐ1 、Ｐ2 を加算し、それらの最終
和を乗算器１９１の積Ｐとして出力する最終和回路を示
す回路情報を生成し、回路データ記憶部２３に登録する
手段である。
【０２７８】最終和回路生成手段２６８２は、前記部分
和Ｑ1 及び部分桁上げＱ2 を示す情報と乗算器１９１の
出力が Lビットの積Ｐであることを示す情報とを入力し
て、それらの部分和Ｑ1 、部分桁上げＱ2 を加算し、そ
れらの最終和を乗算器１９１の積Ｐとして出力する最終
和回路を示す回路情報を生成し、回路データ記憶部２３
に登録する手段である。
【０２７９】最終和回路生成手段２６８３は、前記部分
和Ｑ0 、部分桁上げＱ1 及び補正数Ｈを示す情報と乗算
器２４１の出力が Lビットの積Ｐであることを示す情報
とを入力して、それらの部分和Ｑ0 、部分桁上げＱ1 及
び補正数Ｈを加算し、それらの最終和を乗算器２４１の
積Ｐとして出力する最終和回路を示す回路情報を生成
し、回路データ記憶部２３に登録する手段である。
【０２８０】最終和回路生成手段２６８４は、前記部分
積Ｐ0 、Ｒ0 を示す情報と乗算器２４１の出力が Lビッ
トの積Ｐであることを示す情報とを入力して、それらの
部分積Ｐ0 、Ｒ0 を加算し、それらの最終和を乗算器２
４１の積Ｐとして出力する最終和回路を示す回路情報を
生成し、回路データ記憶部２３に登録する手段である。
【０２８１】最終和回路生成手段２６８５は、前記論理
否定信号Ｒ1 、Ｒ2 、及び補正信号Ｒ3 を示す情報と乗
算器２２１の出力が Lビットの積Ｐであることを示す情
報とを入力して、それらの論理否定信号Ｒ1 、Ｒ2 、補
正信号Ｒ3 を加算し、それらの最終和を乗算器２２１の
積Ｐとして出力する最終和回路を示す回路情報を生成
し、回路データ記憶部２３に登録する手段である。
【０２８２】信号接続回路生成手段２６７１は、前記部
分積Ｐ1 を示す情報と乗算器１９１の出力が Lビットの
積Ｐであることを示す情報とを入力して、それらの信号
Ｐ1とＰとを接続する信号接続回路を示す回路情報を生
成し、回路データ記憶部２３に登録する手段である。
【０２８３】乗算器削除手段（回路削除手段）２６９０
は、乗算器１９１、２２１又は２４１の入力がｍビット
の乗数Ｙ又はＡとｎビットの被乗数Ｘとであることを示
す情報と、その出力が Lビットの積Ｐであることを示す
情報とを入力して、その乗算器１９１、２２１又は２４
１を示す回路情報を回路データ記憶部２３から削除する
手段である。
【０２８４】なお、図１５の例では、便宜上、部分積生
成回路生成手段２６２１〜２６２４、部分積加算木生成
手段２６６１〜２６６３、論理否定回路生成手段２６５
１、２６５２、最終和回路生成手段２６８１〜２６８５
をそれぞれ同一機能の別々の手段として説明している
が、部分積生成回路生成手段２６２１〜２６２４、部分
積加算木生成手段２６６１〜２６６３、論理否定回路生
成手段２６５１、２６５２、最終和回路生成手段２６８
１〜２６８５それぞれの全てあるいは一部を同一手段と
して実現してもよい。
【０２８５】また、図１５の例では、補正数作成手段２
６１３の出力Ｈを最終和回路生成手段２６８３の入力と
しているが、特にＨが３以上である場合には、補正数作
成手段２６１３の出力Ｈを部分積加算木生成手段２６６
２の入力に追加し、その補正数Ｈを部分積加算木で足し
込んでもよい。
【０２８６】なお、変数同士を乗算する乗算器の場合
（つまり、乗数が変数Ｙの場合）には、部分積生成回路
の生成において、前記のような部分積生成回路生成手段
２６２１の回路に限らず、２ビットブースのリコード方
式を適用した回路を生成するようにしてもよい。
【０２８７】（実施例４）以下、本発明の実施例４に係
る乗算器について説明する。
【０２８８】実施例４の乗算器は、図２６の変換規則７
及び図２７の変換規則８にしたがって生成されるもので
ある。ここでは、説明の簡単化のために、変数Ｘが正数
である場合を示すが、正負両方の値をとり得る場合に
は、符号を拡張してから論理否定をとったり、論理否定
をとってから符号を拡張するようにすればよい。
【０２８９】図２６及び図２７において、部分積生成回
路２２２、２４２、２４３、２４８、２４９は、定数Ａ
１、Ａ２における値が１であるビットに対応する部分の
みの被乗数Ｘのシフト回路によって構成される。また、
ゲート２２０、２２４、２２５、２４４、２４５、２５
０はインバータである。部分積加算器２２３、２４６
は、桁上げ保存加算器をツリー状に配して構成してい
る。加算器２２６は、補正項の加算を行なう桁上げ保存
加算器である。さらに、最終和回路２２７、２４７、２
４０は桁上げ先見加算器であり、キャリーインを利用し
て補正項の加算を行なう。前記のように、補正して積Ｐ
を求める演算は種々の変形が可能である。
【０２９０】前記何れの乗算器においても、乗数Ａの全
ビットの論理否定をとった定数Ａ０、又は、Ａ＝Ａ１−
Ａ２を満たす定数Ａ１、Ａ２が求められ、この定数と被
乗数Ｘとが乗算されるので、乗数Ａのビット数がｍ／２
よりも大きい場合でも、部分積数をｍ／２個以下にする
ことができる。これにより、回路面積の削減や乗算速度
の向上を図ることができる。
【０２９１】なお、実施例１〜４においては、回路デー
タ記憶部２３に格納される回路情報として、機能素子、
論理素子、実装素子などの素子を中心に、素子間の入出
力関係に着目して回路を表すデータ表現が用いられる例
を説明したが、これに限らず、素子間のつながり、すな
わち、信号を中心にしたデータ表現が用いられる場合な
どでも、同様な変換規則に基づく回路の変換処理が可能
である。
【０２９２】また、変換処理は、前記のような変換規則
に基づく回路の変換処理に限らず、回路データの各部分
を特定の順序で逐次的に生成し登録する処理でもよい。
【０２９３】また、ｍビット幅の乗数とｎビット幅の被
乗数との積Ｐがより一般的に任意のビット幅 Lである場
合だけを説明した。つまり、積Ｐのビット幅 Lがｎ＋ｍ
よりも小さい場合には、乗算結果の下位から Lビットを
とればよく、 Lがｎ＋ｍよりも大きい場合には、ｎ＋ｍ
ビットの乗算結果を下位のビットとし、上位のビットを
符号拡張又は０拡張すればよい。
【０２９４】
【発明の効果】以上説明したように、請求項１の発明に
係る論理回路の自動設計方法によると、乗数における値
が１であるビットに対する部分積を求める回路のみが生
成されるため、部分積を求める回路の個数を低減できる
ので、論理回路の面積を縮小でき乗算速度の高速化を容
易に図ることができる。
【０２９５】また、請求項２〜５の発明に係る論理回路
の自動設計方法によると、部分積を加算する回路を桁上
げ保存加算器などを用いて木状にバランスよく構成する
ことができるため、部分積の加算段数を低減できるので
乗算速度の高速化をさらに向上させることができる。
【０２９６】さらに、請求項６〜２３の発明に係る論理
回路の自動設計方法によると、乗数における値が１であ
るビットの個数が多い場合にも、乗数を差が該乗数に等
しい２つの定数に分割するか、又は、乗数の論理否定信
号を作成することによって、値が１であるビットの総数
を少なくすることが可能である。これにより、論理回路
における部分積の個数を低減することができる。
【０２９７】したがって、所望の乗算機能を有する論理
回路の生成において、論理素子数や論理段数が少なく小
型で高速な論理回路を効率的に自動設計することができ
る論理回路の自動設計方法を提供することができる。
【０２９８】それから、請求項２４〜３１の発明に係る
論理回路の自動設計システム又は自動設計装置による
と、以上のように部分積の個数や加算の論理段数を低減
できる論理回路を、自動設計システムの演算処理手段が
各処理を実行する、又は、自動設計装置の各手段がそれ
ぞれの処理を実行することによって容易に生成すること
ができる。
【０２９９】請求項３２〜３６の発明に係る乗算器によ
ると、乗数の論理否定信号又は差が乗数に等しい２つの
定数における値が１である各ビットに対する部分積のみ
が、桁上げ保存加算器などから成る加算木によって加算
されるため、論理素子数や論理段数が少なくてＬＳＩ化
に適した高速な乗算器を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る論理回路の自動設計シ
ステムの構成を示すブロック図である。
【図２】前記自動設計システムの記憶装置の構成を示す
図である。
【図３】前記自動設計システムによる設計処理を示すフ
ローチャートである。
【図４】図３のステップ４３における機能素子変換処理
の詳細を示すフローチャートである。
【図５】図４のステップ８５における乗算器生成処理の
詳細を示すフローチャートである。
【図６】図５のステップ１０１２における機能素子変換
処理の詳細を示すフローチャートである。
【図７】図５のステップ１０１３における乗算器生成処
理の詳細を示すフローチャートである。
【図８】図７のステップ１４２における加算木を用いた
乗算器生成処理の詳細を示すフローチャートである。
【図９】図８のステップ１５１における部分積生成回路
生成処理の詳細を示すフローチャートである。
【図１０】図８のステップ１５３における部分積加算木
生成処理の詳細を示すフローチャートである。
【図１１】図７のステップ１４６における符号反転によ
る乗算器生成処理の詳細を示すフローチャートである。
【図１２】図７のステップ１４８における分割による乗
算器生成処理の詳細を示すフローチャートである。
【図１３】図７のステップ１４３における乗数分割処理
の詳細を示すフローチャートである。
【図１４】本発明の実施例２に係る論理回路の自動設計
システムによる乗算器生成処理を示すフローチャートで
ある。
【図１５】本発明の実施例３に係る論理回路の自動設計
装置の構成を示すブロック図である。
【図１６】前記実施例１の自動設計システムの記憶装置
に格納される回路データを示しており、（ａ）は回路を
示す模式図であり、（ｂ）は機能記述情報を示す図であ
り、（ｃ）は機能回路情報を示す図である。
【図１７】前記実施例１の自動設計システムの記憶装置
に格納される回路データを示しており、（ａ）は回路を
示す模式図であり、（ｂ）は機能記述情報を示す図であ
り、（ｃ）は機能回路情報を示す図である。
【図１８】（ａ）〜（ｄ）は前記実施例１の自動設計シ
ステムによる設計処理における機能素子としての乗算器
を示す模式図である。
【図１９】（ａ）〜（ｄ）は図５の乗算器生成処理で生
成される回路を示す回路図である。
【図２０】（ａ）は変換規則１を示す模式図であり、
（ｂ）は変換規則１の実際の表現形式を示す図である。
【図２１】変換規則２を示す模式図である。
【図２２】変換規則３を示す模式図である。
【図２３】変換規則４を示す模式図である。
【図２４】変換規則５を示す模式図である。
【図２５】変換規則６を示す模式図である。
【図２６】変換規則７を示す模式図である。
【図２７】変換規則８を示す模式図である。
【符号の説明】 １１ 入力装置 １２ 中央処理装置 １３ 出力装置 １４ 記憶装置 ２１ 設計処理記憶部 ２２ 素子ライブラリ記憶部 ２３ 回路データ記憶部 ２６００ 入力手段 ２６０１〜２６０４ 判定手段 ２６１１ 乗数ＡのＡ１，Ａ２への分割手段 ２６１２ 論理否定信号作成手段 ２６１３ 補正数作成手段 ２６１４ 補正信号作成手段 ２６２１〜２６２４ 部分積生成回路生成手段 ２６５１，２６５２ 論理否定回路生成手段 ２６６１〜２６６３ 部分積加算木生成手段 ２６７１ 信号接続回路生成手段 ２６８１〜２６８５ 最終和回路生成手段 ２６９０ 乗算器削除手段
フロントページの続き (56)参考文献 特開 平６−301741（ＪＰ，Ａ) 特開 平６−243194（ＪＰ，Ａ) 特開 平６−203098（ＪＰ，Ａ) 特開 平４−135233（ＪＰ，Ａ) 特開 昭63−137328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 G06F 7/52

Claims (36)

    (57)【特許請求の範囲】
  1. 【請求項１】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 乗数の各ビットに対応して、 （ａ）乗数が変数であるか又は定数であるかを判定する
    処理と、 （ｂ）乗数が変数である場合には、乗数の当該ビットの
    値に基づいて被乗数を表す信号及び０を表す信号のうち
    の一方の信号を選択し且つ選択された信号を部分積とし
    て出力する回路を示す情報を生成する処理と、 （ｃ）乗数が定数である場合には、乗数の当該ビットの
    値が１であるか否かを判定する処理と、 （ｄ）乗数の当該ビットの値が１である場合には、被乗
    数を表す信号を部分積として出力する回路を示す情報を
    生成する処理と、 （ｅ）（ａ）〜（ｄ）の処理を実行した後に、被乗数を
    表す信号を１ビットシフトするシフト回路を示す情報を
    生成し該シフト回路の出力信号を新たに（ａ）〜（ｄ）
    の処理で用いられる被乗数を表す信号として設定する処
    理とを備え、 乗数の全てのビットに対応して、（ａ）〜（ｅ）の処理
    を繰り返し実行することを特徴とする論理回路の自動設
    計方法。
  2. 【請求項２】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 乗数の各ビットと被乗数との積としての複数個の部分積
    がｎ個ずつに分割されて成る部分積群のそれぞれに対応
    して、 （ａ）当該部分積群に属するｎ個の部分積を入力し且つ
    該ｎ個の部分積同士の和をｍ（＜ｎ）個の部分積として
    出力する加算回路を示す情報を生成する処理と、 前記複数個の部分積の全てに対応して、 （ｂ）（ａ）の処理を繰り返し実行した後に、（ａ）の
    処理で生成された加算回路の出力である部分積の全て
    と、前記複数個の部分積のうち（ａ）の処理で生成され
    た加算回路の入力信号にならなかった部分積とを、新た
    に（ａ）の処理が施される複数個の部分積として設定す
    る処理とを備え、 （ａ）及び（ｂ）の処理を繰り返し実行することを特徴
    とする論理回路の自動設計方法。
  3. 【請求項３】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 乗数の各ビットと被乗数との積としての複数個の部分積
    が３個ずつに分割されて成る部分積群のそれぞれに対応
    して、 （ａ）当該部分積群に属する３個の部分積を入力し且つ
    該３個の部分積同士の和を２個の部分積として出力する
    桁上げ保存加算器を示す情報を生成する処理と、 前記複数個の部分積の全てに対応して、 （ｂ）（ａ）の処理を繰り返し実行した後に、（ａ）の
    処理で生成された桁上げ保存加算器の出力である部分積
    の全てと、前記複数個の部分積のうち（ａ）の処理で生
    成された桁上げ保存加算器の入力信号にならなかった部
    分積とを、新たに（ａ）の処理が施される複数個の部分
    積として設定する処理とを備え、 （ｂ）の処理で設定される新たな部分積の個数が２個に
    なるまで（ａ）及び（ｂ）の処理を繰り返し実行するこ
    とを特徴とする論理回路の自動設計方法。
  4. 【請求項４】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 （ａ）乗数の各ビットと被乗数との積としての部分積の
    個数がいくつであるかを判定する処理と、 （ｂ）部分積の個数がｎ個以上の場合には、複数個の部
    分積がｎ個ずつに分割されて成る部分積群のそれぞれに
    対応して、（b-1 ）当該部分積群に属するｎ個の部分積
    を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個の
    部分積として出力する加算回路を示す情報を生成し、前
    記複数個の部分積の全てに対応して、（b-2 ）（b-1 ）
    の処理を繰り返し実行した後に、（b-1 ）の処理で生成
    された加算回路の出力である部分積の全てと、前記複数
    個の部分積のうち（b-1 ）の処理で生成された加算回路
    の入力信号にならなかった部分積とを、新たに（b-1）
    の処理が施される複数個の部分積として設定し、（b-2
    ）の処理で設定される新たな部分積の個数がｍ個にな
    るまで（b-1 ）及び（b-2 ）の処理を繰り返し実行する
    処理と、 （ｃ）部分積の個数がｍ個以下且つ２個以上である場合
    には、当該個数の部分積を入力し且つ該部分積同士を加
    算することにより乗数と被乗数との積を求める最終和回
    路を示す情報を生成する処理とを備えていることを特徴
    とする論理回路の自動設計方法。
  5. 【請求項５】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 （ａ）乗数の各ビットに対応して、（a-1 ）乗数が変数
    であるか又は定数であるかを判定し、（a-2 ）乗数が変
    数である場合には、乗数の当該ビットの値に基づいて被
    乗数を表す信号及び０を表す信号のうちの一方の信号を
    選択し且つ選択された信号を部分積として出力する回路
    を示す情報を生成し、（a-3 ）乗数が定数である場合に
    は、乗数の当該ビットの値が１であるか否かを判定し、
    （a-4 ）乗数の当該ビットの値が１である場合には、被
    乗数を表す信号を部分積として出力する回路を示す情報
    を生成し、（a-5 ）（a-1 ）〜（a-4 ）の処理を実行し
    た後に、被乗数を表す信号を１ビットシフトするシフト
    回路を示す情報を生成し該シフト回路の出力信号を新た
    に（a-1 ）〜（a-4 ）の処理で用いられる被乗数を表す
    信号として設定し、乗数の全てのビットに対応して、
    （a-1 ）〜（a-5 ）の処理を繰り返し実行することによ
    って乗数の各ビットと被乗数との積としての部分積を生
    成する処理と、 （ｂ）該部分積の個数がいくつであるかを判定する処理
    と、 （ｃ）部分積の個数がｎ個以上の場合には、複数個の部
    分積がｎ個ずつに分割されて成る部分積群のそれぞれに
    対応して、（c-1 ）当該部分積群に属するｎ個の部分積
    を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個の
    部分積として出力する加算回路を示す情報を生成し、前
    記複数個の部分積の全てに対応して、（c-2 ）（c-1 ）
    の処理を繰り返し実行した後に、（c-1 ）の処理で生成
    された加算回路の出力である部分積の全てと、前記複数
    個の部分積のうち（c-1 ）の処理で生成された加算回路
    の入力信号にならなかった部分積とを、新たに（c-1）
    の処理が施される複数個の部分積として設定し、（c-2
    ）の処理で設定される新たな部分積の個数がｍ個にな
    るまで（c-1 ）及び（c-2 ）の処理を繰り返し実行する
    処理と、 （ｄ）部分積の個数がｍ個以下且つ２個以上である場合
    には、当該個数の部分積を入力し且つ該部分積同士を加
    算することにより乗数と被乗数との積を求める最終和回
    路を示す情報を生成する処理とを備えていることを特徴
    とする論理回路の自動設計方法。
  6. 【請求項６】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなるように決定
    する処理と、 （ｂ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積を
    出力する第１の部分積生成回路を示す情報を生成する処
    理と、 （ｃ）定数Ａ２と被乗数Ｘとを入力しそれらの部分積を
    出力する第２の部分積生成回路を示す情報を生成する処
    理と、 （ｄ）前記第２の部分積生成回路の出力信号を入力しそ
    の論理否定信号を出力する論理否定回路を示す情報を生
    成する処理と、 （ｅ）前記第１の部分積生成回路の出力信号と前記論理
    否定回路の出力信号と補正信号とを入力しそれらの和を
    求めて乗数Ａと被乗数Ｘとの積として出力する回路を示
    す情報を生成する処理とを備えていることを特徴とする
    論理回路の自動設計方法。
  7. 【請求項７】 乗数と被乗数との積を求める論理回路を
    示す情報を生成する論理回路の自動設計方法であって、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなり且つ定数Ａ
    １における値が１であるビットの個数と定数Ａ２におけ
    る値が１であるビットの個数との和が最小になるように
    決定する処理と、 （ｂ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積を
    出力する第１の部分積生成回路を示す情報を生成する処
    理と、 （ｃ）定数Ａ２と被乗数Ｘとを入力しそれらの部分積を
    出力する第２の部分積生成回路を示す情報を生成する処
    理と、 （ｄ）前記第２の部分積生成回路の出力信号を入力しそ
    の論理否定信号を出力する論理否定回路を示す情報を生
    成する処理と、 （ｅ）前記第１の部分積生成回路の出力信号と前記論理
    否定回路の出力信号と補正信号とを入力しそれらの和を
    求めて乗数Ａと被乗数Ｘとの積として出力する部分積和
    回路を示す情報を生成する処理とを備えていることを特
    徴とする論理回路の自動設計方法。
  8. 【請求項８】 （ｅ）の処理は、（e-1 ）前記第１の部
    分積生成回路の出力信号と前記論理否定回路の出力信号
    とを入力しそれらの加算結果を所定の個数の部分積とし
    て出力する部分積加算回路を示す情報を生成する処理
    と、（e-2 ）前記部分積加算回路の出力信号と補正信号
    とを入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積
    として出力する最終和回路を示す情報を生成する処理と
    を有していることを特徴とする請求項６に記載の論理回
    路の自動設計方法。
  9. 【請求項９】 （ｅ）の処理は、（e-1 ）複数個の部分
    積がｎ個ずつに分割されて成る部分積群のそれぞれに対
    応して、（e-1-1 ）当該部分積群に属するｎ個の部分積
    を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個の
    部分積として出力する加算回路を示す情報を生成し、前
    記複数個の部分積の全てに対応して、（e-1-2 ）（e-1-
    1 ）の処理を繰り返し実行した後に、（e-1-1 ）の処理
    で生成された加算回路の出力である部分積の全てと、前
    記複数個の部分積のうち（e-1-1 ）の処理で生成された
    加算回路の入力信号にならなかった部分積とを、新たに
    （e-1-1 ）の処理が施される複数個の部分積として設定
    し、（e-1-1 ）及び（e-1-2 ）の処理を繰り返し実行す
    ることによって、ｍ個の部分積を出力する部分積加算回
    路を示す情報を生成する処理と、（e-2 ）前記部分積加
    算回路の出力信号と補正信号とを入力しそれらの和を求
    めて乗数Ａと被乗数Ｘとの積として出力する最終和回路
    を示す情報を生成する処理とを有していることを特徴と
    する請求項６に記載の論理回路の自動設計方法。
  10. 【請求項１０】 （ｅ）の処理は、（e-1 ）定数Ａ１に
    おける値が１であるビットの個数と定数Ａ２における値
    が１であるビットの個数との和が、所定の個数と等しい
    か、該所定の個数よりも大きいか否かを判定する処理
    と、（e-2 ）定数Ａ１における値が１であるビットの個
    数と定数Ａ２における値が１であるビットの個数との和
    が前記所定の個数と等しい場合には、前記第１の部分積
    生成回路の出力信号と前記論理否定回路の出力信号と補
    正信号とを入力しそれらの和を求めて乗数Ａと被乗数Ｘ
    との積として出力する最終和回路を示す情報を生成する
    処理と、（e-3 ）定数Ａ１における値が１であるビット
    の個数と定数Ａ２における値が１であるビットの個数と
    の和が前記所定の個数よりも大きい場合には、（e-3-1
    ）前記第１の部分積生成回路の出力信号と前記論理否
    定回路の出力信号とを入力しそれらの加算結果を前記所
    定の個数の部分積として出力する部分積加算回路を示す
    情報を生成し、（e-3-2 ）前記部分積加算回路の出力信
    号と補正信号とを入力しそれらの和を求めて乗数Ａと被
    乗数Ｘとの積として出力する最終和回路を示す情報を生
    成する処理とを有していることを特徴とする請求項６に
    記載の論理回路の自動設計方法。
  11. 【請求項１１】 （ｅ）の処理は、（e-1 ）定数Ａ１に
    おける値が１であるビットの個数と定数Ａ２における値
    が１であるビットの個数との和が、１であるか、２であ
    るか又は２よりも大きいかを判定する処理と、（e-2 ）
    定数Ａ１における値が１であるビットの個数と定数Ａ２
    における値が１であるビットの個数との和が１である場
    合には、前記第１の部分積生成回路の出力信号を乗数Ａ
    と被乗数Ｘとの積として出力する回路を示す情報を生成
    する処理と（e-3 ）定数Ａ１における値が１であるビッ
    トの個数と定数Ａ２における値が１であるビットの個数
    との和が２である場合には、前記第１の部分積生成回路
    の出力信号と前記論理否定回路の出力信号と補正信号と
    を入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積と
    して出力する最終和回路を示す情報を生成する処理と、
    （e-4 ）定数Ａ１における値が１であるビットの個数と
    定数Ａ２における値が１であるビットの個数との和が２
    よりも大きい場合には、（e-4-1 ）木状に構成された桁
    上げ保存加算器から成り且つ前記第１の部分積生成回路
    の出力信号と前記論理否定回路の出力信号とを入力しそ
    れらの加算結果を２個の部分積として出力する部分積加
    算回路を示す情報を生成し、（e-4-2 ）前記部分積加算
    回路の出力信号と補正信号とを入力しそれらの和を求め
    て乗数Ａと被乗数Ｘとの積として出力する最終和回路を
    示す情報を生成する処理とを有していることを特徴とす
    る請求項６に記載の論理回路の自動設計方法。
  12. 【請求項１２】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなるように決定
    する処理と、 （ｂ）定数Ａ１の各ビットに対応して、（b-1 ）定数Ａ
    １の当該ビットの値が１であるか否かを判定し、（b-2
    ）定数Ａ１の当該ビットの値が１である場合には、被
    乗数Ｘを表す信号を部分積として出力する回路を示す情
    報を生成し、（b-3 ）（b-1 ）及び（b-2 ）の処理を実
    行した後に、被乗数Ｘを表す信号を１ビットシフトする
    第１のシフト回路を示す情報を生成し該第１のシフト回
    路の出力信号を新たに（b-1 ）及び（b-2 ）の処理で用
    いられる被乗数Ｘを表す信号として設定し、定数Ａ１の
    全てのビットに対応して、（b-1 ）〜（b-3 ）の処理を
    繰り返し実行することによって第１の部分積生成回路を
    生成する処理と、 （ｃ）定数Ａ２の各ビットに対応して、（c-1 ）定数Ａ
    ２の当該ビットの値が１であるか否かを判定し、（c-2
    ）定数Ａ２の当該ビットの値が１である場合には、被
    乗数Ｘを表す信号を部分積として出力する回路を示す情
    報を生成し、（c-3 ）（c-1 ）及び（c-2 ）の処理を実
    行した後に、被乗数Ｘを表す信号を１ビットシフトする
    第２のシフト回路を示す情報を生成し該第２のシフト回
    路の出力信号を新たに（c-1 ）及び（c-2 ）の処理で用
    いられる被乗数Ｘを表す信号として設定し、定数Ａ２の
    全てのビットに対応して、（c-1 ）〜（c-3 ）の処理を
    繰り返し実行することによって第２の部分積生成回路を
    生成する処理と、 （ｄ）前記第２の部分積生成回路の出力信号を入力しそ
    の論理否定信号を出力する論理否定回路を示す情報を生
    成する処理と、 （ｅ）前記第１の部分積生成回路の出力信号と前記論理
    否定回路の出力信号と補正信号とを入力しそれらの和を
    求めて乗数Ａと被乗数Ｘとの積として出力する回路を示
    す情報を生成する処理とを備えていることを特徴とする
    論理回路の自動設計方法。
  13. 【請求項１３】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）定数の乗数Ａから乗数Ａの論理否定信号を作成す
    る処理と、 （ｂ）前記乗数Ａの論理否定信号の各ビットに対応し
    て、（b-1 ）前記乗数Ａの論理否定信号の当該ビットの
    値が１であるか否かを判定し、（b-2 ）前記乗数Ａの論
    理否定信号の当該ビットの値が１である場合には、被乗
    数Ｘを表す信号を部分積として出力する回路を示す情報
    を生成し、（b-3 ）（b-1 ）及び（b-2 ）の処理を実行
    した後に、被乗数Ｘを表す信号を１ビットシフトするシ
    フト回路を示す情報を生成し該シフト回路の出力信号を
    新たに（b-1 ）及び（b-2 ）の処理で用いられる被乗数
    Ｘを表す信号として設定し、前記乗数Ａの論理否定信号
    の全てのビットに対応して、（b-1 ）〜（b-3 ）の処理
    を繰り返し実行することによって部分積生成回路を示す
    情報を生成する処理と、 （ｃ）前記部分積生成回路の出力信号の全てと被乗数Ｘ
    を表す信号とを入力しそれらの加算結果を所定の個数の
    部分積として出力する部分積加算回路を示す情報を生成
    する処理と、 （ｄ）前記部分積加算回路の出力信号を入力しその論理
    否定信号を出力する論理否定回路を示す情報を生成する
    処理と、 （ｅ）被乗数Ｘから補正信号を作成する処理と、 （ｆ）前記補正信号と前記論理否定回路の出力信号とを
    入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
    て出力する最終和回路を示す情報を生成する処理とを備
    えていることを特徴とする論理回路の自動設計方法。
  14. 【請求項１４】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）定数の乗数Ａから乗数Ａの論理否定信号を作成す
    る処理と、 （ｂ）前記乗数Ａの論理否定信号の各ビットに対応し
    て、（b-1 ）前記乗数の論理否定信号の当該ビットの値
    が１であるか否かを判定し、 （b-2 ）前記乗数の論理
    否定信号の当該ビットの値が１である場合には、被乗数
    Ｘを表す信号を部分積として出力する回路を示す情報を
    生成し、（b-3 ）（b-1 ）及び（b-2 ）の処理を実行し
    た後に、被乗数Ｘを表す信号を１ビットシフトするシフ
    ト回路を示す情報を生成し該シフト回路の出力信号を新
    たに（b-1 ）及び（b-2)の処理で用いられる被乗数Ｘを
    表す信号として設定し、前記乗数Ａの論理否定信号の全
    てのビットに対応して、（b-1 ）〜（b-3 ）の処理を繰
    り返し実行することによって部分積生成回路を示す情報
    を生成する処理と、 （ｃ）前記部分積生成回路の出力信号の全てと被乗数Ｘ
    を表す信号とから構成される複数の入力信号がｎ個ずつ
    に分割されて成る入力信号群のそれぞれに対応して、
    （c-1 ）当該入力信号群に属するｎ個の入力信号を入力
    し且つ該ｎ個の入力信号同士の和をｍ（＜ｎ）個の信号
    として出力する加算回路を示す情報を生成し、前記複数
    の入力信号の全てに対応して、（c-2 ）（c-1 ）の処理
    を繰り返し実行した後に、（c-1 ）の処理で生成された
    加算回路の出力信号の全てと、前記複数の入力信号のう
    ち（c-1 ）の処理で生成された加算回路の入力信号にな
    らなかった入力信号とを、新たに（c-1 ）の処理が施さ
    れる複数個の入力信号として設定し、（c-1 ）及び（c-
    2 ）の処理を繰り返し実行することによって部分積加算
    回路を示す情報を生成する処理と、 （ｄ）前記部分積加算回路の出力信号を入力しその論理
    否定信号を出力する論理否定回路を示す情報を生成する
    処理と、 （ｅ）被乗数Ｘから補正信号を作成する処理と、 （ｆ）前記補正信号と前記論理否定回路の出力信号とを
    入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
    て出力する最終和回路を示す情報を生成する処理とを備
    えていることを特徴とする論理回路の自動設計方法。
  15. 【請求項１５】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなるように決定
    する処理と、 （ｂ）定数Ａ２が０であるか否かを判定する処理と、 （ｃ）定数Ａ２が０である場合には、（c-1 ）乗数Ａ１
    と被乗数Ｘとを入力しそれらの部分積を出力する第１の
    部分積生成回路を示す情報を生成し、（c-2 ）前記第１
    の部分積生成回路の出力信号の全てを入力しそれらの和
    を求めて乗数Ａと被乗数Ｘとの積として出力する第１の
    部分積和回路を示す情報を生成する処理と、 （ｄ）定数Ａ２が０でない場合には、（d-1 ）定数Ａ１
    と被乗数Ｘとを入力しそれらの部分積を出力する第２の
    部分積生成回路を示す情報を生成し、（d-2 ）定数Ａ２
    と被乗数Ｘとを入力しそれらの部分積を出力する第３の
    部分積生成回路を示す情報を生成し、（d-3 ）前記第３
    の部分積生成回路の出力信号を入力しその論理否定信号
    を出力する論理否定回路を示す情報を生成し、（d-4 ）
    前記第２の部分積生成回路の出力信号と前記論理否定回
    路の出力信号と補正信号とを入力しそれらの和を求めて
    乗数Ａと被乗数Ｘとの積として出力する第２の部分積和
    回路を示す情報を生成する処理とを備えていることを特
    徴とする論理回路の自動設計システム。
  16. 【請求項１６】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）３つの定数Ａ１、Ａ２、Ａ３を、定数Ａ１と定数
    Ａ２、Ａ３の和との差Ａ１−（Ａ２＋Ａ３）が定数の乗
    数Ａに等しくなるように決定する処理と、 （ｂ）定数Ａ１が乗数Ａに等しいか、定数Ａ２、Ａ３が
    共に０であるか否かを判定する処理と、 （ｃ）定数Ａ１が乗数Ａに等しい場合には、（c-1 ）定
    数Ａ１と被乗数Ｘとを入力しそれらの部分積を出力する
    第１の部分積生成回路を示す情報を生成し、（c-2 ）前
    記第１の部分積生成回路の出力信号の全てを入力しそれ
    らの和を求めて乗数Ａと被乗数Ｘとの積として出力する
    第１の部分積和回路を示す情報を生成する処理と、 （ｄ）定数Ａ１が乗数Ａに等しくなく且つ定数Ａ２及び
    Ａ３のうち少なくとも一方が０でない場合には、（d-1
    ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積を出
    力する第２の部分積生成回路を示す情報を生成し、（d-
    2 ）定数Ａ２、Ａ３と被乗数Ｘとを入力しそれらの部分
    積を出力する第３の部分積生成回路を示す情報を生成
    し、（d-3 ）前記第３の部分積生成回路の出力信号を入
    力しその論理否定信号を出力する第１の論理否定回路を
    示す情報を生成し、（d-4 ）前記第２の部分積生成回路
    の出力信号と前記第１の論理否定回路の出力信号と第１
    の補正信号とを入力しそれらの和を求めて乗数Ａと被乗
    数Ｘとの積として出力する第２の部分積和回路を示す情
    報を生成する処理とを備えていることを特徴とする論理
    回路の自動設計方法。
  17. 【請求項１７】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）３つの定数Ａ１、Ａ２、Ａ３を、定数Ａ１と定数
    Ａ２、Ａ３の和との差Ａ１−（Ａ２＋Ａ３）が定数の乗
    数Ａに等しくなり、且つ、定数Ａ１における値が１であ
    るビットの個数と定数Ａ２における値が１であるビット
    の個数と定数Ａ３における値が１であるビットの個数と
    の総和が最小になるように決定する処理と、 （ｂ）定数Ａ１が乗数Ａに等しいか、定数Ａ２、Ａ３が
    共に０であるか否かを判定する処理と、 （ｃ）定数Ａ１が乗数Ａに等しい場合には、（c-1 ）定
    数Ａ１と被乗数Ｘとを入力しそれらの部分積を出力する
    第１の部分積生成回路を示す情報を生成し、（c-2 ）前
    記第１の部分積生成回路の出力信号の全てを入力しそれ
    らの和を求めて乗数Ａと被乗数Ｘとの積として出力する
    第１の部分積和回路を示す情報を生成する処理と、 （ｄ）定数Ａ１が乗数Ａに等しくなく且つ定数Ａ２及び
    Ａ３のうち少なくとも一方が０でない場合には、（d-1
    ）定数Ａ１と被乗数Ｘとを入力しそれらの部分積を出
    力する第２の部分積生成回路を示す情報を生成し、（d-
    2 ）定数Ａ２、Ａ３と被乗数Ｘとを入力しそれらの部分
    積を出力する第３の部分積生成回路を示す情報を生成
    し、（d-3 ）前記第３の部分積生成回路の出力信号を入
    力しその論理否定信号を出力する第１の論理否定回路を
    示す情報を生成し、（d-4 ）前記第２の部分積生成回路
    の出力信号と前記第１の論理否定回路の出力信号と第１
    の補正信号とを入力しそれらの和を求めて乗数Ａと被乗
    数Ｘとの積として出力する第２の部分積和回路を示す情
    報を生成する処理とを備えていることを特徴とする論理
    回路の自動設計方法。
  18. 【請求項１８】 （ｅ）定数Ａ２が乗数Ａの論理否定に
    等しく且つ定数Ａ３が１であるかを判定する処理と、 （ｆ）定数Ａ２が乗数Ａの論理否定に等しく且つ定数Ａ
    ３が１である場合に、（f-1 ）定数Ａ２と被乗数Ｘとを
    入力しそれらの部分積を出力する第４の部分積生成回路
    を示す情報を生成し、（f-2 ）前記第４の部分積生成回
    路の出力信号の全てと被乗数Ｘを表す信号とを入力しそ
    れらの加算結果を部分積として出力する部分積加算回路
    を示す情報を生成し、（f-3 ）前記部分積加算回路の出
    力信号を入力しその論理否定信号を出力する第２の論理
    否定回路を示す情報を生成し、（f-4 ）被乗数Ｘから第
    ２の補正信号を作成し、（f-5 ）前記第２の補正信号と
    前記第２の論理否定回路の出力信号とを入力しそれらの
    和を求めて乗数Ａと被乗数Ｘとの積として出力する最終
    和回路を示す情報を生成する処理とをさらに備えている
    ことを特徴とする請求項１６又は請求項１７に記載の論
    理回路の自動設計方法。
  19. 【請求項１９】 （c-1 ）の処理は、定数Ａ１の各ビッ
    トに対応して、（c-1-1 ）定数Ａ１の当該ビットの値が
    １であるか否かを判定し、（c-1-2 ）定数Ａ１の当該ビ
    ットの値が１である場合には、被乗数Ｘを表す信号を部
    分積として出力する回路を示す情報を生成し、（c-1-3
    ）（c-1-1 ）及び（c-1-2 ）の処理を実行した後に、
    被乗数Ｘを表す信号を１ビットシフトする第１のシフト
    回路を示す情報を生成し該第１のシフト回路の出力信号
    を新たに（c-1-1 ）及び（c-1-2 ）の処理で用いられる
    被乗数Ｘを表す信号として設定し、定数Ａ１の全てのビ
    ットに対応して、（c-1-4 ）（c-1-1 ）〜（c-1-3 ）の
    処理を繰り返し実行することによって第１の部分積生成
    回路を生成する処理を有し、（d-1 ）の処理は、定数Ａ
    １の各ビットに対応して、（d-1-1 ）定数Ａ１の当該ビ
    ットの値が１であるか否かを判定し、（d-1-2 ）定数Ａ
    １の当該ビットの値が１である場合には、被乗数Ｘを表
    す信号を部分積として出力する回路を示す情報を生成
    し、（d-1-3 ）（d-1-1 ）及び（d-1-2 ）の処理を実行
    した後に、被乗数Ｘを表す信号を１ビットシフトする第
    ２のシフト回路を示す情報を生成し該第２のシフト回路
    の出力信号を新たに（d-1-1 ）及び（d-1-2 ）の処理で
    用いられる被乗数Ｘを表す信号として設定し、定数Ａ１
    の全てのビットに対応して、（d-1-1 ）〜（d-1-3 ）の
    処理を繰り返し実行することによって第２の部分積生成
    回路を生成する処理を有し、（d-2 ）の処理は、定数Ａ
    ２、Ａ３の各ビットに対応して、（d-2-1 ）定数Ａ２、
    Ａ３の当該ビットの値が１であるか否かを判定し、（d-
    2-2 ）定数Ａ２、Ａ３の当該ビットの値が１である場合
    には、被乗数Ｘを表す信号を部分積として出力する回路
    を示す情報を生成し、（d-2-3 ）（d-2-1 ）及び（d-2-
    2 ）の処理を実行した後に、被乗数Ｘを表す信号を１ビ
    ットシフトする第３のシフト回路を示す情報を生成し該
    第３のシフト回路の出力信号を新たに（d-2-1 ）及び
    （d-2-2 ）の処理で用いられる被乗数Ｘを表す信号とし
    て設定し、定数Ａ２、Ａ３の全てのビットに対応して、
    （d-2-1 ）〜（d-2-3 ）の処理を繰り返し実行すること
    によって第３の部分積生成回路を生成する処理を有して
    いることを特徴とする請求項１６又は請求項１７に記載
    の論理回路の自動設計方法。
  20. 【請求項２０】 （c-1 ）の処理は、定数Ａ１の各ビッ
    トに対応して、（c-1-1 ）定数Ａ１の当該ビットの値が
    １であるか否かを判定し、（c-1-2 ）定数Ａ１の当該ビ
    ットの値が１である場合には、被乗数Ｘを表す信号を部
    分積として出力する回路を示す情報を生成し、（c-1-3
    ）（c-1-1 ）及び（c-1-2 ）の処理を実行した後に、
    被乗数Ｘを表す信号を１ビットシフトする第１のシフト
    回路を示す情報を生成し該第１のシフト回路の出力信号
    を新たに（c-1-1 ）及び（c-1-2 ）の処理で用いられる
    被乗数Ｘを表す信号として設定し、定数Ａ１の全てのビ
    ットに対応して、（c-1-1 ）〜（c-1-3 ）の処理を繰り
    返し実行することによって第１の部分積生成回路を生成
    する処理を有し、（d-1 ）の処理は、定数Ａ１の各ビッ
    トに対応して、（d-1-1 ）定数Ａ１の当該ビットの値が
    １であるか否かを判定し、（d-1-2 ）定数Ａ１の当該ビ
    ットの値が１である場合には、被乗数Ｘを表す信号を部
    分積として出力する回路を示す情報を生成し、（d-1-3
    ）（d-1-1 ）及び（d-1-2 ）の処理を実行した後に、
    被乗数Ｘを表す信号を１ビットシフトする第２のシフト
    回路を示す情報を生成し該第２のシフト回路の出力信号
    を新たに（d-1-1 ）及び（d-1-2 ）の処理で用いられる
    被乗数Ｘを表す信号として設定し、定数Ａ１の全てのビ
    ットに対応して、（d-1-1 ）〜（d-1-3 ）の処理を繰り
    返し実行することによって第２の部分積生成回路を生成
    する処理を有し、（d-2 ）の処理は、定数Ａ２、Ａ３の
    各ビットに対応して、（d-2-1 ）定数Ａ２、Ａ３の当該
    ビットの値が１であるか否かを判定し、（d-2-2 ）定数
    Ａ２、Ａ３の当該ビットの値が１である場合には、被乗
    数Ｘを表す信号を部分積として出力する回路を示す情報
    を生成し、（d-2-3 ）（d-2-1 ）及び（d-2-2 ）の処理
    を実行した後に、被乗数Ｘを表す信号を１ビットシフト
    する第３のシフト回路を示す情報を生成し該第３のシフ
    ト回路の出力信号を新たに（d-2-1 ）及び（d-2-2 ）の
    処理で用いられる被乗数Ｘを表す信号として設定し、定
    数Ａ２、Ａ３の全てのビットに対応して、（d-2-1 ）〜
    （d-2-3 ）の処理を繰り返し実行することによって第３
    の部分積生成回路を生成する処理を有し、（f-1 ）の処
    理は、定数Ａ２の各ビットに対応して、（f-1-1 ）定数
    Ａ２の当該ビットの値が１であるか否かを判定し、（f-
    1-2 ）定数Ａ２の当該ビットの値が１である場合には、
    被乗数Ｘを表す信号を部分積として出力する回路を示す
    情報を生成し、（f-1-3 ）（f-1-1 ）及び（f-1-2 ）の
    処理を実行した後に、被乗数Ｘを表す信号を１ビットシ
    フトする第４のシフト回路を示す情報を生成し該第４の
    シフト回路の出力信号を新たに（f-1-1 ）及び（f-1-2
    ）の処理で用いられる被乗数Ｘを表す信号として設定
    し、定数Ａ２の全てのビットに対応して、（f-1-1 ）〜
    （f-1-3 ）の処理を繰り返し実行することによって第４
    の部分積生成回路を生成する処理を有していることを特
    徴とする請求項１８に記載の論理回路の自動設計方法。
  21. 【請求項２１】 （c-2 ）の処理は、前記第１の部分積
    生成回路の出力信号から構成される第１の複数個の部分
    積がｎ個ずつに分割されて成る部分積群のそれぞれに対
    応して、（e-1-1 ）当該部分積群に属するｎ個の部分積
    を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個の
    部分積として出力する加算回路を示す情報を生成し、前
    記第１の複数個の部分積の全てに対応して、（e-1-2 ）
    （e-1-1 ）の処理を繰り返し実行した後に、（e-1-1 ）
    の処理で生成された加算回路の出力である部分積の全て
    と、前記第１の複数個の部分積のうち（e-1-1 ）の処理
    で生成された加算回路の入力信号にならなかった部分積
    とを、新たに（e-1-1 ）の処理が施される第１の複数個
    の部分積として設定し、（e-1-1 ）及び（e-1-2 ）の処
    理を繰り返し実行することによって第１の部分積和回路
    を示す情報を生成する処理を有し、（d-4 ）の処理は、
    前記第２の部分積生成回路の出力信号と前記第１の論理
    否定回路の出力信号と第１の補正信号とから構成される
    第２の複数個の部分積がｎ個ずつに分割されて成る部分
    積群のそれぞれに対応して、（d-4-1 ）当該部分積群に
    属するｎ個の部分積を入力し且つ該ｎ個の部分積同士の
    和をｍ（＜ｎ）個の部分積として出力する加算回路を示
    す情報を生成し、前記第２の複数個の部分積の全てに対
    応して、（d-4-2 ）（d-4-1 ）の処理を繰り返し実行し
    た後に、（d-4-1 ）の処理で生成された加算回路の出力
    である部分積の全てと、前記第２の複数個の部分積のう
    ち（d-4-1 ）の処理で生成された加算回路の入力信号に
    ならなかった部分積とを、新たに（d-4-1 ）の処理が施
    される第２の複数個の部分積として設定し、（d-4-1 ）
    及び（d-4-2 ）の処理を繰り返し実行することによって
    第２の部分積和回路を示す情報を生成する処理を有して
    いることをを特徴とする請求項１６又は請求項１７に記
    載の論理回路の自動設計方法。
  22. 【請求項２２】 （c-2 ）の処理は、前記第１の部分積
    生成回路の出力信号から構成される第１の複数個の部分
    積がｎ個ずつに分割されて成る部分積群のそれぞれに対
    応して、（e-1-1 ）当該部分積群に属するｎ個の部分積
    を入力し且つ該ｎ個の部分積同士の和をｍ（＜ｎ）個の
    部分積として出力する加算回路を示す情報を生成し、前
    記第１の複数個の部分積の全てに対応して、（e-1-2 ）
    （e-1-1 ）の処理を繰り返し実行した後に、（e-1-1 ）
    の処理で生成された加算回路の出力である部分積の全て
    と、前記第１の複数個の部分積のうち（e-1-1 ）の処理
    で生成された加算回路の入力信号にならなかった部分積
    とを、新たに（e-1-1 ）の処理が施される第１の複数個
    の部分積として設定し、（e-1-1 ）及び（e-1-2 ）の処
    理を繰り返し実行することによって第１の部分積和回路
    を示す情報を生成する処理を有し、（d-4 ）の処理は、
    前記第２の部分積生成回路の出力信号と前記第１の論理
    否定回路の出力信号と第１の補正信号とから構成される
    第２の複数個の部分積がｎ個ずつに分割されて成る部分
    積群のそれぞれに対応して、（d-4-1 ）当該部分積群に
    属するｎ個の部分積を入力し且つ該ｎ個の部分積同士の
    和をｍ（＜ｎ）個の部分積として出力する加算回路を示
    す情報を生成し、前記第２の複数個の部分積の全てに対
    応して、（d-4-2 ）（d-4-1 ）の処理を繰り返し実行し
    た後に、（d-4-1 ）の処理で生成された加算回路の出力
    である部分積の全てと、前記第２の複数個の部分積のう
    ち（d-4-1 ）の処理で生成された加算回路の入力信号に
    ならなかった部分積とを、新たに（d-4-1 ）の処理が施
    される第２の複数個の部分積として設定し、（d-4-1 ）
    及び（d-4-2 ）の処理を繰り返し実行することによって
    第２の部分積和回路を示す情報を生成する処理を有し、
    （f-2 ）の処理は、前記第４の部分積生成回路の出力信
    号と被乗数Ｘを表す信号とから構成される第３の複数個
    の部分積がｎ個ずつに分割されて成る部分積群のそれぞ
    れに対応して、（f-2-1 ）当該部分積群に属するｎ個の
    部分積を入力し且つ該ｎ個の部分積同士の和をｍ（＜
    ｎ）個の部分積として出力する加算回路を示す情報を生
    成し、前記第３の複数個の部分積の全てに対応して、
    （f-2-2 ）（f-2-1 ）の処理を繰り返し実行した後に、
    （f-2-1 ）の処理で生成された加算回路の出力である部
    分積の全てと、前記第３の複数個の部分積のうち（f-2-
    1 ）の処理で生成された加算回路の入力信号にならなか
    った部分積とを、新たに（f-2-1 ）の処理が施される第
    ３の複数個の部分積として設定し、（f-2-1 ）及び（f-
    2-2 ）の処理を繰り返し実行することによっての部分積
    加算回路を示す情報を生成する処理を有していることを
    特徴とする請求項１８に記載の論理回路の自動設計方
    法。
  23. 【請求項２３】 乗数と被乗数との積を求める論理回路
    を示す情報を生成する論理回路の自動設計方法であっ
    て、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなるように決定
    する処理と、 （ｂ）乗数Ａにおける値が１であるビットの個数と、定
    数Ａ１における値が１であるビットの個数と定数Ａ２に
    おける値が１であるビットの個数との和とのうち何れが
    最小であるかを判定する処理と、 （ｃ）乗数Ａにおける値が１であるビットの個数が最小
    である場合には、（c-1 ）乗数Ａと被乗数Ｘとを入力し
    且つ乗数Ａの各ビットと被乗数Ｘとの積を部分積として
    出力する第１の部分積生成回路を示す情報を生成し、
    （c-2 ）前記第１の部分積生成回路の出力信号の全てを
    入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
    て出力する第１の部分積和回路を示す情報を生成する処
    理と、 （ｄ）定数Ａ１における値が１であるビットの個数とＡ
    ２における値が１であるビットの個数との和が最小であ
    る場合には、（d-1 ）定数Ａ１と被乗数Ｘとを入力しそ
    れらの部分積を出力する第２の部分積生成回路を示す情
    報を生成し、（d-2 ）定数Ａ２と被乗数Ｘとを入力しそ
    れらの部分積を出力する第３の部分積生成回路を示す情
    報を生成し、（d-3 ）前記第３の部分積生成回路の出力
    信号を入力しその論理否定信号を出力する論理否定回路
    を示す情報を生成し、（d-4 ）前記第２の部分積生成回
    路の出力信号と前記論理否定回路の出力信号と補正信号
    とを入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積
    として出力する第２の部分積和回路を示す情報を生成す
    る処理とを備えていることを特徴とする論理回路の自動
    設計方法。
  24. 【請求項２４】 各種情報を入力する入力手段と、処理
    中の各種情報を記憶する記憶手段と、前記入力手段から
    入力された乗数と被乗数との積を求める論理回路を示す
    情報を作成する演算処理手段と、該演算処理手段により
    作成された論理回路を示す情報を出力する出力手段とを
    備えた論理回路の自動設計システムであって、 前記演算処理手段は、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなるように決定
    する処理と、 （ｂ）乗数Ａにおける値が１であるビットの個数と、定
    数Ａ１における値が１であるビットの個数と定数Ａ２に
    おける値が１であるビットの個数との和とのうち何れが
    最小であるかを判定する処理と、 （ｃ）乗数Ａにおける値が１であるビットの個数が最小
    である場合には、（c-1 ）乗数Ａと被乗数Ｘとを入力し
    且つ乗数Ａの各ビットと被乗数Ｘとの積を部分積として
    出力する第１の部分積生成回路を示す情報を生成し、
    （c-2 ）前記第１の部分積生成回路の出力信号の全てを
    入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
    て出力する第１の部分積和回路を示す情報を生成する処
    理と、 （ｄ）定数Ａ１における値が１であるビットの個数とＡ
    ２における値が１であるビットの個数との和が最小であ
    る場合には、（d-1 ）定数Ａ１と被乗数Ｘとを入力しそ
    れらの部分積を出力する第２の部分積生成回路を示す情
    報を生成し、（d-2 ）定数Ａ２と被乗数Ｘとを入力しそ
    れらの部分積を出力する第３の部分積生成回路を示す情
    報を生成し、（d-3 ）前記第３の部分積生成回路の出力
    信号を入力しその論理否定信号を出力する論理否定回路
    を示す情報を生成し、（d-4 ）前記第２の部分積生成回
    路の出力信号と前記論理否定回路の出力信号と補正信号
    とを入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積
    として出力する第２の部分積和回路を示す情報を生成す
    る処理とを実行することを特徴とする論理回路の自動設
    計システム。
  25. 【請求項２５】 各種情報を入力する入力手段と、処理
    中の各種情報を記憶する記憶手段と、前記入力手段から
    入力された乗数と被乗数との積を求める論理回路を示す
    情報を作成する演算処理手段と、該演算処理手段により
    作成された論理回路を示す情報を出力する出力手段とを
    備えた論理回路の自動設計システムであって、 前記演算処理手段は、 （ａ）２つの定数Ａ１、Ａ２を、定数Ａ１と定数Ａ２と
    の差Ａ１−Ａ２が定数の乗数Ａに等しくなるように決定
    する処理と、 （ｂ）乗数Ａにおける値が１であるビットの個数と、定
    数Ａ１における値が１であるビットの個数と定数Ａ２に
    おける値が１であるビットの個数との和と、乗数Ａにお
    ける値が０であるビットの個数と２との和とのうち何れ
    が最小であるかを判定する処理と、 （ｃ）乗数Ａにおける値が１であるビットの個数が最小
    である場合には、（c-1 ）乗数Ａと被乗数Ｘとを入力し
    且つ乗数Ａの各ビットと被乗数Ｘとの積を部分積として
    出力する第１の部分積生成回路を示す情報を生成し、
    （c-2 ）前記第１の部分積生成回路の出力信号の全てを
    入力しそれらの和を求めて乗数Ａと被乗数Ｘとの積とし
    て出力する第１の部分積和回路を示す情報を生成する処
    理と、 （ｄ）定数Ａ１における値が１であるビットの個数とＡ
    ２における値が１であるビットの個数との和が最小であ
    る場合には、（d-1 ）定数Ａ１と被乗数Ｘとを入力しそ
    れらの部分積を出力する第２の部分積生成回路を示す情
    報を生成し、（d-2 ）定数Ａ２と被乗数Ｘとを入力しそ
    れらの部分積を出力する第３の部分積生成回路を示す情
    報を生成し、（d-3 ）前記第３の部分積生成回路の出力
    信号を入力しその論理否定信号を出力する第１の論理否
    定回路を示す情報を生成し、（d-4 ）前記第２の部分積
    生成回路の出力信号と前記第１の論理否定回路の出力信
    号と第１の補正信号とを入力しそれらの和を求めて乗数
    Ａと被乗数Ｘとの積として出力する第２の部分積和回路
    を示す情報を生成する処理と、 （ｅ）乗数Ａにおける値が０であるビットの個数と２と
    の和が最小である場合には、（e-1 ）乗数Ａから乗数Ａ
    の論理否定信号を作成し、（e-2 ）前記乗数Ａの論理否
    定信号と被乗数Ｘとを入力し前記乗数Ａの論理否定信号
    の各ビットと被乗数Ｘとの積を部分積として出力する第
    ４の部分積生成回路を示す情報を生成し、（e-3 ）前記
    第４の部分積生成回路の出力信号の全てと被乗数Ｘを表
    す信号とを入力しそれらの加算結果を部分積として出力
    する部分積加算回路を示す情報を生成し、（e-4 ）前記
    部分積加算回路の出力信号を入力しその論理否定信号を
    出力する第２の論理否定回路を示す情報を生成し、（e-
    5 ）被乗数Ｘから第２の補正信号を作成し、（e-6 ）前
    記第２の補正信号と前記第２の論理否定回路の出力信号
    とを入力しそれら和を求めて乗数Ａと被乗数Ｘとの積と
    して出力する最終和回路を示す情報を生成する処理とを
    実行することを特徴とする論理回路の自動設計システ
    ム。
  26. 【請求項２６】 前記演算処理手段が実行する（c-2 ）
    の処理で生成される第１の部分積和回路は、 入力された信号を加算しその加算結果を部分積として出
    力する第１の部分積加算回路と、 少なくとも前記第１の部分積加算回路の出力信号を入力
    しそれらの和を求めて乗数Ａと被乗数Ｘとの積として出
    力する第１の最終和回路とを有し、 前記演算処理手段が実行する（d-4 ）の処理で生成され
    る第２の部分積和回路は、 入力された信号を加算しその加算結果を部分積として出
    力する第２の部分積加算回路と、 少なくとも前記第２の部分積加算回路の出力信号を入力
    しそれらの和を求めて乗数Ａと被乗数Ｘとの積として出
    力する第２の最終和回路とを有していることを特徴とす
    る請求項２４に記載の論理回路の自動設計システム。
  27. 【請求項２７】 乗数と被乗数との積を求める乗算機能
    を有する論理回路の自動設計装置であって、 乗数Ａを示す情報、被乗数Ｘを示す情報及び積Ｐを示す
    情報などの各種情報を外部から入力する入力手段と、 乗数Ａを示す情報を入力し、数Ａ１を示す情報と定数Ａ
    ２を示す情報とを数Ａ１と定数Ａ２との差Ａ１−Ａ２が
    乗数Ａに等しくなるように決定する乗数分割手段と、 数Ａ１を示す情報と被乗数Ｘを示す情報とを入力し、数
    Ａ１と被乗数Ｘとを入力し且つ数Ａ１における値が０で
    ない各ビットと被乗数Ｘとの積を部分積として出力する
    第１の部分積生成回路を示す情報を生成する第１の部分
    積生成回路生成手段と、 定数Ａ２を示す情報と被乗数Ｘを示す情報とを入力し、
    定数Ａ２と被乗数Ｘとを入力し且つ定数Ａ２における値
    が０でない各ビットと被乗数Ｘとの積を部分積として出
    力する第２の部分積生成回路を示す情報を生成する第２
    の部分積生成回路生成手段と、 前記第２の部分積生成回路の出力信号を示す情報を入力
    し、前記第２の部分積生成回路の出力信号を入力しその
    論理否定信号を出力する論理否定回路を示す情報を生成
    する論理否定回路生成手段と、 前記第１の部分積生成回路及び論理否定回路の出力信号
    の個数の総数を判定する部分積総数判定手段と、 前記第１の部分積生成回路の出力信号を示す情報と論理
    否定回路の出力信号を示す情報とを入力し、前記第１の
    部分積生成回路及び論理否定回路の出力信号の全てを入
    力しそれらの加算結果を部分積として出力する部分積加
    算回路を示す情報を生成する部分積加算回路生成手段
    と、 前記論理否定回路の出力信号を示す情報又は第２の部分
    積生成回路の出力信号を示す情報の何れかの情報を入力
    し、該何れかの情報が示す出力信号の個数から補正信号
    を生成する補正信号生成手段と、 前記部分積加算回路の出力信号を示す情報と前記補正信
    号を示す情報と積Ｐを示す情報とを入力し、前記部分積
    加算回路の出力信号と前記補正信号との和を求め該和を
    乗数Ａと被乗数Ｘとの積として積Ｐに設定し該積Ｐを出
    力する部分積和回路を示す情報を生成する最終和回路生
    成手段とを備えていることを特徴とする論理回路の自動
    設計装置。
  28. 【請求項２８】 乗数と被乗数との積を求める乗算機能
    を有する論理回路の自動設計装置であって、 乗数Ａを示す情報、被乗数Ｘを示す情報及び積Ｐを示す
    情報などの各種情報を外部から入力する入力手段と、 乗数Ａを示す情報を入力し、数Ａ１を示す情報と定数Ａ
    ２を示す情報とを数Ａ１と定数Ａ２との差Ａ１−Ａ２が
    乗数Ａに等しくなるように決定する乗数分割手段と、 数Ａ１を示す情報と被乗数Ｘを示す情報とを入力し、数
    Ａ１と被乗数Ｘとを入力し且つ数Ａ１における値が０で
    ない各ビットと被乗数Ｘとの積を部分積として出力する
    第１の部分積生成回路を示す情報を生成する第１の部分
    積生成回路生成手段と、 定数Ａ２を示す情報と被乗数Ｘを示す情報とを入力し、
    定数Ａ２と被乗数Ｘとを入力し且つ定数Ａ２における値
    が０でない各ビットと被乗数Ｘとの積を部分積として出
    力する第２の部分積生成回路を示す情報を生成する第２
    の部分積生成回路生成手段と、 前記第２の部分積生成回路の出力信号を示す情報を入力
    し、前記第２の部分積生成回路の出力信号を入力しその
    論理否定信号を出力する論理否定回路を示す情報を生成
    する論理否定回路生成手段と、 前記第１の部分積生成回路及び論理否定回路の出力信号
    の個数の総数を判定する部分積総数判定手段と、 前記論理否定回路の出力信号を示す情報又は第２の部分
    積生成回路の出力信号を示す情報の何れかの情報を入力
    し、該何れかの情報が示す出力信号の個数から補正信号
    を生成する補正信号生成手段と、 前記第１の部分積生成回路の出力信号を示す情報と論理
    否定回路の出力信号を示す情報と前記補正信号を示す情
    報とを入力し、前記第１の部分積生成回路及び論理否定
    回路の出力信号の全てと前記補正信号とを入力しそれら
    の加算結果を部分積として出力する部分積加算回路を示
    す情報を生成する部分積加算回路生成手段と、 前記部分積加算回路の出力信号を示す情報と積Ｐを示す
    情報とを入力し、前記部分積加算回路の出力信号の総和
    を求め該総和を乗数Ａと被乗数Ｘとの積として積Ｐに設
    定し該積Ｐを出力する部分積和回路を示す情報を生成す
    る最終和回路生成手段とを備えていることを特徴とする
    論理回路の自動設計装置。
  29. 【請求項２９】 乗数と被乗数との積を求める乗算機能
    を有する論理回路の自動設計装置であって、 乗数Ａを示す情報、被乗数Ｘを示す情報及び積Ｐを示す
    情報などの各種情報を外部から入力する入力手段と、 乗数Ａを示す情報を入力し、乗数Ａの論理否定信号を作
    成する論理否定信号作成手段と、 前記乗数Ａの論理否定信号を示す情報と被乗数Ｘを示す
    情報とを入力し、前記乗数Ａの論理否定信号と被乗数Ｘ
    とを入力し且つ前記乗数Ａの論理否定信号における値が
    ０でない各ビットと被乗数Ｘとの積を部分積として出力
    する部分積生成回路を示す情報を生成する部分積生成回
    路生成手段と、 前記部分積生成回路の出力である部分積を示す情報と被
    乗数Ｘを示す情報とを入力し、前記部分積生成回路の出
    力である部分積の全てと被乗数Ｘとを入力しそれらの加
    算結果を部分積として出力する部分積加算回路を示す情
    報を生成する部分積加算回路生成手段と、 前記部分積加算回路の出力信号を示す情報を入力し、前
    記部分積加算回路の出力信号を入力しその論理否定信号
    を出力する論理否定回路を示す情報を生成する論理否定
    回路生成手段と、 被乗数Ｘを示す情報を入力し、被乗数Ｘから補正信号を
    生成する補正信号生成手段と、 前記補正信号を示す情報と前記部分積加算回路の出力信
    号を示す情報と積Ｐを示す情報とを入力し、前記補正信
    号と前記部分積加算回路の出力信号との和を求め該和を
    乗数Ａと被乗数Ｘとの積として積Ｐに設定し該積Ｐを出
    力する部分積和回路を示す情報を生成する最終和回路生
    成手段とを備えていることを特徴とする論理回路の自動
    設計装置。
  30. 【請求項３０】 乗数と被乗数との積を求める乗算機能
    を有する論理回路の自動設計装置であって、 乗数Ａを示す情報、被乗数Ｘを示す情報及び積Ｐを示す
    情報などの各種情報を外部から入力する入力手段と、 乗数Ａを示す情報と被乗数Ｘを示す情報とを入力し、乗
    数Ａと被乗数Ｘとを入力し且つ乗数Ａにおける値が０で
    ない各ビットと被乗数Ｘとの積を部分積として出力する
    部分積生成回路を示す情報を生成する部分積生成回路生
    成手段と、 前記部分積生成回路の出力信号の個数を判定する部分積
    数判定手段と、 前記部分積生成回路の出力信号を示す情報を入力し、前
    記部分積生成回路の出力信号の全てを入力しそれらの加
    算結果を部分積として出力する部分積加算回路を示す情
    報を生成する部分積加算回路生成手段と、 前記部分積加算回路の出力信号を示す情報と積Ｐを示す
    情報とを入力し、前記部分積加算回路の出力信号の全て
    を入力しそれらの和を求め該和を乗数Ａと被乗数Ｘとの
    積として積Ｐに設定し該積Ｐを出力する部分積和回路を
    示す情報を生成する最終和回路生成手段とを備えている
    ことを特徴とする論理回路の自動設計装置。
  31. 【請求項３１】 前記部分積加算回路生成手段は、木状
    に配列された加算器から成る部分積加算回路を示す情報
    を生成することを特徴とする請求項２７、請求項２８、
    請求項２９又は請求項３０の論理回路の自動設計装置。
  32. 【請求項３２】 定数Ａ１、Ａ２に対してＡ＝Ａ１−Ａ
    ２となる乗数Ａと被乗数Ｘとの積を出力する乗算器であ
    って、 定数Ａ１と被乗数Ｘとを入力し、定数Ａ１における値が
    １である各ビットに対する部分積のみを出力する第１の
    部分積生成手段と、 定数Ａ２と被乗数Ｘとを入力し、定数Ａ２における値が
    １である各ビットに対する部分積のみを出力する第２の
    部分積生成手段と、 該第２の部分積生成手段の出力信号を入力しその論理否
    定信号を出力する論理否定手段と、 前記第１の部分積生成手段の出力信号と前記論理否定手
    段の出力信号と補正信号とを入力しそれらの和を求めて
    乗数Ａと被乗数Ｘとの積として出力する部分積和手段と
    を備えていることを特徴とする乗算器。
  33. 【請求項３３】 前記部分積和手段は、 前記第１の部分積生成手段の出力信号と前記論理否定手
    段の出力信号とを入力し、前記第１の部分積生成手段の
    出力信号と前記論理否定手段の出力信号とを１段又は複
    数段の加算手段により加算し、その加算結果を部分積と
    して出力する部分積加算手段と、 該部分積加算手段の出力信号と補正信号とを入力し、そ
    れらの和を求めて乗数Ａと被乗数Ｘとの積として出力す
    る最終和手段とを有していることを特徴とする請求項３
    ２に記載の乗算器。
  34. 【請求項３４】 前記加算手段は、桁上げ保存加算器を
    含んでいることを特徴とする請求項３３に記載の乗算
    器。
  35. 【請求項３５】 乗数Ａと被乗数Ｘとの積を出力する乗
    算器であって、 乗数Ａの論理否定信号と被乗数Ｘとを入力し、前記乗数
    Ａの論理否定信号の値が１である各ビットに対する部分
    積のみを出力する部分積生成手段と、 該部分積生成手段の出力信号と被乗数Ｘとを入力し、前
    記部分積生成手段の出力信号と被乗数Ｘとを１段又は複
    数段の加算手段により加算し、その加算結果を部分積と
    して出力する部分積加算手段と、 該部分積加算手段の出力信号を入力しその論理否定信号
    を出力する論理否定手段と、 該論理否定手段の出力信号と被乗数Ｘから生成可能な補
    正信号とを入力し、前記論理否定手段の出力信号と前記
    補正信号との和を求めて乗数Ａと被乗数Ｘとの積として
    出力する部分積和手段とを備えていることを特徴とする
    乗算器。
  36. 【請求項３６】 前記加算手段は、桁上げ保存加算器を
    含んでいることを特徴とする請求項３５に記載の乗算
    器。
JP5218780A 1993-09-02 1993-09-02 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器 Expired - Fee Related JP2972498B2 (ja)

Priority Applications (11)

Application Number Priority Date Filing Date Title
JP5218780A JP2972498B2 (ja) 1993-09-02 1993-09-02 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器
KR1019940018889A KR0126626B1 (ko) 1993-09-02 1994-07-30 논리회로의 자동설계방법, 그 시스템 및 그 장치와 승산기
TW083107256A TW401557B (en) 1993-09-02 1994-08-09 Method, apparatus and system for automatically designing logic circuit, and multiplier
CN94115596A CN1102260C (zh) 1993-09-02 1994-08-30 求乘数和被乘数之积的方法、系统、装置和乘法器
EP94113808A EP0642093B1 (en) 1993-09-02 1994-09-02 Method, system and apparatus for automatically designing a multiplier circuit and multiplier circuit designed by performing said method
DE69434806T DE69434806T2 (de) 1993-09-02 1994-09-02 Verfahren, System und Vorrichtung zum automatischen Entwurf einer Multiplikatorschaltung und durch die Durchführung dieses Verfahrens entworfene Multiplikatorschaltung
DE69435167T DE69435167D1 (de) 1993-09-02 1994-09-02 Multiplizierer
EP06118102A EP1752870B1 (en) 1993-09-02 1994-09-02 Multiplier
US08/300,802 US5600569A (en) 1993-09-02 1994-09-02 Method, system, and apparatus for automatically designing logic circuit, and multiplier
EP04018295A EP1475699B8 (en) 1993-09-02 1994-09-02 Multiplier
DE69435179T DE69435179D1 (de) 1993-09-02 1994-09-02 Multiplizierer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5218780A JP2972498B2 (ja) 1993-09-02 1993-09-02 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器

Publications (2)

Publication Number Publication Date
JPH0773227A JPH0773227A (ja) 1995-03-17
JP2972498B2 true JP2972498B2 (ja) 1999-11-08

Family

ID=16725265

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5218780A Expired - Fee Related JP2972498B2 (ja) 1993-09-02 1993-09-02 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器

Country Status (7)

Country Link
US (1) US5600569A (ja)
EP (3) EP1752870B1 (ja)
JP (1) JP2972498B2 (ja)
KR (1) KR0126626B1 (ja)
CN (1) CN1102260C (ja)
DE (3) DE69435179D1 (ja)
TW (1) TW401557B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10124298A (ja) * 1996-08-26 1998-05-15 Fujitsu Ltd 定数乗算器並びに定数乗算器自動生成方法および装置並びに定数乗算器自動生成プログラムを格納した記憶媒体
US6091892A (en) * 1996-11-13 2000-07-18 Xilinx, Inc. Method for mapping product terms in a complex programmable logic device
US5841684A (en) * 1997-01-24 1998-11-24 Vlsi Technology, Inc. Method and apparatus for computer implemented constant multiplication with multipliers having repeated patterns including shifting of replicas and patterns having at least two digit positions with non-zero values
US5815422A (en) * 1997-01-24 1998-09-29 Vlsi Technology, Inc. Computer-implemented multiplication with shifting of pattern-product partials
JP3701781B2 (ja) * 1997-11-28 2005-10-05 株式会社ルネサステクノロジ 論理回路とその作成方法
US6850631B1 (en) 1998-02-20 2005-02-01 Oki Electric Industry Co., Ltd. Photographing device, iris input device and iris image input method
CA2319888A1 (en) * 2000-09-18 2002-03-18 Ibm Canada Limited-Ibm Canada Limitee Method for generating instruction sequences for integer multiplication
US20030061252A1 (en) * 2001-09-27 2003-03-27 Murphy Charles D. Non-constant reduced-complexity multiplication in signal processing transforms
US20030074383A1 (en) * 2001-10-15 2003-04-17 Murphy Charles Douglas Shared multiplication in signal processing transforms
US20030182342A1 (en) * 2002-03-25 2003-09-25 Murphy Charles Douglas Low-cost multiplication in small DFT butterflies
TW200538919A (en) * 2004-05-21 2005-12-01 Hon Hai Prec Ind Co Ltd System and method for checking split plane of motherboard layout
US8386543B1 (en) * 2006-09-28 2013-02-26 L-3 Communications Corp Reduced memory usage for digital signal processing system and method
CN103605494A (zh) * 2013-10-17 2014-02-26 陕西万达信息工程有限公司 一种平方运算电路
KR101590141B1 (ko) 2014-04-09 2016-02-01 주식회사 세양 원단 표면 코팅용 액상 조성물
US9519459B2 (en) * 2014-06-20 2016-12-13 Wisconsin Alumni Research Foundation High efficiency computer floating point multiplier unit
US9841945B2 (en) * 2014-06-26 2017-12-12 Lattice Semiconductor Corporation Efficient constant multiplier implementation for programmable logic devices
RU185670U1 (ru) * 2018-05-24 2018-12-13 Федеральное государственное бюджетное образовательное учреждение высшего образования "МИРЭА - Российский технологический университет" Цифровой умножитель импульсных потоков на константу
CN112068802B (zh) * 2020-08-14 2022-11-11 清华大学 计数器的设计方法、装置及计数器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5164844A (ja) * 1974-12-03 1976-06-04 Fujitsu Ltd
US4792909A (en) * 1986-04-07 1988-12-20 Xerox Corporation Boolean logic layout generator
DE3619425A1 (de) * 1986-06-10 1987-12-17 Philips Patentverwaltung Digitales filter
US5146583A (en) * 1987-09-25 1992-09-08 Matsushita Electric Industrial Co., Ltd. Logic design system for creating circuit configuration by generating parse tree from hardware description language and optimizing text level redundancy thereof
JPH0315984A (ja) * 1987-09-25 1991-01-24 Matsushita Electric Ind Co Ltd 機能記述変換方法と論理設計システム
JP2506991B2 (ja) * 1987-09-25 1996-06-12 松下電器産業株式会社 回路変換システムと回路変換方法と反転論理生成方法および論理設計システム
JP2682142B2 (ja) * 1989-06-14 1997-11-26 松下電器産業株式会社 乗算装置
FR2656124A1 (fr) * 1989-12-15 1991-06-21 Philips Laboratoires Electro Multiplieur serie programmable.
JPH0540608A (ja) * 1990-03-16 1993-02-19 Internatl Business Mach Corp <Ibm> テーブルルツクアツプ乗算器及びその乗算方法
US5200907A (en) * 1990-04-16 1993-04-06 Tran Dzung J Transmission gate logic design method
US5412591A (en) * 1990-08-09 1995-05-02 Vlsi Technology, Inc. Schematic compiler for a multi-format high speed multiplier
US5313414A (en) * 1992-11-12 1994-05-17 Vlsi Technology, Inc. Canonical signed two's complement constant multiplier compiler
JP2840169B2 (ja) * 1992-12-28 1998-12-24 松下電器産業株式会社 論理回路の自動設計方法およびその装置
JPH06223097A (ja) * 1993-01-22 1994-08-12 Sony Corp 乗算器、積和演算器の回路記述の発生方法
JPH06243194A (ja) * 1993-02-17 1994-09-02 Matsushita Electric Ind Co Ltd 論理回路の自動設計方法およびその装置

Also Published As

Publication number Publication date
EP1752870A2 (en) 2007-02-14
EP1475699A2 (en) 2004-11-10
EP0642093A3 (en) 1996-03-13
KR0126626B1 (ko) 1998-04-04
JPH0773227A (ja) 1995-03-17
KR950009485A (ko) 1995-04-24
DE69434806T2 (de) 2006-12-21
DE69435179D1 (de) 2009-02-12
DE69435167D1 (de) 2008-12-24
EP1752870B1 (en) 2008-12-31
EP1752870A3 (en) 2007-05-16
CN1102260C (zh) 2003-02-26
CN1106941A (zh) 1995-08-16
EP0642093B1 (en) 2006-08-02
EP1475699A3 (en) 2004-11-17
EP0642093A2 (en) 1995-03-08
EP1475699B1 (en) 2008-11-12
US5600569A (en) 1997-02-04
EP1475699B8 (en) 2009-02-18
TW401557B (en) 2000-08-11
DE69434806D1 (de) 2006-09-14

Similar Documents

Publication Publication Date Title
JP2972498B2 (ja) 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器
JP2622896B2 (ja) 除算装置
JP3689183B2 (ja) 正確な浮動小数点除算／平方根演算を実現する正確、かつ効果的なスティッキー・ビット計算
JP3244506B2 (ja) 小型乗算器
JP2002108606A (ja) スティッキービット生成回路及び乗算器
US5184318A (en) Rectangular array signed digit multiplier
US5132925A (en) Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction
KR100294015B1 (ko) 다른 데이타형을 갖는 다수의 데이타를 처리하는 가산기
CN111936965A (zh) 随机舍入逻辑
JP2840169B2 (ja) 論理回路の自動設計方法およびその装置
Yan et al. An energy-efficient multiplier with fully overlapped partial products reduction and final addition
US5903470A (en) Method and apparatus for automatically designing logic circuit, and multiplier
US5877973A (en) Logic operation circuit and carry look ahead adder
JP2857505B2 (ja) 除算装置
Jaberipur et al. Balanced $(3+ 2\log n)\Delta G $ Adders for Moduli Set $\{{2}^{n+ 1}, 2^{n}+ 2^{n-1}-1, 2^{n+ 1}-1\} $
JP2001501341A (ja) デジタル加算器回路
US5206825A (en) Arithmetic processor using signed-digit representation of external operands
US6109777A (en) Division with limited carry-propagation in quotient accumulation
JPH063578B2 (ja) 演算処理装置
JP3112662B2 (ja) 乗算器
JPH113210A (ja) ３入力比較器、並びにこれを用いた飽和演算装置およびその演算方法
JP7119543B2 (ja) 加減算回路および加減算回路の制御方法
JP3100868B2 (ja) 浮動小数点数のための算術演算装置
Chen Parallel-prefix structures for binary and modulo {2 (n-1), 2 (n), 2 (n+ 1)} adders
JPH0527948A (ja) 演算装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990817

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070827

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080827

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080827

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090827

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090827

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100827

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110827

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees