CN103605494A - 一种平方运算电路 - Google Patents

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本发明公开了一种平方运算电路，包括高位部分积求和模块、低位部分积求和模块、脉冲信号发生器、复位信号发生器及平方信号输出模块，脉冲信号发生器的输出端分别与高位部分积求和模块的脉冲信号输入端及低位部分积求和模块的脉冲信号输入端相连接，复位信号发生器的输出端分别与高位部分积求和模块的复位输入端及低位部分积求和模块的复位输入端相连接，高位部分积求和模块的进位数输入端与低位部分积求和模块的进位数输出端相连接，高位部分积求和模块中移位寄存器的Q端及低位部分积求和模块中移位寄存器的Q端依次与平方信号输出模块相连接。本发明可以有效的降低平方运算的时间。

Description

一种平方运算电路
技术领域
本发明属于集成电路大数平方运算领域，涉及一种平方运算电路。
背景技术
目前，对于大数平方的研究通常采用的方案是蒙哥马利算法，该算法在平方运算过程中耗费的时间和面积开销与输入数据的长度成正比，尤其是在大量的平方运算过程中，严重的影响了平方运算的效率及成本。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种平方运算电路，该电路可以有效的较低平方运算过程中耗费的时间。
为达到上述目的，本发明所述的平方运算电路包括高位部分积求和模块、低位部分积求和模块、脉冲信号发生器、复位信号发生器及平方信号输出模块，脉冲信号发生器的输出端分别与高位部分积求和模块的脉冲信号输入端及低位部分积求和模块的脉冲信号输入端相连接，复位信号发生器的输出端分别与高位部分积求和模块的复位输入端及低位部分积求和模块的复位输入端相连接，高位部分积求和模块的进位数输入端与低位部分积求和模块的进位数输出端相连接，高位部分积求和模块中移位寄存器的Q端及低位部分积求和模块中移位寄存器的Q端依次与平方信号输出模块相连接。
所述低位部分积求和模块包括低位部分积求和公共信号输入端、N个低位部分积求和运算信号输入端、N个与门电路、N个全加器及N个移位寄存器，低位部分积求和模块中N个移位寄存器的CLK端均与脉冲信号发生器的输出端相连接，低位部分积求和模块中N个移位寄存器的RST端均与复位信号发生器的输出端相连接，低位部分积求和模块中N个移位寄存器的Q端依次与平方信号输出模块相连接，其中，N为正整数；
所述低位部分积求和模块中第一个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第一个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第一个全加器的输入端分别与低位部分积求和模块中第一个与门电路的输出端及低位部分积求和模块中第一个移位寄存器的Q端相连接，低位部分积求和模块中第一个移位寄存器的并行输入端与低位部分积求和模块中第一个全加器的输出端相连接；
所述低位部分积求和模块中第K个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第K个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第K个全加器的输入端分别与低位部分积求和模块中第K个与门电路的输出端、低位部分积求和模块中第K个移位寄存器的Q端及低位部分积求和模块中第K-1个移位寄存器的进位数输出端相连接，低位部分积求和模块中第K个移位寄存器的并行输入端与低位部分积求和模块中第K个全加器的输出端相连接，其中K大于1且K小于N；
所述低位部分积求和模块中第N个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第N个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第N个全加器的输入端分别与低位部分积求和模块中第N个与门电路的输出端及低位部分积求和模块中第N个移位寄存器的Q端相连接，低位部分积求和模块中第N个移位寄存器的并行输入端与低位部分积求和模块中第N个全加器的输出端相连接。
所述高位部分积求和模块包括高位部分积求和公共信号输入端、N-1个高位部分积求和公共信号输入端、N-1个与门电路、N-1个全加器及N-1个移位寄存器，高位部分积求和模块中N-1个移位寄存器的CLK端均与脉冲信号发生器的输出端相连接，高位部分积求和模块中N-1个移位寄存器的RST端均与复位信号发生器的输出端相连接，高位部分积求和模块中N-1个移位寄存器的Q端依次与平方信号输出模块相连接；
所述高位部分积求和模块中第一个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第一个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第一个全加器的输入端分别与高位部分积求和模块中第一个与门电路的输出端及高位部分积求和模块中第一个移位寄存器的Q端相连接，高位部分积求和模块中第一移位寄存器的并行输入端与高位部分积求和模块中第一个全加器的输出端相连接，高位部分积求和模块中第一全加器的进位数输入端与低位部分积求和模块中第N个全加器的进位数输出端相连接；
所述高位部分积求和模块中第M个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第M个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第M个全加器的输入端分别与高位部分积求和模块中第M个与门电路的输出端、高位部分积求和模块中第M个移位寄存器的Q端及高位部分积求和模块中第M-1个移位寄存器的进位数输出端相连接，高位部分积求和模块中第M个移位寄存器的并行输入端与高位部分积求和模块中第M个全加器的输出端相连接，其中M大于1且M小于N-1；
所述高位部分积求和模块第N-1个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第N-1个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第N-1个全加器的输入端分别与高位部分积求和模块中第N-1个与门电路的输出端及高位部分积求和模块中第N-1个移位寄存器的Q端相连接，高位部分积求和模块中第N-1移位寄存器的并行输入端与高位部分积求和模块中第N-1个全加器的输出端相连接。
本发明具有以下有益效果：
本发明所述的平方运算电路包括高位部分积求和模块及低位部分积求和模块，在运算过程中，通过在每一个有效时钟脉冲信号来临的时候，将当前时刻的部分积和前一刻的部分积的和进行相加，并将新的部分积的和存在移位寄存器中，高位部分积求和模块和低位部分积求和模块通过进位数信号连接，从而有效的降低平方运算所用的时间。
附图说明
图1为本发明的电路图。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的平方运算电路包括高位部分积求和模块、低位部分积求和模块、脉冲信号发生器、复位信号发生器及平方信号输出模块，脉冲信号发生器的输出端分别与高位部分积求和模块的脉冲信号输入端及低位部分积求和模块的脉冲信号输入端相连接，复位信号发生器的输出端分别与高位部分积求和模块的复位输入端及低位部分积求和模块的复位输入端相连接，高位部分积求和模块的进位数输入端与低位部分积求和模块的进位数输出端相连接，高位部分积求和模块中移位寄存器的Q端及低位部分积求和模块中移位寄存器的Q端依次与平方信号输出模块相连接。
所述低位部分积求和模块包括低位部分积求和公共信号输入端、N个低位部分积求和运算信号输入端、N个与门电路、N个全加器及N个移位寄存器，低位部分积求和模块中N个移位寄存器的CLK端均与脉冲信号发生器的输出端相连接，低位部分积求和模块中N个移位寄存器的RST端均与复位信号发生器的输出端相连接，低位部分积求和模块中N个移位寄存器的Q端依次与平方信号输出模块相连接，其中，N为正整数；所述低位部分积求和模块中第一个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第一个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第一个全加器的输入端分别与低位部分积求和模块中第一个与门电路的输出端及低位部分积求和模块中第一个移位寄存器的Q端相连接，低位部分积求和模块中第一个移位寄存器的并行输入端与低位部分积求和模块中第一个全加器的输出端相连接；所述低位部分积求和模块中第K个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第K个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第K个全加器的输入端分别与低位部分积求和模块中第K个与门电路的输出端、低位部分积求和模块中第K个移位寄存器的Q端及低位部分积求和模块中第K-1个移位寄存器的进位数输出端相连接，低位部分积求和模块中第K个移位寄存器的并行输入端与低位部分积求和模块中第K个全加器的输出端相连接，其中K大于1且K小于N；所述低位部分积求和模块中第N个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第N个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第N个全加器的输入端分别与低位部分积求和模块中第N个与门电路的输出端及低位部分积求和模块中第N个移位寄存器的Q端相连接，低位部分积求和模块中第N个移位寄存器的并行输入端与低位部分积求和模块中第N个全加器的输出端相连接。
所述高位部分积求和模块包括高位部分积求和公共信号输入端、N-1个高位部分积求和公共信号输入端、N-1个与门电路、N-1个全加器及N-1个移位寄存器，高位部分积求和模块中N-1个移位寄存器的CLK端均与脉冲信号发生器的输出端相连接，高位部分积求和模块中N-1个移位寄存器的RST端均与复位信号发生器的输出端相连接，高位部分积求和模块中N-1个移位寄存器的Q端依次与平方信号输出模块相连接；所述高位部分积求和模块中第一个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第一个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第一个全加器的输入端分别与高位部分积求和模块中第一个与门电路的输出端及高位部分积求和模块中第一个移位寄存器的Q端相连接，高位部分积求和模块中第一移位寄存器的并行输入端与高位部分积求和模块中第一个全加器的输出端相连接，高位部分积求和模块中第一全加器的进位数输入端与低位部分积求和模块中第N个全加器的进位数输出端相连接；所述高位部分积求和模块中第M个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第M个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第M个全加器的输入端分别与高位部分积求和模块中第M个与门电路的输出端、高位部分积求和模块中第M个移位寄存器的Q端及高位部分积求和模块中第M-1个移位寄存器的进位数输出端相连接，高位部分积求和模块中第M个移位寄存器的并行输入端与高位部分积求和模块中第M个全加器的输出端相连接，其中M大于1且M小于N-1；所述高位部分积求和模块第N-1个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第N-1个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第N-1个全加器的输入端分别与高位部分积求和模块中第N-1个与门电路的输出端及高位部分积求和模块中第N-1个移位寄存器的Q端相连接，高位部分积求和模块中第N-1移位寄存器的并行输入端与高位部分积求和模块中第N-1个全加器的输出端相连接。
高位部分积求和模块和低位部分积求和模块，二者通过进位数信号连接起来。Para_A为低位部分积求和公共信号，A[n-1∶0]为低位部分积求和运算信号；Para_B为高位部分积求和公共信号，B[n-2∶0]为高位部分积求和运算信号；Q[2n-2∶0]为平方运算的最终输出。
高位部分积求和模块和低位部分积求和模块都是由移位寄存器、全加器和与门电路组成。每一个有效时钟脉冲信号来临的时候，将当前时刻的部分积和前一刻的部分积的和进行相加，并将新的部分积的和存在移位寄存器中，高位部分积求和模块和低位部分积求和模块通过进位数信号连接。
参照表1，为按照多项式乘法展开后的平方运算的部分积求和，整个过程需要对N个部分积进行求和，整个过程需要N-1个时钟周期。
参照表2，为本发明优化后的部分积求和，将部分积压缩为表1中的一半，整个过程只需要
Figure BDA0000397596190000081
个时钟即可完成平方运算。
表1
Figure BDA0000397596190000082
表2
Figure BDA0000397596190000083
Figure BDA0000397596190000091

Claims (3)

1.一种平方运算电路，其特征在于，包括高位部分积求和模块、低位部分积求和模块、脉冲信号发生器、复位信号发生器及平方信号输出模块，脉冲信号发生器的输出端分别与高位部分积求和模块的脉冲信号输入端及低位部分积求和模块的脉冲信号输入端相连接，复位信号发生器的输出端分别与高位部分积求和模块的复位输入端及低位部分积求和模块的复位输入端相连接，高位部分积求和模块的进位数输入端与低位部分积求和模块的进位数输出端相连接，高位部分积求和模块中移位寄存器的0端及低位部分积求和模块中移位寄存器的Q端依次与平方信号输出模块相连接。
2.根据权利要求1所述的平方运算电路，其特征在于，所述低位部分积求和模块包括低位部分积求和公共信号输入端、N个低位部分积求和运算信号输入端、N个与门电路、N个全加器及N个移位寄存器，低位部分积求和模块中N个移位寄存器的C L K端均与脉冲信号发生器的输出端相连接，低位部分积求和模块中N个移位寄存器的R S T端均与复位信号发生器的输出端相连接，低位部分积求和模块中N个移位寄存器的0端依次与平方信号输出模块相连接，其中，N为正整数；
所述低位部分积求和模块中第一个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第一个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第一个全加器的输入端分别与低位部分积求和模块中第一个与门电路的输出端及低位部分积求和模块中第一个移位寄存器的Q端相连接，低位部分积求和模块中第一个移位寄存器的并行输入端与低位部分积求和模块中第一个全加器的输出端相连接；
所述低位部分积求和模块中第K个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第K个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第K个全加器的输入端分别与低位部分积求和模块中第K个与门电路的输出端、低位部分积求和模块中第K个移位寄存器的Q端及低位部分积求和模块中第K-1个移位寄存器的进位数输出端相连接，低位部分积求和模块中第K个移位寄存器的D端与低位部分积求和模块中第K个全加器的输出端相连接，其中K大于1且K小于N；
所述低位部分积求和模块中第N个与门电路的输入端与低位部分积求和公共信号输入端及低位部分积求和模块中第N个低位部分积求和运算信号输入端相连接，低位部分积求和模块中第N个全加器的输入端分别与低位部分积求和模块中第N个与门电路的输出端及低位部分积求和模块中第N个移位寄存器的Q端相连接，低位部分积求和模块中第N个移位寄存器的并行输入端与低位部分积求和模块中第N个全加器的输出端相连接。
3.根据权利要求2所述的平方运算电路，其特征在于，所述高位部分积求和模块包括高位部分积求和公共信号输入端、N-1个高位部分积求和公共信号输入端、N-1个与门电路、N-1个全加器及N-1个移位寄存器，高位部分积求和模块中N-1个移位寄存器的C L K端均与脉冲信号发生器的输出端相连接，高位部分积求和模块中N-1个移位寄存器的R S T端均与复位信号发生器的输出端相连接，高位部分积求和模块中N-1个移位寄存器的Q端依次与平方信号输出模块相连接；
所述高位部分积求和模块中第一个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第一个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第一个全加器的输入端分别与高位部分积求和模块中第一个与门电路的输出端及高位部分积求和模块中第一个移位寄存器的Q端相连接，高位部分积求和模块中第一移位寄存器的并行输入端与高位部分积求和模块中第一个全加器的输出端相连接，高位部分积求和模块中第一全加器的进位数输入端与低位部分积求和模块中第N个全加器的进位数输出端相连接；
所述高位部分积求和模块中第M个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第M个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第M个全加器的输入端分别与高位部分积求和模块中第M个与门电路的输出端、高位部分积求和模块中第M个移位寄存器的Q端及高位部分积求和模块中第M-1个移位寄存器的进位数输出端相连接，高位部分积求和模块中第M个移位寄存器的并行输入端与高位部分积求和模块中第M个全加器的输出端相连接，其中M大于1且M小于N-1；
所述高位部分积求和模块第N-1个与门电路的输入端与高位部分积求和公共信号输入端及高位部分积求和模块中第N-1个高位部分积求和运算信号输入端相连接，高位部分积求和模块中第N-1个全加器的输入端分别与高位部分积求和模块中第N-1个与门电路的输出端及高位部分积求和模块中第N-1个移位寄存器的Q端相连接，高位部分积求和模块中第N-1移位寄存器的并行输入端与高位部分积求和模块中第N-1个全加器的输出端相连接。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140226