CN104485952B - 串联型多相相位累加器 - Google Patents
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Abstract
本发明公开了一种串联型多相相位累加器,该多相相位累加器包括1个相位累加器、N‑1个相位加法器、N个D触发器阵列、N‑2个1级D触发器阵列，1个流水线D触发器阵列；第一相位加法器至第N‑1相位加法器与相位累加器依次串联；所述相位累加器和N‑1个相位加法器分别连接N个D触发器阵列中一个对应的D触发器阵列；所述流水线D触发器阵列用于接收频率控制字；所述N‑2个1级D触发器阵列与流水线D触发器阵列依次串联；所述流水线D触发器阵列的输出与第一相位加法器相连；所述N‑2个1级D触发器阵列的输出依次与第二相位加法器相连至第N‑1相位加法器对应连接。本发明改变了传统分相存储相位累加器的设计，能够有效地降低资源占用率。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种串联型多相相位累加器。
背景技术
分相存储波形合成技术，是近年来提出的一种提高采样率的技术，主要解决了器件工艺限制相位累加器、波形存储器工作速度问题，有较好的应用前景。但是分相存储波形合成技术存在应用上的缺陷：涉及奇数倍的频率控制字处理，过程繁琐且会带来大量的硬件资源开销。本发明主要解决传统分相存储技术消耗硬件资源过大的问题。
发明内容
本发明要解决的技术问题在于针对现有技术中的缺陷，提供一种串联型多相相位累加器。
本发明解决其技术问题所采用的技术方案是：串联型多相相位累加器,包括1个相位累加器、N-1个相位加法器、N个D触发器阵列、N-2个1级D触发器阵列，1个流水线D触发器阵列；N的取值为大于等于4的2的任意幂；
其中，所述相位累加器用于接收N倍频率控制字；
第一相位加法器至第N-1相位加法器与相位累加器依次串联；
所述相位累加器和N-1个相位加法器分别连接N个D触发器阵列中一个对应的D触发器阵列；
所述流水线D触发器阵列用于接收频率控制字；
所述N-2个1级D触发器阵列与流水线D触发器阵列依次串联；
所述流水线D触发器阵列的输出与第一相位加法器相连；
所述N-2个1级D触发器阵列的输出依次与第二相位加法器相连至第N-1相位加法器对应连接。
按上述方案，所述N等于4。
按上述方案，所述所有D触发器阵列与时钟信号连接。
按上述方案，所述相位累加器和N-1个相位加法器与对应的D触发器阵列的连接方式为：所述相位累加器和N-1个相位加法器的K位输出分别截取高M位后作为D触发器阵列的输入，其中M为小于K的整数，K为频率控制字的位宽。
按上述方案，所述与相位累加器和N-1个相位加法器对应的D触发器阵列依次分别为N级D触发器阵列至1级D触发器阵列。
按上述方案，所述N级D触发器阵列与1级D触发器阵列的结构特征：N级D触发器阵列由N个1级D触发器阵列串联组成，输入输出端口对应连接；其中1级D触发器阵列的结构特征为：它由K个D触发器并联组成。
本发明产生的有益效果是：本发明改变了传统分相存储相位累加器的设计，能够有效地降低资源占用率，减少设计占用面积；在设计上避免了对奇数倍频率控制字的繁琐处理，解决传统分相存储技术消耗硬件资源过大的问题(经验证，当N＝4时，可以将查找表这样的组合逻辑资的占用量降低20％)，达到降低生产成本的效果。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是本发明实施例的串联多相相位累加器结构示意图；
图2是图1中相位累加器的结构示意图；
图3是图1中相位加法器的结构示意图；
图4是图1中流水线D触发器阵列的结构示意图；
图5是图1中1级D触发器阵列的结构示意图；
图6是图1中2级D触发器阵列的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，图1以四相为例，本发明所述的一种串联型多相相位累加器。为简便起见，使用FTW代替所述频率控制字。图1包括4倍的FTW，FTW，相1输出相位字，相2输出相位字，相3输出相位字，相4输出相位字，1个4级D触发器阵列，1个3级D触发器阵列，1个2级D触发器阵列，1个1级D触发器阵列，相位加法器1、2、3，1个相位累加器，1级D触发器阵列1、2，1个流水线D触发器阵列。图1中的K＝32，M＝16，表示相位累加器的位宽为32位，输出相位字位宽为16位。4倍FTW与相位累加器输入端连接，FTW与流水线D触发器阵列输入端连接。相位加法器1的两个输入端分别与流水线D触发器阵列的输出端、相位累加器的输出端连接。相位加法器2的两个输入端分别与相位加法器1的输出端、1级D触发器阵列1的输出端连接。相位加法器3的两个输入端分别与相位加法器2的输出端、1级D触发器阵列2的输出端连接。1级D触发器阵列1的输入端与流水线D触发器阵列的输出端连接，1级D触发器阵列2的输入端与1级D触发器阵列1的输出端连接。4级触发器阵列的输入端与相位累加器输出端的高16位连接，3级触发器阵列的输入端与相位加法器1输出端的高16位连接，2级触发器阵列的输入端与相位加法器2输出端的高16位连接，1级触发器阵列的输入端与相位加法器3输出端的高16位连接。相1输出相位字与4级触发器阵列输出端连接，相2输出相位字与3级触发器阵列输出端连接，相3输出相位字与2级触发器阵列输出端连接，相4输出相位字与1级触发器阵列输出端连接。
图2为经典32位流水线相位累加器，分4级流水线，每级流水线进行8位累加运算。图1中的1级D触发器阵列1、2与1级D触发器阵列只是位宽的不同，形式上一致。1级D触发器阵列1、2的位宽为32位，1级D触发器阵列的位宽为16位。图3的相位加法器实现了两个32位数的加法运算。图4的流水线D触发器阵列实现了频率控制字分4个流水线周期输出。图5的1级D触发器阵列实现了输入数据单周期延迟输出。图6的2级D触发器阵列由2个图6的1级D触发器阵列级联得到，3级、4级或其他级D触发器阵列都可由此方法得到。需说明的是，图1至图6省略了时钟信号连接。
相位累加器当前周期的输出结果为前一周期的输出与4倍频率控制字FTW相加的结果。相位累加器、相位加法器1、相位加法器2、相位加法器3之间串联连接，每个输出的结果以FTW递增，且由于串联关系，相邻两个结果之前的差也为FTW。假设P为32位流水线相位累加器前一周期的输出结果，则上述的4个输出结果为：
相位累加器输出＝P+4Q×FTW (1)
相位加法器1输出＝P+(4Q+1)×FTW＝相位累加器输出+FTW (2)
相位加法器2输出＝P+(4Q+2)×FTW＝相位累加器1输出+FTW (3)
相位加法器3输出＝P+(4Q+3)×FTW＝相位加法器2输出+FTW (4)
其中Q为非负整数。为满足相位字输出同步要求，需要对各相位字使用D触发器阵列配平处理，将相位累加器、相位加法器1、相位加法器2、相位加法器3输出结果截取高16位，分别经过4级D触发器阵列，3级D触发器阵列，2级D触发器阵列，1级D触发器阵列延迟后，作为各相位的相位字输出。经过D触发器阵列同步处理后，4个相位字输出结果与传统分四相存储相位累加器输出结果相同。
与传统分相存储相位累加器不同的是，上述过程避免了对FTW奇数倍的繁琐处理，因此在资源利用方面更具有优势。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (6)
1.一种串联型多相相位累加器 ，其特征在于，包括1个相位累加器、N-1个相位加法器、N个D触发器阵列、N-2个1级D触发器阵列和1个流水线D触发器阵列；N的取值为N为2的任意幂且N大于等于4；
其中，所述相位累加器用于接收N倍频率控制字；
所述相位累加器与第一相位加法器连接，第一相位加法器至第N-1相位加法器依次串联；
所述相位累加器和N-1个相位加法器分别连接N个D触发器阵列中一个对应的D触发器阵列；
所述流水线D触发器阵列用于接收频率控制字；
所述流水线D触发器阵列与第一1级D触发器阵列连接，第一1级D触发器阵列连接至N-2个1级D触发器阵列依次串联；
所述流水线D触发器阵列的输出与第一相位加法器相连；
所述N-2个1级D触发器阵列的输出依次与第二相位加法器相连至第N-1相位加法器对应连接。
2.根据权利要求1所述的串联型多相相位累加器，其特征在于，所述N等于4。
3.根据权利要求1所述的串联型多相相位累加器，其特征在于，所述N个D触发器阵列均与时钟信号连接。
4.根据权利要求1所述的串联型多相相位累加器，其特征在于，所述相位累加器和N-1个相位加法器与对应的D触发器阵列的连接方式为： 所述相位累加器和N-1个相位加法器的K位输出分别截取高M位后作为D触发器阵列的输入，其中M为小于K的整数，K为频率控制字的位宽。
5.根据权利要求1所述的串联型多相相位累加器，其特征在于，所述与相位累加器和N-1个相位加法器分别连接N个D触发器阵列中一个对应的D触发器阵列依次分别为N级D触发器阵列至1级D触发器阵列。
6.根据权利要求5所述的串联型多相相位累加器，其特征在于，所述N级D触发器阵列与1级D触发器阵列的结构特征为：N级D触发器阵列由N个1级D触发器阵列串联组成，输入输出端口对应连接；其中1级D触发器阵列的结构特征为：它由K个D触发器并联组成。
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