CN101719117A - 一种fft运算装置及其制造方法 - Google Patents

Abstract

本发明涉及一种FFT运算装置及其制造方法。该装置包括由两组RAM组成的存储单元、蝶形运算单元和控制单元，每组RAM由两个N/2×W的单口RAM组成，其中N为进行FFT运算的数据个数，W为数据的宽度，数据的宽度包括实部和虚部，N＝L^M，M为FFT处理的级数，L为2的正整数次幂；其中，两个N/2×W的单口RAM分别对应存储地址中的奇地址和偶地址。本发明在不影响运算时间的情况下，采用单口RAM来替换双口RAM，极大降低了电路的实现面积，在存储量保持不变的情况下，减小了电路的实现面积，降低了功耗。

Description

一种FFT运算装置及其制造方法

技术领域

本发明属于傅立叶变换领域，尤其涉及一种快速傅立叶(FFT)运算装置及其制造方法。

背景技术

在OFDM系统中，FFT是关键技术之一，用来实现子载波的调制与解调。FFT硬件实现多种多样，而且每一种实现的面积、功耗以及应用场合都各有不同。

下面以4096点基四FFT变换为例，说明离散傅立叶变换算法原理：

$X_k=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{x}_n{w}_N^{\mathrm{nk}}$ k＝0，1，…，N-1

式中W_N＝e^-j2π/N，N＝4096。采用频域抽取基四算法，将序列x_n按序号顺序分为4个等长序列，然后在频域上每隔4个点做抽取，从而得到基四算法最小运算单元为：

A′＝[(A+C)+(B+D)]

$B^{\′}=[(A-C)-j(B-D)]{W_N}^p$

$C^{\′}=[(A+C)-(B+D)]{W_N}^{2p}$

$D^{\′}=[(A-C)+j(B-D)]{W_N}^{3p}$

其中A、B、C、D为基四单元的输入序列，A′、B′、C′、D′为输出运算结果，p为每级旋转因子，

p＝ql4^m-1

l＝0，1，…，N/4^m-1 q＝0，1，2，3 m＝1，2，…lg₄N

其蝶形结构图如图1所示。

对于4096点数据进行FFT运算，采用基四算法及数据输入顺序，输出倒序的方式，共分6级进行运算，每级运算都采用流水线的方式进行。由于循环前缀和保护间隔的存在恰到好处地抵消了流水线的输入延迟和输出延迟，所以10Mhz输入数据流完全可以采用60Mhz的时钟进行处理，将输入数据进行FFT变换需要将输入数据进行存储，同时进行上一块数据的FFT变换，随即存取存储器RAM1和RAM2进行乒乓操作保证了数据流的无缝连接。

输入信号分为I、Q两路，根据存储单元选择电路存储于相应RAM中，在存取当前数据的同时另一块RAM进行6级基四FFT运算。由控制单元根据基四算法选择进行每一级运算的合适地址的数据进入运算单元进行运算，计算完成后写回RAM，从而完成一级运算。直至6级运算全部完成。

传统实现方法通常用2个4096深度的双口RAM(双口RAM分别有读地址和写地址，如图5)实现，如图2中所示，这样实现的好处是实现简单，处理流程清晰，但是双口RAM实现所占芯片面积大，不利于节省成本。

发明内容

为了解决上述的技术问题，提供了一种FFT运算装置及其制造方法，其目的是在不影响运算效率的情况下，减小了芯片面积。

本发明提供了一种FFT运算装置，包括由两组RAM组成的存储单元、蝶形运算单元和控制单元，每组RAM由两个N/2×W的单口RAM组成，其中N为进行FFT运算的数据个数，W为数据的宽度，数据的宽度包括实部和虚部，N＝L^M，M为FFT处理的级数，L为2的正整数次幂；其中，两个N/2×W的单口RAM分别对应存储地址中的奇地址和偶地址。

控制单元完成输入数据在两组RAM之间的切换控制。

控制单元根据时序完成FFT运算的逐级运算控制。

控制单元根据时序完成在每级运算中按照奇地址或者偶地址产生读写访问地址。

本发明提供了一种FFT运算装置的制造方法，包括制造由两组RAM组成的存储单元、蝶形运算单元和控制单元，在制造两组RAM组成的存储单元时，两组RAM中的任意一组RAM均由两个N/2×W的单口RAM制造而成，其中N为进行FFT运算的数据个数，W为数据的宽度，数据的宽度包括实部和虚部，N＝L^M，M为FFT处理的级数，L为2的正整数次幂；其中，两个N/2×W的单口RAM分别对应存储地址中的奇地址和偶地址。

控制单元完成输入数据在两组RAM之间的切换控制。

控制单元根据时序完成FFT运算的逐级运算控制。

控制单元根据时序完成在每级运算中按照奇地址或者偶地址产生读写访问地址。

本发明在不影响运算时间的情况下，采用单口RAM来替换双口RAM，极大降低了电路的实现面积。本发明的实施例提供了一种FFT实现装置，利用两个单口RAM实现一个双口RAM的数据访问，两个单口RAM的总存储量与一个双口RAM的存储量相等，在存储量保持不变的情况下，减小了电路的实现面积，降低了功耗。

本发明采用较低的系统时钟和最小的存储器面积实现了FFT变换，从而在保持数据流连续的情况下，节省了硬件资源，提高了运算速度。本发明提出的实现装置需要的电路面积与传统实现装置需要的电路面积相比，约为传统实现装置需要的电路面积的一半。在0.13um的工艺下，传统的双口RAM实现的方式存储器面积大约为1.88mm²，而此改进方法实现的存储器面积大约为0.89mm²，节约了大约1mm²的芯片面积(约节省52％)。

附图说明

图1是现有技术中FFT运算的蝶形图；

图2是现有技术中实现FFT运算的双口RAM结构图；

图3是本发明中实现FFT运算的单口RAM结构图；

图4是本发明中实现偶数地址和奇数地址存储单元的的硬件结构图；

图5是双口RAM的示意图；

图6是单口RAM的示意图；

图7是本发明中实现FFT变换的结构图。

具体实施方式

为改进双口RAM面积大的问题，用单口RAM(如图6)替换双口RAM，即用4块2048深度的单口RAM代替原有的2块4096深度的双口RAM，单口RAM的存储器结构在0.13um的工艺下要比采用双口RAM节省面积近1mm²，从而有效地节省了芯片面积。

FFT模块主要由存储单元、运算单元和控制单元组成，其硬件实现结构图7所示。

存储单元由4个2048深度的单口存储器组成，每2个为一组，结构图3所示。每组RAM由2块2048深度的单口ram组成，并且分奇偶进行编址(第一块编址方式为0、2、4、6、8…4094，第二块编址方式为1、3、5、7、9…4095)，这样做的目的是在FFT运算过程中将对偶数地址和奇数地址的操作分开，方便进行时分复用。保证同一时刻对一块存储器只有一次读或写的操作。具体实现为将原双口RAM的地址线去除最低位接到同组的两个单口RAM的地址线上，最低位地址线取反分别接到这两个单口RAM的片选线上，实现了偶数地址和技术地址对应的存储单元分开，如图4所示。对于运算的前5级由于每次读数据时地址都是4个偶地址，4个奇地址，紧接着又是4个偶地址，4个奇地址，如此循环往复。对应写数据时也是先4个偶地址，接下来4个奇地址依次写，所以通过合理安排运算时间，能够使在读4个偶地址数据时向4个奇地址写数据，在读4个奇地址数据时向4个偶地址写数据，并采用流水线处理实现数据的连续运算。

对于运算的最后一级，此时读写数据的奇偶跳变方式为一个偶地址，一个奇地址往复循环，与前几级控制类似，只是此时由四个数据周期切换一次读写变成一个数据周期切换一次。

至此，完成FFT全部运算，并且在没有增加系统时钟地开销的情况下，实现了用2块单口ram实现一块双口ram的功能，为芯片节省了面积。

本发明提供了一种FFT运算装置的制造方法，包括制造由两组RAM组成的存储单元、蝶形运算单元和控制单元，在制造两组RAM组成的存储单元时，两组RAM中的任意一组RAM均由两个N/2×W的单口RAM制造而成，其中N为进行FFT运算的数据个数，W为数据的宽度，数据的宽度包括实部和虚部，N＝L^M，M为FFT处理的级数，L为2的正整数次幂；其中，两个N/2×W的单口RAM分别对应存储地址中的奇地址和偶地址。其中L为下列数字中的一个：2，4，8，16，.......。

本领域的技术人员在不脱离权利要求书确定的本发明的精神和范围的条件下，还可以对以上内容进行各种各样的修改。因此本发明的范围并不仅限于以上的说明，而是由权利要求书的范围来确定的。

Claims (8)

1.一种FFT运算装置，包括由两组RAM组成的存储单元、蝶形运算单元和控制单元，其特征在于，每组RAM由两个N/2×W的单口RAM组成，其中N为进行FFT运算的数据个数，W为数据的宽度，数据的宽度包括实部和虚部，N＝L^M，M为FFT处理的级数，L为2的正整数次幂；其中，两个N/2×W的单口RAM分别对应存储地址中的奇地址和偶地址。

2.如权利要求1所述的FFT运算装置的控制单元，其特征在于，控制单元完成输入数据在两组RAM之间的切换控制。

3.如权利要求1所述的FFT运算装置的控制单元，其特征在于，控制单元根据时序完成FFT运算的逐级运算控制。

4.如权利要求1所述的FFT运算装置的控制单元，其特征在于，控制单元根据时序完成在每级运算中按照奇地址或者偶地址产生读写访问地址。

5.一种FFT运算装置的制造方法，包括制造由两组RAM组成的存储单元、蝶形运算单元和控制单元，其特征在于，在制造两组RAM组成的存储单元时，两组RAM中的任意一组RAM均由两个N/2×W的单口RAM制造而成，其中N为进行FFT运算的数据个数，W为数据的宽度，数据的宽度包括实部和虚部，N＝L^M，M为FFT处理的级数，L为2的正整数次幂；其中，两个N/2×W的单口RAM分别对应存储地址中的奇地址和偶地址。

6.如权利要求5所述的FFT运算装置的制造方法，其特征在于，控制单元完成输入数据在两组RAM之间的切换控制。

7.如权利要求5所述的FFT运算装置的制造方法，其特征在于，控制单元根据时序完成FFT运算的逐级运算控制。

8.如权利要求5所述的FFT运算装置的制造方法，其特征在于，控制单元根据时序完成在每级运算中按照奇地址或者偶地址产生读写访问地址。

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