CN114626005B - 一种视频sar实时成像中cs算法的fpga实现方法 - Google Patents

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Abstract

本发明属于雷达成像信号和FPGA技术领域，具体涉及一种视频SAR实时成像中CS算法的FPGA实现方法。本发明包括：雷达回波数据采集；将数据整合存入1DDR3 SDRAM；将数据通过RAM数据选择模块输入至FFT模块进行方位向傅里叶变换；将FFT模块的输出数据进行补余距离徙动校正；将数据通过RAM数据选择模块送入FFT模块进行距离向傅里叶变换；将数据与距离压缩模块的因子相乘完成距离压缩；将数据进行距离向傅里叶逆变换并通过串并转换模块整合存入DDR3 SDRAM；将DDR3 SDRAM的数据进行方位压缩及相位校正；将复乘模块的输出数据输入FFT模块进行方位向傅里叶逆变换并取模输出。本发明能够在300MHz的时钟下，实现8k*8k*32bits的分辨率，成像速率高于5帧的实时成像。

Description

一种视频SAR实时成像中CS算法的FPGA实现方法
技术领域
本发明属于雷达成像信号和FPGA技术领域，具体涉及一种视频SAR实时成像中CS算法的FPGA实现方法。
背景技术
合成孔径雷达(Synthetic Aperture Radar,SAR)具有全天时，全天候的工作特点以及高分辨的成像精度，其已经在多云雾地区遥感测图、军事侦察、国民经济建设等方面发挥着巨大作用。近些年来，随着硬件制造水平的快速发展，SAR实时成像系统设计收到越来越多的研究。而SAR成像信号处理过程中涉及到大数据量的传输和存储，由于成像处理过程中数据的访问需要在距离维和方位维之间进行切换，因此转置效率的高低直接关系到SAR成像信号处理的快慢。
目前DDR SDRAM(双倍速率同步动态随机存储器)由于存储量大，速度快，功耗低，成本低等优点在SAR成像信号处理中得到越来越多的应用，在早期基于DDR SDRAM的SAR成像处理系统中，多采用DSP作为主处理器进行运算，但随着要求的不断提高，DSP逐渐不能满足实时性的要求。如今FPGA能够快速完成FFT、IFFT、复数乘法加法等成像处理中常用的基本运算，因此基于FPGA的雷达成像算法具有极高的数据处理速率。
南京电子技术研究所吴沁文发表的论文“基于FPGA和DDR的高效率矩阵转置方法”将数据从行维上拆解，使原来的一行数据排成一个新的小矩阵以此来平衡读写效率。西安电子工程研究所刘晨等人发表的论文“基于DDR SDRAM的CTM算法与实现”提出最快列读取矩阵转置算法，首先接收两条方位向数据，将两条数据相间拼合写入到DDR SDRAM中，这种方法可以做到列数据顺序排列从而顺序读出。上述文献中的转置方法都是针对一路数据处理系统而设计的，且数据是按行或按列进行输入到相应子模块，然而在一些成像算法流程中需要多次数据转置，且在基于FPGA的实现方案中多是采用多路并行数据处理设计，这也将导致在数据处理过程中数据无法再按行或按列输入到相应子模块。
发明内容
针对上述问题，本发明提供了一种视频SAR实时成像中CS算法的FPGA实现方法。
本发明的技术方案为：
一种视频SAR实时成像中CS算法的FPGA实现方法，包括以下步骤：
a、雷达回波数据采集；
b、通过数据缓冲模块将数据整合存入第一DDR3 SDRAM和第二DDR3 SDRAM；具体为：数据缓冲模块将ADC采集的32bits回波数据通过FIFO整合为512bits传输至第一DDR3SDRAM和第二DDR3SDRAM中，当8192*8192*32bits的回波数据存入第一DDR3SDRAM后，下一帧数据传输至第二DDR3SDRAM，从而完成数据传输的乒乓操作；
c、将第一DDR3 SDRAM和第二DDR3 SDRAM的数据通过RAM数据选择模块输入至第一FFT模块进行方位向傅里叶变换；具体为：第一DDR3 SDRAM和第二DDR3 SDRAM将数据输出至RAM数据选择模块，RAM数据选择模块包含2个RAM组，每个RAM组包含4块RAM，每块RAM的深度为4个方位向数据的长度，2个RAM组通过乒乓操作分别存入16个方位向数据并输出至第一FFT模块以保证DDR输出数据无间断的处理，第一FFT模块包含4个可改变模式的FFT核，通过指令设定为FFT模式或IFFT模式，在数据第一次进入第一FFT模块时，第一FFT模块设定为FFT模式，以完成方位向快速傅里叶变换；
d、将第一FFT模块的输出数据与CS校正因子计算模块的因子输入第一复乘模块进行相乘完成补余距离徙动校正中的Chirp Scaling操作；
e、将第一复乘模块的输出数据通过串并转换模块，将每一路输出的16个32bits数据整合为512bits数据存入第三DDR3SDRAM，从而将8192*8192*32bits数据全部存入第三DDR3SDRAM；
f、将第三DDR3 SDRAM的数据通过RAM数据选择模块送入第二FFT模块进行距离向傅里叶变换；具体为：第三DDR3 SDRAM输出数据输入至RAM数据选择模块，RAM组再次通过乒乓操作存储数据并输出至第二FFT模块，在数据第一次进入第二FFT模块时，第二FFT模块设定为FFT模式，以完成距离向快速傅里叶变换；第二FFT模块的结构与第一FFT模块的结构相同；
g、将第二FFT模块的输出数据与距离压缩模块的因子输入第二复乘模块进行相乘完成距离压缩；
h、将第二复乘模块的输出数据输入第一FFT模块进行距离向傅里叶逆变换并通过串并转换模块整合存入第一DDR3 SDRAM和第二DDR3 SDRAM；具体为：第二复乘模块输出数据至第一FFT模块1，此时第一FFT模块设定为IFFT模式，以完成距离向快速傅里叶逆变换，第一FFT模块的输出通过串并转换模块，将每一路输出的16个32bits数据整合为512its数据存入第一DDR3 SDRAM和第二DDR3 SDRAM；
i、将第一DDR3 SDRAM和第二DDR3 SDRAM的数据通过RAM数据选择模块和方位压缩以及残余相位因子计算模块的因子输入第三复乘模块进行方位压缩及相位校正；
j、将第三复乘模块的输出数据输入第二FFT模块进行方位向傅里叶逆变换并取模输出；具体为：第三复乘模块输出数据至第二FFT模块，此时第二FFT模块设定为IFFT模式，以完成方位向快速傅里叶逆变换，最后再通过取模获得图像数据，此时第二DDR3 SDRAM开始输出数据，第一DDR3 SDRAM重新接收回波数据。
进一步的，所述RAM组中每个RAM块的数据输入位宽等于原始数据的位宽32bits，深度等于4个方位向数据的长度32768。
进一步的，所述第一FFT模块、第二FFT模块中的FFT均为4核，采样点数为8192，且采用pipelined模式。
进一步的，第一DDR3 SDRAM、第二DDR3 SDRAM、串并转换模块、第一FFT模块、第二FFT模块、RAM数据选择模块均采用分时复用的方式；
其中第一DDR3 SDRAM、第二DDR3 SDRAM在接收和输出回波数据时、接收和输出距离多普勒域数据时采用分时复用，
RAM数据选择模块分别在方位向快速傅里叶变换前、距离向快速傅里叶变换前、方位压缩前采用分时复用，
串并转换模块分别在补余距离徙动校正中的Chirp Scaling操作后、距离向快速傅里叶逆变换之后采用分时复用，
第一FFT模块分别在做方位向快速傅里叶变换、距离向快速傅里叶逆变换时采用分时复用，
第二FFT模块分别在做距离向快速傅里叶变换、方位向快速傅里叶逆变换时采用分时复用。
进一步的，RAM数据选择模块中的每个RAM组的每个RAM块均从DDR中接收4个方位向/距离向的数据，定义RAM组中的第一个RAM块按照a1,1、a1,5、a1,9、a1,13、a2,1…a8192,13的顺序接收4个方位向/距离向的数据，按照a1,1、a2,1、a3,1、a4,1…a8192,1的顺序输出某一列方位向/距离向数据，直到该列方位向/距离向数据输出完毕，再输出下一列方位向/距离向数据，其他RAM快与第一个RAM快同理。
进一步的，除了DDR3 SDRAM及其控制模块时钟为200MHz，其余模块时钟均为300MHz。
本发明的有益效果为，本发明能够在300MHz的时钟下，实现8k*8k*32bits的分辨率，成像速率高于5帧的实时成像。
附图说明
图1为系统框架；
图2为RAM数据选择模块框架；
图3为串并转换模块框架；
图4为数据缓冲模块框架；
图5为回波数据存入DDR3 SDRAM的地址示意图；
图6为RAM数据选择模块的数据存储地址示意图；
图7为RAM数据选择模块存入FFT模块的数据地址示意图；
图8为串并转换模块数据存入DDR3 SDRAM的地址示意图。
具体实施方式
下面结合附图对本发明进行详细的描述；
本方法提出如图1所示的系统框架，以完成FPGA的实时成像，本方法包含数据缓冲模块、DDR3 SDRAM、DDR控制模块、RAM数据选择模块、串并转换模块、复乘模块、补偿因子生成模块、FFT模块1、FFT模块2，
数据缓冲模块如图4所示，作用为将ADC采集到的32bits回波数据通过异步FIFO缓存为512bits数据，通过突发传输技术将8192*8192*32bits的一帧数据按照图5所示的地址传输至1号DDR以及2号DDR中，在该步骤中，采用乒乓操作，只有当一帧数据完整的传输至1个DDR中后，才会将下一帧数据传输至另一个DDR中，其中DDR控制模块负责地址以及读写的控制。
RAM数据选择模块如图2所示，作用为存储16个方位向数据，RAM数据选择模块中有2个RAM组，每个RAM组有4个深度为32768的RAM，每个RAM会按照图6所示的地址存储不连续的4个方位向(距离向)数据，如1、5、9、13的4个方位向(距离向)数据，且每个方位向(距离向)数据在RAM里不为连续排布，但输出时按照如图7所示方位向(距离向)从小到大的顺序完整输出一个方位向(距离向)数据后再输出下一个方位向(距离向)数据，如第一次4个RAM输出的分别为1、2、3、4方位向的数据然后再输出5、6、7、8方位向数据依次类推，
FFT模块1的作用为方位向快速傅里叶变换以及距离向快速傅里叶逆变换，该模块采用vivado的FFT IP核，该IP核可在运行时改变为FFT模式或IFFT模式，在RAM数据选择模块第一次输出数据至FFT模块1时，FFT模块1运行于FFT模块以完成方位向快速傅里叶变换，在复乘模块2输出数据至FFT模块1时，FFT模块1运行于IFFT模式以完成距离向快速傅里叶逆变换，
FFT模块2的作用为距离向快速傅里叶变换以及方位向快速傅里叶逆变换，该模块同样可在运行时改变为FFT模式或IFFT模式，在RAM数据选择模块第一次输出数据至FFT模块2时，FFT模块2运行于FFT模块以完成距离向快速傅里叶变换，在复乘模块3输出数据至FFT模块2时，FFT模块2运行于IFFT模式以完成方位向快速傅里叶逆变换，
串并转换模块如图3所示，串并转换模块在FFT模块或复乘模块输出数据有效时，将输出的128bits位宽数据输入数据分为四路32bits位宽数据，分别写入串并转换寄存器组1或串并转换寄存器组2的四个寄存器块；每一次成功将输出数据写入四个寄存器块时，数据写入计数器加1，当完成16次数据写入时，数据写入计数器复位，将该组串并转换寄存器组输出数据有效标志信号置1，将该组串并转换寄存器组内四个寄存器块的16个32bits位原始数据以512bits位形式，并行输出至输出数据通道选择器的缓存寄存器中，并按时序依次将数据缓冲寄存器中数据输出至输出数据异步FIFO，输出数据异步FIFO其数据输入端位宽等于原始数据位宽的16倍，即512bits,数据输出端位宽同样等于原始数据位宽的16倍；串并转换寄存器组1和串并转换寄存器组2均由4个寄存器块所组成，而每一个寄存器块包含16个寄存器，每一个寄存器位宽为32bits，恰好能存储一个原始数据，又因为DDR位宽为原始数据位宽的2倍，所以DDR中一个地址能存放两个原始数据。因此，DDR控制模块将地址增量设置为8，即输出数据异步FIFO中数据每写入一个寄存器块中的数据到DDR中，DDR地址计数器加8。串并转换模块输出数据写入DDR3 SDRAM的地址如图8所示：向DDR中写入第一个方位向1个burst数据(图8中a1,1…a16,1)后，地址控制计数器加128，即跳转至下一个方位向第一个burst数据的地址(图8中a1,2…a16,2)。依照此规律，每写入四个burst方位向数据，地址控制计数器减376，即跳转至第一个方位向第二个burst数据的地址(图8中a17,1…a31,1)。依照此规律，每个方位向各写入十六个burst方位向数据后，地址控制计数器加1048072，即从第四个方位向第十六个burst数据地址(图8中a241,4…a256,4)跳转至第一个方位向第十七个burst数据的地址(图8中a257,1…a272,1)，对应DDR中第二行第一个地址。依照此规律，当写入第四个方位向最后一个burst方位向数据(图8中a8177,4…a8192,4)后，地址控制计数器减32505848，即跳转至第五个方位向第一个burst数据的地址(图8中a1,5…a16,5)。依照此规律，当写入第8192个方位向最后一个burst数据(图8中a8177,8192…a8192,8192)后，地址控制计数器复位，完成一帧大小为8192×8192数据的写入。
复乘模块采用vivado的Floating-point IP核的multiply、add、sub三个模式组合完成复乘计算，位数为单精度浮点数模式。
本发明的方法中除DDR SDRAM外，其余模块均在FPGA上进行实现，FPGA选用XILINX公司的xc7vx690tffg1761-3芯片。DDR SDRAM芯片型号为MT8JTF12864HZ-1G6，是DDR3SDRAM，突发传输长度设置为8。开发环境为XILINX的Vivado 2019.2，DDR SDRAM读写接口使用Vivado提供的MIG核。

Claims (6)

1.一种视频SAR实时成像中CS算法的FPGA实现方法，其特征在于，包括以下步骤：
a、雷达回波数据采集；
b、通过数据缓冲模块将数据整合存入第一DDR3 SDRAM和第二DDR3 SDRAM；具体为：数据缓冲模块将ADC采集的32bits回波数据通过FIFO整合为512bits传输至第一DDR3SDRAM和第二DDR3SDRAM中，当8192*8192*32bits的回波数据存入第一DDR3SDRAM后，下一帧数据传输至第二DDR3SDRAM，从而完成数据传输的乒乓操作；
c、将第一DDR3 SDRAM和第二DDR3 SDRAM的数据通过RAM数据选择模块输入至第一FFT模块进行方位向傅里叶变换；具体为：第一DDR3 SDRAM和第二DDR3 SDRAM将数据输出至RAM数据选择模块，RAM数据选择模块包含2个RAM组，每个RAM组包含4块RAM，每块RAM的深度为4个方位向数据的长度，2个RAM组通过乒乓操作分别存入16个方位向数据并输出至第一FFT模块以保证DDR输出数据无间断的处理，第一FFT模块包含4个可改变模式的FFT核，通过指令设定为FFT模式或IFFT模式，在数据第一次进入第一FFT模块时，第一FFT模块设定为FFT模式，以完成方位向快速傅里叶变换；第一FFT模块采用vivado的FFT IP核；
d、将第一FFT模块的输出数据与CS校正因子计算模块的因子输入第一复乘模块进行相乘完成补余距离徙动校正中的Chirp Scaling操作；第一复乘模块采用vivado的Floating-point IP核的multiply、add、sub三个模式组合完成复乘计算；
e、将第一复乘模块的输出数据通过串并转换模块，将每一路输出的16个32bits数据整合为512bits数据存入第三DDR3SDRAM，从而将8192*8192*32bits数据全部存入第三DDR3SDRAM；
f、将第三DDR3 SDRAM的数据通过RAM数据选择模块送入第二FFT模块进行距离向傅里叶变换；具体为：第三DDR3 SDRAM输出数据输入至RAM数据选择模块，RAM组再次通过乒乓操作存储数据并输出至第二FFT模块，在数据第一次进入第二FFT模块时，第二FFT模块设定为FFT模式，以完成距离向快速傅里叶变换；第二FFT模块的结构与第一FFT模块的结构相同；
g、将第二FFT模块的输出数据与距离压缩模块的因子输入第二复乘模块进行相乘完成距离压缩；第二复乘模块与第一复乘模块的实现方式相同；
h、将第二复乘模块的输出数据输入第一FFT模块进行距离向傅里叶逆变换并通过串并转换模块整合存入第一DDR3 SDRAM和第二DDR3 SDRAM；具体为：第二复乘模块输出数据至第一FFT模块1，此时第一FFT模块设定为IFFT模式，以完成距离向快速傅里叶逆变换，第一FFT模块的输出通过串并转换模块，将每一路输出的16个32bits数据整合为512its数据存入第一DDR3 SDRAM和第二DDR3 SDRAM；
i、将第一DDR3 SDRAM和第二DDR3 SDRAM的数据通过RAM数据选择模块和方位压缩以及残余相位因子计算模块的因子输入第三复乘模块进行方位压缩及相位校正；第三复乘模块的实现方式与第一复乘模块的实现方式相同；
j、将第三复乘模块的输出数据输入第二FFT模块进行方位向傅里叶逆变换并取模输出；具体为：第三复乘模块输出数据至第二FFT模块，此时第二FFT模块设定为IFFT模式，以完成方位向快速傅里叶逆变换，最后再通过取模获得图像数据，此时第二DDR3 SDRAM开始输出数据，第一DDR3 SDRAM重新接收回波数据。
2.根据权利要求1所述的一种视频SAR实时成像中CS算法的FPGA实现方法，其特征在于，所述RAM组中每个RAM块的数据输入位宽等于原始数据的位宽32bits，深度等于4个方位向数据的长度32768。
3.根据权利要求1所述的一种视频SAR实时成像中CS算法的FPGA实现方法，其特征在于，所述第一FFT模块、第二FFT模块中的FFT均为4核，采样点数为8192，且采用pipelined模式。
4.根据权利要求1所述的一种视频SAR实时成像中CS算法的FPGA实现方法，其特征在于，第一DDR3 SDRAM、第二DDR3 SDRAM、串并转换模块、第一FFT模块、第二FFT模块、RAM数据选择模块均采用分时复用的方式；
其中第一DDR3 SDRAM、第二DDR3 SDRAM在接收和输出回波数据时、接收和输出距离多普勒域数据时采用分时复用，
RAM数据选择模块分别在方位向快速傅里叶变换前、距离向快速傅里叶变换前、方位压缩前采用分时复用，
串并转换模块分别在补余距离徙动校正中的Chirp Scaling操作后、距离向快速傅里叶逆变换之后采用分时复用，
第一FFT模块分别在做方位向快速傅里叶变换、距离向快速傅里叶逆变换时采用分时复用，
第二FFT模块分别在做距离向快速傅里叶变换、方位向快速傅里叶逆变换时采用分时复用。
5.根据权利要求1所述的一种视频SAR实时成像中CS算法的FPGA实现方法，其特征在于，RAM数据选择模块中的每个RAM组的每个RAM块均从DDR中接收4个方位向/距离向的数据，定义RAM组中的第一个RAM块按照a1,1、a1,5、a1,9、a1,13、a2,1…a8192,13的顺序接收4个方位向/距离向的数据，按照a1,1、a2,1、a3,1、a4,1…a8192,1的顺序输出某一列方位向/距离向数据，直到该列方位向/距离向数据输出完毕，再输出下一列方位向/距离向数据，其他RAM快与第一个RAM快同理。
6.根据权利要求1所述的一种视频SAR实时成像中CS算法的FPGA实现方法，其特征在于，除了DDR3 SDRAM及其控制模块时钟为200MHz，其余模块时钟均为300MHz。
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