CN202383253U - 扫描链异步复位寄存器复位端口处理电路 - Google Patents
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Abstract
本实用新型涉及扫描链复位信号处理技术领域，特别是一种扫描链异步复位寄存器复位端口处理电路，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置有一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端与所述寄存器的复位端相连接。该处理电路不仅可减少内部导线，对后端布线有利，且无需额外增加测试复位端口，可减小芯片面积。
Description
技术领域
本实用新型涉及扫描链复位信号处理技术领域，特别是一种扫描链异步复位寄存器复位端口处理电路。
背景技术
在结构稍微复杂的芯片中，对于片内的所有寄存器，复位信号一般存在同步复位及异步复位的方式，如图1所示。图中的FF21到FF2n表示同步复位的寄存器组；FF11到FF1n表示异步复位，且复位信号由外部复位信号控制的寄存器组；FF31到FF3n表示异步复位，且复位信号由片内组合逻辑产生的寄存器组。对于上述电路，要插入扫描链，必须对所有的复位信号进行统一的处理。
在做扫描链插入时，为了使得处于测试模式下的芯片的所有寄存器复位端口可控，现有技术一般采用额外增加IO的方法，用TEST_MODE信号通过一个MUX来区分正常工作模式和测试模式，与申请号为“201010547485.8”的中国专利所描述的时钟复用处理方法类似，如图2所示。图中所示方法为在寄存器前面加上一个选择器，用TEST_MODE信号控制MUX。当芯片处于测试模式，通过TEST_MODE信号可以控制每个寄存器的复位端口，从而实现在扫描工作模式下的扫描链寄存器的复位端全部可控，避免在扫描工作过程中出现寄存器被复位的情况。当芯片处于正常的功能工作模式，通过TEST_MODE信号可以控制选择器输出组合逻辑的逻辑值，从而实现在正常功能模式下的复位可以按照设计要求进行，不影响正常工作模式的功能。但是，对于较复杂及面积要求较苛刻的芯片，采用上述方法片内导线增加较多，会给后端版图带来一定困难，可能会导致某些信号线不好布通。
发明内容
本实用新型的目的在于提供一种扫描链异步复位寄存器复位端口处理电路，该处理电路不仅可减少内部导线，对后端布线有利，且无需额外增加测试复位端口，可减小芯片面积。
本实用新型的技术方案是：一种扫描链异步复位寄存器复位端口处理电路，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置有一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端与所述寄存器的复位端相连接。
本实用新型的有益效果是在保证扫描链正常工作及测试覆盖率的基础上，提出一种对扫描链寄存器复位端口处理的电路，与现有技术相比，所增加的内部导线较少，对后端布线有利，插入扫描链时无需额外增加芯片IO，可减小面积，对任何需要插入扫描链的芯片适用，具有广阔的市场应用前景。
下面结合附图及具体实施例对本实用新型作进一步的详细说明。
附图说明
图1是现有技术中片内同步复位及异步复位寄存器组的结构示意图。
图2是现有技术中扫描链寄存器复位端口处理方法示意图。
图3是本实用新型实施例中扫描链异步复位寄存器复位端口处理电路示意图。
具体实施方式
本实用新型的扫描链异步复位寄存器复位端口处理电路，如同3所示，包括异步复位且复位信号由组合逻辑电路产生的寄存器组FF31到FF3n，在各寄存器与相对应的组合逻辑电路之间设置有一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号TEST_MODE，所述或门的输出端与所述寄存器的复位端相连接。
上述模式选择信号TEST_MODE输出为1时，芯片工作在扫描链模式，所述控制信号TEST_MODE输出为0时，芯片工作在正常功能模式。
如图3所示，把TEST_MODE信号与组合逻辑的输出信号进行求逻辑或运算，再把或门的输出直接连接到寄存器的复位端，从而实现芯片在扫描模式和正常工作模式的兼容，分析如下：
假设TEST_MODE信号为1时芯片工作在扫描链模式，为0时芯片工作在正常功能模式。当芯片工作在扫描模式，则组合逻辑的输出信号与TEST_MODE信号作逻辑或运算后，输出恒为1，就实现寄存器的复位端在测试模式下面恒为1，从而实现可控；当芯片工作在正常功能模式，则TEST_MODE信号恒为0，组合逻辑输出信号与0进行组合或运算后，或门的输出信号保持与组合逻辑输出值一致，从而实现了测试模式和扫描模式的兼容。
根据不同工艺厂家的库不同，对寄存器的复位端口的电瓶可能不同，此时可以切换TEST_MODE信号来改变高低电瓶所对应的工作模式，或者用其他的门电路代替或门，也可以获得与上述分析同样的效果。
产品的使用包括以下两种方式：
第一种使用方式：
1）在RTL代码的顶层增加scan_mode输入端，按照本实用新型原理，把scan_mode信号与功能模式下的复位端口通过HDL语言连接好电路；
2）在逻辑综合过程中，需要单独把新增加的门电路设置为dont_touch属性；
3）配置扫描链端口时，把测试用复位信号配置到复用端口，其它步骤与传统处理电路相同。
第二种使用方式：
1）在RTL代码的顶层增加scan_mode输入端，相应的I0单元设置为dont_touch属性；
2）进行逻辑综合，得到网表文件后，按照本实用新型的原理，在保证逻辑功能一致的基础上，对网表进行修改，把scan_mode信号与功能模式下的复位端口按照本实用新型原理，使用与网表一致的HDL语言增加相应的门电路，连接好电路；
3）配置扫描链端口时，把测试用的复位信号都配置到复用端口，其它步骤与传统处理电路相同。
以上是本实用新型的较佳实施例，凡依本实用新型技术方案所作的改变，所产生的功能作用未超出本实用新型技术方案的范围时，均属于本实用新型的保护范围。
Claims (2)
1.一种扫描链异步复位寄存器复位端口处理电路，包括异步复位且复位信号由组合逻辑电路产生的寄存器组，其特征在于：在各寄存器与相对应的组合逻辑电路之间设置有一或门，所述或门的一输入端与所述组合逻辑电路相连接，另一输入端输入一模式选择信号，所述或门的输出端与所述寄存器的复位端相连接。
2.根据权利要求1所述的扫描链异步复位寄存器复位端口处理电路，其特征在于：所述模式选择信号输出为1时，芯片工作在扫描链模式，所述控制信号输出为0时，芯片工作在正常功能模式。
Priority Applications (1)
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|---|---|---|---|
| CN2011204867741U CN202383253U (zh) | 2011-11-30 | 2011-11-30 | 扫描链异步复位寄存器复位端口处理电路 |
Applications Claiming Priority (1)
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| CN2011204867741U CN202383253U (zh) | 2011-11-30 | 2011-11-30 | 扫描链异步复位寄存器复位端口处理电路 |
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| CN202383253U true CN202383253U (zh) | 2012-08-15 |
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Country Status (1)
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| CN (1) | CN202383253U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104345263A (zh) * | 2013-07-26 | 2015-02-11 | 北京兆易创新科技股份有限公司 | 一种数模混合芯片的信号管理方法和装置 |
| CN106324463A (zh) * | 2015-06-19 | 2017-01-11 | 上海华虹集成电路有限责任公司 | 扫描链控制电路设计方法及扫描链电路 |
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2011
- 2011-11-30 CN CN2011204867741U patent/CN202383253U/zh not_active Expired - Fee Related
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| CN104345263B (zh) * | 2013-07-26 | 2017-11-03 | 北京兆易创新科技股份有限公司 | 一种数模混合芯片的信号管理方法和装置 |
| CN106324463A (zh) * | 2015-06-19 | 2017-01-11 | 上海华虹集成电路有限责任公司 | 扫描链控制电路设计方法及扫描链电路 |
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