CN106452394B

CN106452394B - 一种具有自动复位功能的时钟切换结构

Info

Publication number: CN106452394B
Application number: CN201610599320.2A
Authority: CN
Inventors: 赵毅强; 辛睿山; 王佳; 李跃辉; 薛文佳
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2016-07-22
Filing date: 2016-07-22
Publication date: 2019-05-14
Anticipated expiration: 2036-07-22
Also published as: CN106452394A

Abstract

本发明公开了一种具有自动复位功能的时钟切换结构，包括脉冲产生电路M1、时钟切换电路M2和复位产生电路M3；脉冲产生电路M1用于监测时钟选择信号CS是否发生变化，包括时钟上升沿触发的三个D触发器和异或非门XNOR；时钟切换电路M2用于将输出时钟在不同的时钟源CLK1和CLK2之间切换，包括带使能端的上升沿触发的D触发器D4、两个二输入与门和二输入或门OR；复位产生电路M3用于自动产生和去除复位信号，包括带异步清零端的上升沿触发的三个D触发器以及一个反相器INV。本发明只需提供时钟选择信号，在时钟选择信号发生变化时，能够自动产生复位信号，再进行时钟切换；而当切换完成后，经过一定周期会自动去除复位信号，使受控电路正常工作。

Description

一种具有自动复位功能的时钟切换结构

技术领域

本发明涉及一种时钟切换结构，尤其涉及一种带有自动复位功能的时钟切换结构。

背景技术

随着集成电路制造工艺的发展，芯片的集成度越来越高。近年来，系统级芯片SoC(System on Chip)蓬勃发展，使得在一块芯片上能够集成更多不同功能的子电路。但是，随着SoC规模的不断增大，在设计中往往需要两个或两个以上不同频率的时钟源^[1]，以满足不同子电路对时钟频率的要求。一些特殊的子电路，需要根据实际情况在不同的时钟域之间进行切换。因此，时钟切换结构在SoC设计中具有很重要的作用。

普通的时钟切换结构仅采用数据选择器实现，由于时钟选择信号与时钟不同步，因此很容易在切换过程中产生毛刺，严重影响了SoC系统的稳定性^[2]。为避免毛刺影响，一般采用两种方式。第一种方式通过添加一些同步电路，从而产生了一些无毛刺的时钟切换结构。另一种方式是添加复位电路，通过在切换过程中使相关电路处于复位状态，从而避免毛刺产生的影响。无毛刺时钟切换结构中，由于同步电路会将时钟选择信号与目标时钟同步后才进行切换及输出，故在切换过程中，虽然不会出现毛刺，但是会使得占空比改变，或者短时间内出现时钟丢失。因此，对于积分电路等一些对占空比敏感的电路，采用上述方式仍会受到影响。而这些电路一般具有复位状态，可以通过在切换过程中使其处于复位状态来消除毛刺和占空比改变产生的影响。故对于一些占空比敏感的电路，采用复位方式的时钟切换结构更加适合。

经过专利检索，已有中国专利CN101299601B提出带有复位功能的时钟切换电路，但是这种切换结构实现方式相对比较复杂，切换过程也相对比较繁琐^[3]。

[参考文献]

[1]朱永峰，陆生礼，茆邦琴；SoC设计中的多时钟域处理[J]，电子工程师，2004,29(11):60-63。

[2]朱晶晶；SoC低功耗设计—波控SoC的时钟管理设计[D]，江南大学，2012。

[3]林丰成，林昕，陈元；一种时钟切换电路[P]。中国专利：CN101299601B，2012-01-25。

发明内容

针对现有技术存在的缺陷，本发明提出一种具有自动复位功能的时钟切换电路结构，该结构在检测到时钟选择信号变化时，自动产生复位信号，使得受控电路处于复位状态，再进行时钟切换；当切换完成后，经过一定周期会自动去除复位信号，使受控电路正常工作。受控电路处于复位状态，避免了毛刺和占空比改变对电路的不利影响。同时，复位信号由该结构自动产生与去除，减小了系统其他部分的设计复杂度。

为了解决上述技术问题，本发明提出的一种具有自动复位功能的时钟切换结构，包括脉冲产生电路M1、时钟切换电路M2和复位产生电路M3；所述脉冲产生电路M1包括时钟上升沿触发的三个D触发器和异或非门XNOR；三个D触发器分别为D触发器D1、D触发器D2和D触发器D3；所述D触发器D1、D触发器D2、D触发器D3采用级联的形式，所述D触发器D1的输入为时钟选择信号CS，D触发器D2的输入为D1的输出Q1，D触发器D3的输入为D触发器D2的输出Q2；所述D触发器D1、D触发器D2和D触发器D3的时钟输入端均与时钟源CLK1连接；所述异或非门XNOR的两个输入分别为所述D触发器D1的输出Q1及所述D触发器D3的输出Q3，所述异或非门XNOR的输出为所述脉冲产生电路M1的输出端CSL；所述时钟切换电路M2包括带使能端的上升沿触发的D触发器D4、两个二输入与门和二输入或门OR，所述两个二输入与门分别为二输入与门AND1和二输入与门AND2；D触发器D4的输入端D连接时钟选择信号CS，D触发器D4的使能端E连接复位产生电路M3的复位输出端RST，D触发器D4的时钟输入端Clk连接时钟源CLK1；二输入与门AND1的一个输入端连接D触发器D4的输出端Q，二输入与门AND1的另一个输入端连接另一时钟源CLK2；二输入与门AND2的一个输入端连接D触发器D4的反向输出端，二输入与门AND2的另一个输入端连接时钟源CLK1；二输入或门OR的两个输入端分别连接二输入与门AND1和二输入与门AND2的输出端；或门OR的输出端即为时钟切换电路M2的时钟输出端CLK_OUT；所述复位产生电路M3包括带异步清零端的上升沿触发的三个D触发器以及一个反相器INV，三个D触发器分别为D触发器D5、D触发器D6和D触发器D7；D触发器D5的输入端D接恒定高电平，D触发器D5的时钟输入端Clk接时钟切换电路M2的输出端CLK_OUT，D触发器D5的清零端R接脉冲产生电路M1的输出端CSL；D触发器D5的输出Q5作为D触发器D6的输入信号，D触发器D6的时钟输入端Clk接时钟切换电路M2的输出端CLK_OUT，D触发器D6的清零端R接所述脉冲产生电路M1的输出端CSL；D触发器D6的输出Q6作为D触发器D7清零端R输入信号，D触发器D7的输入端D接恒定高电平，D触发器D7的时钟输入端Clk接时钟切换电路M2的时钟输出端CLK_OUT，D触发器D7的输出Q7经过反相器INV反向后即为复位输出端RST。

本发明具有自动复位功能的时钟切换结构，其中，所述D触发器D4的输出表达式为Q＝rising(CLK)？(E？D:pre_Q):pre_Q，D触发器D4的功能如下：

所述D触发器D5、D触发器D6和D触发器D7的输出表达式均为Q＝！R？0:rising(CLK)？D:pre_Q，D触发器D5、D触发器D6和D触发器D7的功能如下：

与现有技术相比，本发明的有益效果是：

本发明提出的时钟切换结构，能够使得积分电路等与时钟占空比密切相关的电路，在时钟切换过程中处于复位状态，从而避免时钟毛刺和占空比改变对该类电路的影响。同时，复位信号依据时钟选择信号自动产生，时钟切换完成自动去除，不需要外部提供其他多余信号，简化了外部电路的设计复杂度。此外，复位信号持续时间可变，增加了该结构的使用灵活度。

附图说明

图1是本发明具有自动复位功能的时钟切换结构框架图；

图2是本发明中脉冲产生电路的结构图；

图3是本发明脉冲产生电路波形图；

图4是本发明中时钟切换电路的结构图；

图5是本发明时钟切换电路波形图；

图6是本发明中自动复位电路的结构图；

图7是本发明自动复位电路波形图；

图8是本发明具有自动复位功能的时钟切换结构图；

图9是本发明时钟切换过程波形图。

具体实施方式

下面结合附图和具体实施例对本发明技术方案作进一步详细描述，所描述的具体实施例仅对本发明进行解释说明，并不用以限制本发明。

如图1所示，是本发明提出的时钟切换结构框架图。该时钟切换结构由三部分组成：脉冲产生电路M1、时钟切换电路M2和复位产生电路M3。时钟选择信号CS作为切换控制输入信号，连接至脉冲产生电路M1、时钟切换电路M2输入端。时钟源CLK1作为第一类时钟输入信号，连接至脉冲产生电路M1、时钟切换电路M2输入端。时钟源CLK2作为第二类时钟输入信号，连接至时钟切换电路M2的输入端。脉冲产生电路M1输出的脉冲信号CSL，连接至复位产生电路M3的输入端。时钟切换电路M2输出的时钟输出信号CLK_OUT，连接至复位产生电路M3的另一个输入端。复位产生电路M3输出的复位信号RST，连接至时钟切换电路M2的一个输入端。

脉冲产生电路M1用于监测时钟选择信号CS是否发生变化。当CS由低变高或者由高变低，都会使得该脉冲产生电路M1产生固定宽度的低电平脉冲信号。如图2所示，所述脉冲产生电路M1包括时钟上升沿触发的三个D触发器和异或非门XNOR；三个D触发器分别为D触发器D1、D触发器D2和D触发器D3；所述D触发器D1、D触发器D2、D触发器D3采用级联的形式，所述D触发器D1的输入为时钟选择信号CS，D触发器D2的输入为D1的输出Q1，D触发器D3的输入为D触发器D2的输出Q2；所述D触发器D1、D触发器D2和D触发器D3的时钟输入端Clk均与时钟源CLK1连接；所述异或非门XNOR的两个输入分别为所述D触发器D1的输出Q1及所述D触发器D3的输出Q3，所述异或非门XNOR的输出为所述脉冲产生电路M1的输出端CSL，即所述异或非门XNOR的输出信号即为所述脉冲产生电路M1的输出信号。

图3示出了脉冲产生电路M1的波形图。当时钟选择信号CS保持不变时，D触发器D1的输出Q1、D触发器D2的输出Q2和D触发器D3的输出Q3皆与时钟选择信号CS相同，因此，异或非门XNOR输出保持高电平不变。当时钟选择信号CS发生变化后，在第一个时钟上升沿，D触发器D1的输出Q1输出变化后的时钟选择信号CS，D触发器D2的输出Q2和D触发器D2的输出Q3与原时钟选择信号CS信号相同，异或非门XNOR输出低电平。在第二个时钟上升沿，D触发器D1的输出Q1、D触发器D2的输出Q2输出变化后的时钟选择信号CS，D触发器D3的输出Q3与原时钟选择信号CS信号相同，异或非门XNOR输出仍保持低电平。在第三个时钟上升沿，D触发器D1的输出Q1、D触发器D2的输出Q2和D触发器D3的输出Q3皆与变化后的时钟选择信号CS相同，异或非门XNOR输出恢复高电平，并保持不变。故每当时钟选择信号CS改变时，脉冲产生电路M1都会输出固定宽度的低电平脉冲信号，脉冲宽度为时钟源CLK1的两个时钟周期。

时钟切换电路M2用于将输出时钟在不同的时钟源CLK1和CLK2之间切换。如图4所示，为时钟切换电路M2的结构图。所述时钟切换电路M2包括带使能端的上升沿触发的D触发器D4、两个二输入与门和二输入或门OR，所述两个二输入与门分别为二输入与门AND1和二输入与门AND2。

D4的输出表达式为Q＝rising(CLK)？(E？D:pre_Q):pre_Q，功能表如表1所示，

表1 D触发器D4功能表

pre_CLK	CLK	E	D	Q
					0	0	X	X	pre_Q
0	1	0	X	pre_Q
					0	1	1	0	0
0	1	1	1	1
					1	X	X	X	pre_Q

D触发器D4的输入端D连接时钟选择信号CS，D触发器D4的使能端E连接复位产生电路M3的复位输出端RST，D触发器D4的时钟输入端Clk连接时钟源CLK1；二输入与门AND1的一个输入端连接D触发器D4的输出端Q，二输入与门AND1的另一个输入端连接另一时钟源CLK2；二输入与门AND2的一个输入端连接D触发器D4的反向输出端二输入与门AND2的另一个输入端连接时钟源CLK1；二输入或门OR的两个输入端分别连接二输入与门AND1和二输入与门AND2的输出端；或门OR的输出端即为时钟切换电路M2的时钟输出端CLK_OUT，或门OR的输出信号即为时钟切换电路M2的时钟输出信号CLK_OUT。

如图5所示，为时钟切换电路M2的波形图。CLK1与CLK2为不同的时钟源。当CS保持不变时，复位产生电路M3的RST端输出保持低电平，时钟切换电路M2的D触发器D4使能无效，输出Q和保持不变，时钟源不发生改变。当时钟选择信号CS发生变化时，脉冲产生电路M1的CSL端输出低电平，使得复位产生电路M3的RST端输出高电平，触发器D4使能，当下一个时钟上升沿到来时，D4输出改变后的时钟选择信号CS，依据时钟选择信号CS，与门AND1和AND2输出有效时钟信号或保持低电平(图5中与门AND1输出有效时钟信号，AND2输出保持低电平)，再经或门OR输出最终的时钟信号CLK_OUT。在时钟切换开始后的第一个目标时钟(图中为CLK2)周期内，会出现毛刺和占空比改变的现象，但是由于时钟切换期间，复位信号一直有效，故毛刺和占空比不会对后续电路产生影响。第一个目标时钟周期不稳定，为时钟切换过渡阶段。第二个时钟周期才开始输出稳定的目标时钟。

复位产生电路M3用于自动产生和去除复位信号。如图6所示，为复位产生电路M3的结构图。所述复位产生电路M3包括带异步清零端的上升沿触发的三个D触发器以及一个反相器INV，三个D触发器分别为D触发器D5、D触发器D6和D触发器D7。

D触发器D5、D触发器D6和D触发器D7的输出表达式均为Q＝！R？0:rising(CLK)？D:pre_Q，功能表为表2所示。

表2 D触发器D5、D6、D7功能表

R	pre_CLK	CLK	D	Q
					0	X	X	X	0
1	0	0	X	pre_Q
					1	0	1	0	0
1	0	1	1	1
					1	1	X	X	pre_Q

D触发器D5的输入端D接恒定高电平，D触发器D5的时钟输入端Clk接时钟切换电路M2的输出端CLK_OUT，D触发器D5的清零端R接脉冲产生电路M1的输出端CSL；D触发器D5的输出Q5作为D触发器D6的输入信号，D触发器D6的时钟输入端Clk接时钟切换电路M2的输出端CLK_OUT，D触发器D6的清零端R接所述脉冲产生电路M1的输出端CSL；D触发器D6的输出Q6作为D触发器D7清零端R输入信号，D触发器D7的输入端D接恒定高电平，D触发器D7的时钟输入端Clk接时钟切换电路M2的时钟输出端CLK_OUT，D触发器D7的输出Q7经过反相器INV反向后即为复位输出端RST。

如图7所示，为复位产生电路M3的波形图。CLK_OUT为时钟切换电路M2的时钟输出信号。CSL为脉冲产生电路M1的脉冲输出信号。当CSL转为低电平时，复位开始，D触发器D5、D触发器D6清零端R输入有效低电平，D触发器D5的输出Q5、D触发器D6的输出Q6保持低电平，使得D触发器D7的清零端R也输入有效低电平，从而D触发器D7的输出Q7输出保持低电平，经过反相器INV后输出RST保持高电平，复位开始。在RST保持高电平期间，时钟切换完成。经过两个CLK1周期后，CSL转为高电平，D触发器D5、D触发器D6的清零端R输入无效高电平。此后，当CLK_OUT输出的第一个时钟上升沿到来时，D触发器D5的输出Q5输出高电平，D触发器D6的输出Q6输出仍为低电平，故D触发器D7仍保持清零状态。当CLK_OUT输出的第二个时钟上升沿到来时，D触发器D5的输出Q5、D触发器D6的输出Q6输出高电平，D触发器D7脱离清零状态，但输出仍为低电平。当CLK_OUT输出的第三个时钟上升沿到来时，D触发器D5的输出Q5和D触发器D6的输出Q6仍为高电平，D触发器D7的输出Q7此时也输出高电平，经过反相器INV反向后输出RST信号为低电平，复位结束。可见，复位信号需要在脉冲信号CSL无效之后，再经过两个有效的CLK_OUT时钟输出，才能去除，故保证了在时钟稳定之后才将复位信号去除。

如图8所示，为时钟切换整体结构图。其中，CLK1、CLK2为不同的时钟源；CS为时钟选择信号，根据CS的逻辑值选择时钟源为CLK1或者CLK2；RST为复位信号输出；CLK_OUT为时钟输出。由于CLK1需要驱动脉冲产生电路M1和时钟切换电路M2的所有D触发器，所以CLK1的选取十分重要。CLK1应优先选取稳定存在的时钟源。

如图9所示，为时钟切换过程波形图。当时钟选择信号CS发生变化时，整个时钟切换过程开始。CS发生变化后的第一个CLK1的时钟上升沿到来时，脉冲信号CSL转为低电平，复位信号RST同时输出高电平，复位开始。当第二个CLK1的时钟上升沿到来时，时钟开始切换(图中时钟由CLK1向CLK2切换)。此后，在第一个CLK2时钟周期内，时钟输出不稳定，可能出现毛刺或是占空比改变现象，但是由于复位产生电路中的所有D触发器仍处于复位状态，故不会对其产生影响。同时，由于复位信号RST保持有效高电平，故也不会对受控电路产生影响。当第二个CLK2周期到来时，时钟结束切换，输出稳定的CLK2时钟。另一方面，当第三个CLK1的时钟上升沿到来时，CSL转为高电平，使得D触发器D5、D触发器D6脱离清零状态。之后，再经过CLK_OUT输出的第一和第二个时钟上升沿，D触发器D6的输出Q6输出高电平，使D触发器D7脱离清零状态。此后，当CLK_OUT输出的第三个时钟上升沿到来时，D触发器D7的输出Q7输出高电平，复位信号RST转为低电平，复位结束，整个时钟切换过程结束。

通过在D触发器D2与D触发器D3之间串联多级D触发器，可以改变低电平脉冲信号CSL的持续时间，从而改变复位信号持续时间。通过在D触发器D5与D触发器D6之间串联多级D触发器，可以增加D触发器D7脱离清零状态需要的时钟周期个数，也可以改变复位信号持续时间。

尽管上面结合附图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。

Claims

1.一种具有自动复位功能的时钟切换结构，其特征在于，包括脉冲产生电路M1、时钟切换电路M2和复位产生电路M3；

所述脉冲产生电路M1包括时钟上升沿触发的三个D触发器和一个异或非门XNOR；三个D触发器分别为D触发器D1、D触发器D2和D触发器D3；所述D触发器D1、D触发器D2、D触发器D3采用级联的形式，所述D触发器D1的输入为时钟选择信号CS，D触发器D2的输入为D1的输出Q1，D触发器D3的输入为D触发器D2的输出Q2；所述D触发器D1、D触发器D2和D触发器D3的时钟输入端Clk均与时钟源CLK1连接；所述异或非门XNOR的两个输入分别为所述D触发器D1的输出Q1及所述D触发器D3的输出Q3，所述异或非门XNOR的输出为所述脉冲产生电路M1的输出端CSL；

所述时钟切换电路M2包括带使能端的上升沿触发的D触发器D4、两个二输入与门和一个二输入或门OR，所述两个二输入与门分别为二输入与门AND1和二输入与门AND2；D触发器D4的输入端D连接时钟选择信号CS，D触发器D4的使能端E连接复位产生电路M3的复位输出端RST，D触发器D4的时钟输入端Clk连接时钟源CLK1；二输入与门AND1的一个输入端连接D触发器D4的输出端Q，二输入与门AND1的另一个输入端连接另一时钟源CLK2；二输入与门AND2的一个输入端连接D触发器D4的反向输出端二输入与门AND2的另一个输入端连接时钟源CLK1；二输入或门OR的两个输入端分别连接二输入与门AND1和二输入与门AND2的输出端；或门OR的输出端即为时钟切换电路M2的时钟输出端CLK_OUT；

所述复位产生电路M3包括带异步清零端的上升沿触发的三个D触发器以及一个反相器INV，三个D触发器分别为D触发器D5、D触发器D6和D触发器D7；D触发器D5的输入端D接恒定高电平，D触发器D5的时钟输入端Clk接时钟切换电路M2的输出端CLK_OUT，D触发器D5的清零端R接脉冲产生电路M1的输出端CSL；D触发器D5的输出Q5作为D触发器D6的输入信号，D触发器D6的时钟输入端Clk接时钟切换电路M2的输出端CLK_OUT，D触发器D6的清零端R接所述脉冲产生电路M1的输出端CSL；D触发器D6的输出Q6作为D触发器D7清零端R输入信号，D触发器D7的输入端D接恒定高电平，D触发器D7的时钟输入端Clk接时钟切换电路M2的时钟输出端CLK_OUT，D触发器D7的输出Q7经过反相器INV反向后即为复位输出端RST。

2.根据权利要求1所述具有自动复位功能的时钟切换结构，其特征在于，所述D触发器D4的输出表达式为Q＝rising(CLK)？(E？D:pre_Q):pre_Q，

CLK为D触发器时钟信号，E为D触发器使能信号，D为D触发器输入信号，Q为D触发器同向输出信号，为D触发器反向输出信号；rising(CLK)表示CLK上升沿，即CLK由0变为1的过程，pre_Q为Q在上一个CLK周期的值，pre_CLK为CLK在上一个状态的值，！Q表示对Q的值取反；D触发器D4的功能表述如下：当pre_CLK和CLK同时为0时，即CLK状态为0不改变时，无论E和D为任何值，Q始终保持上一个CLK周期的输出值pre_Q；当pre_CLK为0，CLK为1时，即CLK处于上升沿时，当E为0时，无论D为任何值，Q始终保持上一个CLK周期的输出值pre_Q；当pre_CLK为0，CLK为1时，即CLK处于上升沿时，当E为1时，Q输出值将与D输入值保持相同；当pre_CLK为1时，无论CLK状态为任何值，且无论E和D为任何值，Q始终保持上一个CLK周期的输出值pre_Q。

3.根据权利要求1所述具有自动复位功能的时钟切换结构，其特征在于，D触发器D5、D触发器D6和D触发器D7的输出表达式均为Q＝(！R)？0:(rising(CLK)？D:pre_Q)，

CLK为D触发器时钟信号，R为D触发器复位信号，D为D触发器输入信号，Q为D触发器同向输出信号，为D触发器反向输出信号；rising(CLK)表示CLK上升沿，即CLK由0变为1的过程，pre_Q为Q在上一个CLK周期的值，pre_CLK为CLK在上一个状态的值，！Q表示对Q的值取反，！R表示对R的值取反；D触发器D5、D触发器D6和D触发器D7实现功能相同，功能表述如下：当R为0时，无论pre_CLK和CLK为任何值，且无论D为任何值，Q始终保持0不变；当R为1时，且当pre_CLK和CLK同时为0，即CLK状态为0不改变时，无论D为任何值，Q始终保持上一个CLK周期的输出值pre_Q；当R为1时，且当pre_CLK为0，CLK为1时，即CLK处于上升沿时，Q输出值将与D输入值保持相同；当R为1时，且当pre_CLK为1时，无论CLK状态为任何值，且无论D为任何值，Q始终保持上一个CLK周期的输出值pre_Q。