CN107562163B - 一种具有稳定复位控制的数字逻辑电路 - Google Patents

Abstract

一种具有稳定复位控制的数字逻辑电路，包括输入端rst_in、稳定复位控制模块和输出端rst_out，其中，稳定复位控制模块具有时钟信号clk_in输入端和复位控制信号PAD_RESETN输入端，复位控制信号PAD_RESETN输入端用于接收输出端rst_out发送的复位控制信号PAD_RESETN；稳定复位控制模块还包括去毛刺稳定单元、状态机单元和稳定信号产生单元。此外，本发明支持DFT测试，测试模式控制信号test_mode使该数字逻辑电路的输出rst_out等于输入rst_in，以确保数字逻辑电路的复位R完全可控。

Description

一种具有稳定复位控制的数字逻辑电路

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特别地涉及一种具有稳定复位控制的数字逻辑电路。

背景技术

数字逻辑电路按照结构特点不同分为两大类：组合逻辑电路(简称组合电路)和时序逻辑电路(简称时序电路)。时序逻辑电路是具有记忆功能的逻辑电路，记忆元件一般采用D触发器(D type flip-flop，简称DFF)。

D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。D触发器是一个具有记忆功能的，具有两个稳定状态(0或1)的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D触发器的触发方式一般是时钟边沿触发方式。

D触发器在时钟信号作用下，输出结果根据输入端D的状态而改变。D触发器在时钟脉冲(Clock Pulse，简称CP)的前沿(正跳变0→1)发生翻转，D触发器的状态取决于CP的脉冲上升沿到来之前输入端D的状态(即状态＝D)。也就是说，D触发器具有置0和置1两种输出功能，且在CP＝1期间对时序逻辑电路具有维持阻塞作用，在CP＝1期间，输入端D的数据状态变化，不会影响D触发器的输出状态。

请参阅图1，图1所示为数字逻辑电路的等效模型示意图。如图1所示，数字逻辑电路由组合逻辑电路和时序逻辑电路组成，时序逻辑按其状态的改变方式不同，可分为同步时序逻辑电路和异步时序逻辑电路两种，当CLK1与CLK2为相同信号时，该数字逻辑电路为同步电路；当CLK1与CLK2为不同信号时，该数字逻辑电路为异步电路。

本领域技术人员清楚，如果在时序逻辑电路设计中采用无复位功能的D触发器设计，则D触发器的上电初值不确定，难以处理可测试性设计(Design for Testability，缩写为DFT)。因此，目前业界普遍采用具有复位功能的D触发器设计。D触发器的复位包括同步复位和异步复位，由于异步复位具有简单可控的特点，在时序逻辑电路设计中，异步复位的D触发器通常被采用。

在芯片的异步复位工作过程中，系统复位信号会和很多模组连接，由于走线长和相互干扰，容易出现毛刺。此时，如果将复位控制信号PAD_RESETN直接输入给每个D触发器的复位端R，作为D触发器的异步复位控制，无论时钟信号处于何种状态，只要触发器DFF的复位端R一旦出现负毛刺，则对应输出Q马上变为0，出现意外的复位。

如图1所示，时序逻辑电路包括两组D触发器。芯片的时序逻辑电路的D触发器都是依赖于统一的复位控制。也就是说，通常是将复位控制信号PAD_RESETN送到D触发器的复位端R，这样只有在时钟有效的情况下才能把正确的复位控制送到后继的D触发器，而又能被PAD_RESETN统一复位。

由于D触发器对毛刺非常敏感(异步复位对毛刺敏感，同步复位也不能容忍1个时钟周期的变形)，因此，通常必须加上去毛刺电路才能可靠工作。

然而，目前业界的复位去毛刺电路是采用常规带复位电路的D触发器来实现，但在芯片的异步复位工作过程中，常规带复位电路的D触发器中的时钟/复位功能可能出现相互死锁的情况；并且，部分时序逻辑电路单元要求输入复位只要1ms就可以，但相关配套模组需要更长时间(比如50ms)才能初始化完成，简单的去毛刺电路不能满足需求。

发明内容

本发明的目的在于提供一种具有稳定复位控制的数字逻辑电路，采用特定电路设计，使得输入时钟信号clk_in在上电后过一段时间稳定以后，内部的D触发器才得到时钟信号clk_in驱动；且在输入时钟信号clk_in稳定的前提下，不仅过滤掉复位控制信号PAD_RESETN的正毛刺和负毛刺，且满足延时复位的需要，得到稳定的复位控制信号PAD_RESETN的输出(rst_out)，以确保数字逻辑电路可靠复位。

为实现上述目的，本发明的技术方案如下：

一种具有稳定复位控制的数字逻辑电路，包括输入端rst_in、稳定复位控制模块和输出端rst_out，其中，所述稳定复位控制模块具有时钟信号clk_in输入端和复位控制信号PAD_RESETN输入端，所述复位控制信号PAD_RESETN输入端用于接收输出端rst_out发送的复位控制信号PAD_RESETN；所述稳定复位控制模块还包括：

去毛刺稳定单元，包括N个串接的D触发器，第一个所述D触发器的输入端接收复位控制信号PAD_RESETN，并将结果输出到下一个与之级联的D触发器输入端，最后一个D触发器输出端为所述去毛刺稳定单元的输出端；其中，N为大于等于1的正整数；

状态机单元，接收所述去毛刺稳定单元输出的稳定信号，并分析判断所述稳定信号是处于何种工作状态，其中，所述工作状态包括稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg；

稳定信号产生单元，接收所述去毛刺稳定单元输出稳定信号和所述状态机单元输出的当下工作状态结果，根据当下工作状态结果和与所述当下工作状态结果相对应的所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值，生成内部复位稳定信号rst_stable，发送给数字逻辑电路的输出端rst_out。

优选地，所述的稳定信号产生单元包括依次级联的计数器、稳定D触发器和或门；在时钟信号clk_in的作用下，所述计数器判断所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg在各自的预定时间阈值是否正常工作，并输出复位标志rst_flag；所述稳定D触发器接收所述复位标志rst_flag，输出延时复位标志rst_flag_d；所述或门接收所述复位标志rst_flag和延时复位标志rst_flag_d，输出所述内部复位稳定信号rst_stable。

优选地，所述的稳定信号产生单元还包括设置模块，所述设置模块用于设置所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值。

优选地，所述D触发器的工作状态的总时钟延时与所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值为非线性关系。

优选地，所述N个串接的D触发器的工作状态的总时钟延时为N个脉冲值。

优选地，所述的N值为2或3。

优选地，所述D触发器至少一个为无复位的D触发器。

优选地，所述的状态机单元为有限自动状态机FSM。

优选地，所述数字逻辑电路还包括测试模式选择单元，所述测试模式选择单元将所述内部复位稳定信号rst_stable与所述复位控制信号PAD_RESETN用测试模式控制信号test_mode作选通，以输出支持可测试性设计DFT的输出端rst_out信号。

优选地，所述测试模式选择单元为选择器。

从上述技术方案可以看出，本发明具有稳定复位控制的数字逻辑电路所采用的技术方案，具有如下有益效果：

①、本发明不仅可以去除负毛刺，还可以去除正毛刺，且毛刺时间阈值可以自行定义；且满足延时复位的需要，即不应有的毛刺全部过滤，应有的复位控制可靠稳定；

②、输出的复位控制信号PAD_RESETN持续阈值时间可以在每次设计时改变参数；

③、可以部分使用无复位功能的D触发器，极限工作频率可以更高；即使使用无复位D触发器，也可以自动进入稳定状态；

④、使用标准单元库，可以在各种专用集成电路(Application SpecificIntegrated Circuits，简称ASIC)/现场可编程门阵列(Field Programmable Gate Array，简称FPGA)工艺上实现；

⑤、支持DFT测试，通过使用测试模式控制信号test_mode，使得在测试模式下，具有稳定复位控制的数字逻辑电路的输出rst_out等于输入rst_in，从而使后续数字逻辑电路中的复位R完全可控。

附图说明

图1所示为数字逻辑电路的等效模型示意图

图2所示为本发明具有稳定复位控制的数字逻辑电路的结构示意图

图3所示为本发明数字逻辑电路中稳定复位控制模块的逻辑示意图

图4所示为本发明数字逻辑电路中去毛刺稳定单元和状态机单元的电路示意

图5所示为本发明去毛刺稳定单元中所采用三个串接的无复位D触发器的连接示意图

图6所示为本发明状态机单元的稳定工作状态high、复位状态low、上升阶段状态pos和下降阶段状态neg四个工作状态相互转化的示意图

图7所示为本发明具有稳定复位控制的数字逻辑电路中稳定信号产生单元的结构示意图

图8所示为本发明具有稳定复位控制的数字逻辑电路中稳定信号产生单元和测试模式选择单元的电路示意图

具体实施方式

下面结合附图2-图8，对本发明的具体实施方式作进一步的详细说明。

请参阅图2和图3，图2所示为本发明具有稳定复位控制的数字逻辑电路的结构示意图；图3所示为本发明数字逻辑电路中稳定复位控制模块的逻辑示意图。如图所示，该具有稳定复位控制的数字逻辑电路包括输入端rst_in、输出端rst_out、稳定复位控制模块(图未示)、测试模式控制信号test_mode输入端和同步时钟信号clk_in输入端。

需要说明的是，本发明的具有稳定复位控制的数字逻辑电路，采用特定电路设计，使得输入时钟在上电后过一段时间稳定以后，内部的D触发器才得到同步时钟信号clk_in的驱动。

下面将稳定复位控制模块分成三个功能模块(去毛刺稳定单元、状态机单元和稳定信号产生单元)进行详细说明。

请结合图4和参阅图5，图4所示为本发明数字逻辑电路中去毛刺稳定单元和状态机单元的电路示意；图5所示为本发明去毛刺稳定单元中所采用三个串接的无复位D触发器的连接示意图。

在本发明的实施例中，该去毛刺稳定单元可以包括N个串接的D触发器，第一个D触发器的输入端接收复位控制信号PAD_RESETN，并将结果输出到下一个与之级联的D触发器输入端，以此类推，最后一个D触发器输出端为去该毛刺稳定单元的输出端；其中，N为大于等于1的正整数，并且，通常，N个串接的D触发器的工作状态的总时钟延时为N个脉冲值。

较佳地，通常N的取值为可以为2，为保险起见，通常N的取值为可以为3。具体地，如图5所示，该去毛刺稳定单元可以包括3个串接的D触发器。需要强调的是，该三个D触发器(D触发器1、D触发器2和D触发器3)至少一个可以为无复位的D触发器，也就是说，在本发明的实施例中，为提高极限工作频率，可以部分使用无复位D触发器，即使全部使用无复位D触发器，也可以生成内部复位稳定信号rst_stable，以使数字逻辑电路自动进入稳定工作状态。

也就是说，输入端rst_in输入的复位控制信号PAD_RESETN直接送到第一级无复位D触发器1的输入端D，信号通过第一级联的D触发器1被稳定时钟采样后输出rst_1d信号，rst_1d信号送到第二级无复位D触发器2的输入端D，rst_2d信号通过第二级联的D触发器2被稳定时钟采样后输出rst_2d信号，rst_2d信号通过第三级联的D触发器3被稳定时钟采样后输出rst_3d信号，也就是说，通过三次级联的D触发器去除亚稳态以后输出rst_3d信号供后级状态机4(Finite State Machine，简称FSM)单元进行分析。

在本发明的实施例中，状态机单元接收去毛刺稳定单元输出稳定的rst_3d信号，并分析判断该rst_3d信号输出时数字逻辑电路是处于和何种工作状态，其中，工作状态包括稳定工作状态high、复位状态low、上升阶段状态pos和下降阶段状态neg。

请结合图4参阅图6，图6所示为本发明状态机单元的稳定工作状态high、复位状态low、上升阶段状态pos和下降阶段状态neg四个工作状态相互转化的示意图。如图所示，在本发明的实施例中，该状态机单元4为有限自动状态机FSM。上述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值可以通过设置模块来设置。通常，三个D触发器的工作状态的总时钟延时与稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值为非线性关系。

请参阅图7，图7所示为本发明具有稳定复位控制的数字逻辑电路中稳定信号产生单元的结构示意图。如图所示，稳定信号产生单元接收去毛刺稳定单元输出稳定信号和状态机单元4输出的当下工作状态结果，根据当下工作状态结果和与当下工作状态结果相对应的稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值，生成内部复位稳定信号rst_stable，发送给数字逻辑电路的输出端rst_out。

具体地，请结合图7参阅图8，图8所示为本发明具有稳定复位控制的数字逻辑电路中稳定信号产生单元和测试模式选择单元的电路示意图。如图所示，该稳定信号产生单元包括依次级联的计数器6、稳定D触发器7和或门8。在时钟信号clk_in的同步作用下，计数器6首先确定在当下工作状态结果(例如，在稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg)，在各自的预定时间阈值是否正常工作，并输出复位标志rst_flag。稳定D触发器接收复位标志rst_flag，输出延时复位标志rst_flag_d；或门接收复位标志rst_flag和延时复位标志rst_flag_d，输出内部复位稳定信号rst_stable。

在本发明的实施例中，为支持可测试性设计(Design for Testability,DFT)测试模式，并兼容数字逻辑电路的其它设计要求，需增加一个DFT测试模式选择单元，以完成上述两种需求之间的切换。在本发明的实施例中，测试模式选择单元可以采用一个选择器完成。

再请参阅图8，测试模式选择单元测试模式选择单元，测试模式选择单元将内部复位稳定信号rst_stable与复位控制信号PAD_RESETN用测试模式控制信号test_mode作选通，以输出支持DFT的输出端rst_out信号。

此外，还需强调的是，上述数字逻辑电路中的D触发器可以使用无复位触发器，相比常规带复位电路D触发器，这些数字逻辑电路可以工作在更高的频率。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种具有稳定复位控制的数字逻辑电路，包括输入端rst_in、稳定复位控制模块和输出端rst_out，其中，所述稳定复位控制模块具有时钟信号clk_in输入端和复位控制信号PAD_RESETN输入端，所述复位控制信号PAD_RESETN输入端用于接收输出端rst_out发送的复位控制信号PAD_RESETN；其特征在于，所述稳定复位控制模块还包括：

去毛刺稳定单元，包括N个串接的D触发器，第一个所述D触发器的输入端接收复位控制信号PAD_RESETN，并将结果输出到下一个与之级联的D触发器输入端，最后一个D触发器输出端为所述去毛刺稳定单元的输出端；其中，N为大于等于1的正整数；

状态机单元，接收所述去毛刺稳定单元输出的稳定信号，并分析判断所述稳定信号是处于何种工作状态，其中，所述工作状态包括稳定工作状态high、复位状态low、上升阶段状态pos和下降阶段状态neg；

稳定信号产生单元，接收所述去毛刺稳定单元输出的稳定信号和所述状态机单元输出的当下工作状态结果，根据当下工作状态结果与所述当下工作状态结果相对应的所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值，生成内部复位稳定信号rst_stable，发送给数字逻辑电路的输出端rst_out。

2.根据权利要求1所述的数字逻辑电路，其特征在于，所述的稳定信号产生单元包括依次级联的计数器、稳定D触发器和或门；在时钟信号clk_in的作用下，所述计数器判断稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg在各自的预定时间阈值是否正常工作，并输出复位标志rst_flag；所述稳定D触发器接收所述复位标志rst_flag，输出延时复位标志rst_flag_d；所述或门接收所述复位标志rst_flag和延时复位标志rst_flag_d，输出所述内部复位稳定信号rst_stable。

3.根据权利要求1所述的数字逻辑电路，其特征在于，还包括设置模块，所述设置模块用于设置所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值。

4.根据权利要求1所述的数字逻辑电路，其特征在于，所述D触发器的工作状态的总时钟延时与所述稳定工作状态high、复位状态low、上升阶段状态pos或下降阶段状态neg的预定时间阈值为非线性关系。

5.根据权利要求4所述的数字逻辑电路，其特征在于，所述N个串接的D触发器的工作状态的总时钟延时为N个脉冲值。

6.根据权利要求1所述的数字逻辑电路，其特征在于，所述的N值为2或3。

7.根据权利要求1所述的数字逻辑电路，其特征在于，所述D触发器至少一个为无复位的D触发器。

8.根据权利要求1所述的数字逻辑电路，其特征在于，所述的状态机单元为有限自动状态机FSM。

9.根据权利要求1-8任意一个所述的数字逻辑电路，其特征在于，还包括测试模式选择单元，所述测试模式选择单元将所述内部复位稳定信号rst_stable与所述复位控制信号PAD_RESETN用测试模式控制信号test_mode作选通，以输出支持可测试性设计DFT的输出端rst_out信号。

10.根据权利要求9所述的数字逻辑电路，其特征在于，所述测试模式选择单元为选择器。

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