CN116094518B - 一种高精度全数字锁相环环路的复位方法 - Google Patents

一种高精度全数字锁相环环路的复位方法 Download PDF

Info

Publication number
CN116094518B
CN116094518B CN202211724759.5A CN202211724759A CN116094518B CN 116094518 B CN116094518 B CN 116094518B CN 202211724759 A CN202211724759 A CN 202211724759A CN 116094518 B CN116094518 B CN 116094518B
Authority
CN
China
Prior art keywords
module
reset
loop
precision
digital phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202211724759.5A
Other languages
English (en)
Other versions
CN116094518A (zh
Inventor
高青
唐贝贝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Cetc Xingtuo Technology Co ltd
Original Assignee
Chengdu Cetc Xingtuo Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Cetc Xingtuo Technology Co ltd filed Critical Chengdu Cetc Xingtuo Technology Co ltd
Priority to CN202211724759.5A priority Critical patent/CN116094518B/zh
Publication of CN116094518A publication Critical patent/CN116094518A/zh
Application granted granted Critical
Publication of CN116094518B publication Critical patent/CN116094518B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/105—Resetting the controlled oscillator when its frequency is outside a predetermined limit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供了一种高精度全数字锁相环环路的复位方法，采用异步复位、分步释放的方式对高精度全数字锁相环环路中各模块进行复位控制，先完成开环模块的复位解除，由状态机进入开环流程，完成校正增益，之后再完成闭环模块的复位状态解除。本发明提出的复位方法能够保证高精度全数字锁相环的各阶段保证该阶段的相位刚好对齐，不会产生不必要毛刺。

Description

一种高精度全数字锁相环环路的复位方法
技术领域
本发明涉及全数字锁相环领域，特别涉及一种高精度全数字锁相环环路的复位方法
背景技术
对一个芯片来说，复位的主要目的是使芯片电路进入一个已知的，确定的状态，主要是触发器进入确定的状态。通常的电路设计中采用的是异步复位、同步释放各级触发器，并没有明确针对不同的模块要分步按顺序释放对应触发器。
传统的数字电路复位方式采取的一般是异步复位同步释放的方式，如果驱动不够，多加几级BUFFER(缓冲器)来增强电路驱动能力。但对于ADLL(全数字锁相环)来说，该种复位方式并不适用，因为采用该方式会导致环路的相位不能对齐，而环路的相位对不齐会产生spur(毛刺)，频域波形很难调整得特别干净。
发明内容
针对现有技术中存在的问题，提供了一种高精度全数字锁相环环路的复位方法，采取异步复位、分步释放的方式可以在环路的各阶段保证该阶段的相位刚好对齐，不会产生不必要的毛刺。
本发明采用的技术方案如下：一种高精度全数字锁相环环路的复位方法，采用异步复位、分步释放的方式并利用状态机对高精度全数字锁相环环路中各模块进行复位控制，保证每个环路的每个阶段的相位均刚好对齐。
进一步的，所述复位控制具体过程为：
步骤1、芯片启动后，复位控制模块工作，对所有模块进行复位；
步骤2、复位控制模块解除状态机模块、自动频率校正模块、DCO增益校正模块、DCO增益校正调整模块、DCO测试模块、DTC测试模块的复位；
步骤3、状态机进行开环流程，根据状态切换完成自动频率校正模块和DCO增益校正模块的校正流程，完成增益校正后进入环路初始状态；
步骤4、为除步骤2中已解除复位的模块外的其他闭环模块赋入初始参数值，进入闭环流程，解除其他闭环模块的复位状态，完成复位控制。
进一步的，所述步骤3中，通过状态机通过状态切换自动频率校正模块和DCO增益校正模块进入测试状态，并保持开环进行测试，完成校正。
进一步的，在步骤4中，闭环的起始位置为环路滤波模块，环路滤波模块输出初值后经过几拍时间后回到环路滤波模块，经过各模块所产生的数值作为对应模块初始状态计算得到的值。
进一步的，所述步骤4中，解除其他模块的复位状态的具体过程为：
步骤4.1、首先解除环路滤波模块和闭环中的整数和小数生成模块、DTC增益校正模块、动态单元匹配模块、递归滤波器、TDC增益矫正模块的复位状态；
步骤4.2、三拍之后解除频率平滑控制模块的复位状态；
步骤4.3、七拍之后解除DTC延迟码生成模块、译码器、鉴频鉴相器的复位状态。
进一步的，在解除开环模块外的所有闭环模块的复位状态的中，环路滤波模块的输入为0，保证内部积分值不被其他模块初始状态值影响。
进一步的，在复位流程中，整数和小数生成模块与相位累加器需要保持同步。
进一步的，采用使能信号控制整数和小数生成模块输出的整数与相位累加器输出值对齐；使能信号在复位阶段拉高，此时，保持整数和小数生成模块与相位累加器的同步，环路滤波模块复位解除后的八拍后拉低。
进一步的，在高精度全数字锁相环环路的展频模式下，采用相同的复位控制流程。
与现有技术相比，采用上述技术方案的有益效果为：本发明提出的复位方法能够保证高精度全数字锁相环的各阶段保证该阶段的相位刚好对齐，不会产生不必要毛刺。
附图说明
图1为本发明提出的复位方法示意图。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
传统的数字电路复位方式采取的一般是异步复位同步释放的方式，如果驱动不够，多加几级BUFFER(缓冲器)来增强电路驱动能力，但如果在全数字锁相环中采用这种复位方式，会导致环路的相位对不齐，产生毛刺，使得频域波形很难调整的特别干净。在ADPLL实现中，相位对齐很重要，如果相位在初始时没有对齐，后面调整会相当麻烦，因此，本实施例提出了一种采取异步复位、分步释放的复位方法，能够有效决解决全数字锁相环的复位问题，具体方案如下：
如图1所示，一种高精度全数字锁相环环路的复位方法，采用异步复位、分步释放的方式并利用状态机对高精度全数字锁相环环路中各模块进行复位控制，保证每个环路的每个阶段的相位均刚好对齐。
具体的，所述复位控制具体过程为：
步骤1、芯片启动后，复位控制模块工作，对所有模块进行复位；
步骤2、复位控制模块解除开环模块的复位状态，包括状态机模块、自动频率校正模块、DCO(数控晶体振荡器)增益校正模块、DCO(数控晶体振荡器)增益校正调整模块、DCO(数控晶体振荡器)测试模块、DTC测试模块；
步骤3、状态机进行开环流程，根据状态切换完成自动频率校正模块和DCO(数控晶体振荡器)增益校正模块的校正流程，完成增益校正后进入环路初始状态；
步骤4、为除步骤2中已解除复位的模块外的闭环模块赋入初始参数值，进入闭环流程，解除闭环模块的复位状态，完成复位控制。
需要说明的是，在步骤3中，同样使自动频率校正模块和DCO增益校正模块进入测试状态并保持开环进行测试，来完成校正。
步骤3中，开环流程是指扫频的过程，扫描每个电容库对应的频率，为后面锁相环锁定做准备。
在步骤2中完成了开环模块的复位解除，之后需要完成闭环模块的解除，具体的，在步骤4的中，闭环的起始位置为环路滤波模块，环路滤波模块输出初值后经过几拍时间后回到环路滤波模块，经过各模块所产生的数值作为对应模块初始状态计算得到的值。
为了防止环路滤波模块环路内部积分值被其他模块初始状态的值影响，因此在闭环的复位状态解除时，需要先解除环路滤波模块和其他闭环模块的复位状态。
本实施例中，其他闭环模块包括整数和小数生成模块，该模块通过频率控制字控制、DTC增益校准模块、DTC动态单元匹配模块(DTC DEM)、递归滤波器(IIR)、TDC(时间数字转换器)增益校准模块等。
基于此，本实施例给出了具体的解除开环模块外的所有闭环模块的复位状态的方法：
步骤4.1、首先解除环路滤波模块和其他闭环模块；
步骤4.2、三拍之后解除频率平滑控制模块的复位状态；其中，频率平滑控制模块包括overlap(频率平滑控制算法)、DSM(delta-sigma调制)、整数DEM模块、小数DEM模块。
步骤4.3、七拍之后解除DTC延迟码生成模块、译码器、鉴频鉴相器(PFD)的复位状态。
同时，在解除开环模块外的所有闭环模块的复位状态的中，环路滤波模块的输入为0，保证内部积分值不被其他模块初始状态值影响。
需要说明的是，由于整数和小数生成模块与相位累加器需要保持同步，本实施例中采用了一个使能信号来进行控制，使能信号为高时，保持同步；使能信号在复位阶段拉高，控制整数和小数生成模块输出的整数与相位累加器输出值对齐，并在环路滤波模块解除复位状态后的八拍后拉低。
优选的，在全数字锁相环的展频模式下，同样可以采用本实施例提出的复位方法。
本实施例提出了应用于全数字锁相环的复位方法，能够解决现有方法中相位难以对齐的问题，保证高精度全数字锁相环的各阶段保证该阶段的相位刚好对齐，不会产生不必要毛刺。
需要说明的是，在本发明实施例的描述中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接连接，也可以通过中间媒介间接连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义；实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (7)

1.一种高精度全数字锁相环环路的复位方法，其特征在于，采用异步复位、分步释放的方式并利用状态机对高精度全数字锁相环环路中各模块进行复位控制，保证每个环路的每个阶段的相位均刚好对齐；
所述复位控制具体过程为：
步骤1、芯片启动后，复位控制模块工作，对所有模块进行复位；
步骤2、复位控制模块解除状态机模块、自动频率校正模块、DCO增益校正模块、DCO增益校正调整模块、DCO测试模块、DTC测试模块的复位；
步骤3、状态机进行开环流程，根据状态切换完成自动频率校正模块和DCO增益校正模块的校正流程，完成增益校正后进入环路初始状态；
步骤4、为除步骤2中已解除复位的模块外的其他闭环模块赋入初始参数值，进入闭环流程，解除其他闭环模块的复位状态，完成复位控制；
所述步骤4中，解除其他闭环模块的复位状态的具体过程为：
步骤4.1、首先解除环路滤波模块和闭环中的整数和小数生成模块、DTC增益校正模块、动态单元匹配模块、递归滤波器、TDC增益矫正模块的复位状态；
步骤4.2、三拍之后解除频率平滑控制模块的复位状态；
步骤4.3、七拍之后解除DTC延迟码生成模块、译码器、鉴频鉴相器的复位状态。
2.根据权利要求1所述的高精度全数字锁相环环路的复位方法，其特征在于，所述步骤3中，通过状态机通过状态切换自动频率校正模块和DCO增益校正模块进入测试状态，并保持开环进行测试，完成校正。
3.根据权利要求1或2所述的高精度全数字锁相环环路的复位方法，其特征在于，在步骤4中，闭环的起始位置为环路滤波模块，环路滤波模块输出初值后经过几拍时间后回到环路滤波模块，经过各模块所产生的数值作为对应模块初始状态计算得到的值。
4.根据权利要求3所述的高精度全数字锁相环环路的复位方法，其特征在于，在解除开环模块外的所有闭环模块的复位状态的中，环路滤波模块的输入为0，保证内部积分值不被其他模块初始状态值影响。
5.根据权利要求1所述的高精度全数字锁相环环路的复位方法，其特征在于，在复位流程中，整数和小数生成模块与相位累加器需要保持同步。
6.根据权利要求4所述的高精度全数字锁相环环路的复位方法，其特征在于，采用使能信号控制整数和小数生成模块输出的整数与相位累加器输出值对齐；使能信号在复位阶段拉高，此时，保持整数和小数生成模块与相位累加器的同步，环路滤波模块复位解除后的八拍后拉低。
7.根据权利要求1所述的高精度全数字锁相环环路的复位方法，其特征在于，在高精度全数字锁相环环路的展频模式下，采用相同的复位控制流程。
CN202211724759.5A 2022-12-30 2022-12-30 一种高精度全数字锁相环环路的复位方法 Active CN116094518B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211724759.5A CN116094518B (zh) 2022-12-30 2022-12-30 一种高精度全数字锁相环环路的复位方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211724759.5A CN116094518B (zh) 2022-12-30 2022-12-30 一种高精度全数字锁相环环路的复位方法

Publications (2)

Publication Number Publication Date
CN116094518A CN116094518A (zh) 2023-05-09
CN116094518B true CN116094518B (zh) 2024-04-05

Family

ID=86200400

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211724759.5A Active CN116094518B (zh) 2022-12-30 2022-12-30 一种高精度全数字锁相环环路的复位方法

Country Status (1)

Country Link
CN (1) CN116094518B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117792387B (zh) * 2024-02-26 2024-04-30 成都电科星拓科技有限公司 锁相装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999004495A1 (en) * 1997-07-18 1999-01-28 Microchip Technology Incorporated Phase-locked loop with phase and frequency comparators
US6809598B1 (en) * 2000-10-24 2004-10-26 Texas Instruments Incorporated Hybrid of predictive and closed-loop phase-domain digital PLL architecture
CN101082939A (zh) * 2006-05-31 2007-12-05 中国科学院微电子研究所 一种片上系统设计中的复位电路设计方法
CN203909710U (zh) * 2014-06-13 2014-10-29 中国航天科技集团公司第九研究院第七七一研究所 一种适用于SoC芯片的多功能低电平复位电路
CN107562163A (zh) * 2017-08-28 2018-01-09 上海集成电路研发中心有限公司 一种具有稳定复位控制的数字逻辑电路
CN111371451A (zh) * 2020-03-18 2020-07-03 深圳市紫光同创电子有限公司 锁相环的锁定检测方法、锁相环及其频率锁定检测控制器
CN114900182A (zh) * 2022-04-21 2022-08-12 东南大学 一种针对全数字锁相环带宽的自适应后台校准方法
CN115333533A (zh) * 2021-05-10 2022-11-11 三星电子株式会社 锁相环和锁相环的操作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999004495A1 (en) * 1997-07-18 1999-01-28 Microchip Technology Incorporated Phase-locked loop with phase and frequency comparators
US6809598B1 (en) * 2000-10-24 2004-10-26 Texas Instruments Incorporated Hybrid of predictive and closed-loop phase-domain digital PLL architecture
CN101082939A (zh) * 2006-05-31 2007-12-05 中国科学院微电子研究所 一种片上系统设计中的复位电路设计方法
CN203909710U (zh) * 2014-06-13 2014-10-29 中国航天科技集团公司第九研究院第七七一研究所 一种适用于SoC芯片的多功能低电平复位电路
CN107562163A (zh) * 2017-08-28 2018-01-09 上海集成电路研发中心有限公司 一种具有稳定复位控制的数字逻辑电路
CN111371451A (zh) * 2020-03-18 2020-07-03 深圳市紫光同创电子有限公司 锁相环的锁定检测方法、锁相环及其频率锁定检测控制器
CN115333533A (zh) * 2021-05-10 2022-11-11 三星电子株式会社 锁相环和锁相环的操作方法
CN114900182A (zh) * 2022-04-21 2022-08-12 东南大学 一种针对全数字锁相环带宽的自适应后台校准方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
FPGA复位方式的可靠性分析;卢圣才;王雪;李健;;电子世界;20120715(13);全文 *
基于自适应环路滤波算法的全数字锁相环设计与分析;周郭飞;杨宏;杨延峰;;微电子学与计算机;20200905(09);全文 *
数字系统中的复位电路研究;聂阳;;集宁师范学院学报;20120915(03);全文 *

Also Published As

Publication number Publication date
CN116094518A (zh) 2023-05-09

Similar Documents

Publication Publication Date Title
TWI793297B (zh) 時脈訊號產生器、鎖相迴路電路以及無線通訊裝置
US10911054B2 (en) Digital-to-time converter (DTC) assisted all digital phase locked loop (ADPLL) circuit
CN116094518B (zh) 一种高精度全数字锁相环环路的复位方法
US8971455B2 (en) Near-integer channel spur mitigation in a phase-locked loop
US20080191762A1 (en) Digital hold in a phase-locked loop
KR100532498B1 (ko) 오실레이터와 카운터를 이용하는 지연 동기 회로 및 클럭동기 방법
US7994867B2 (en) Oscillator control apparatus
US20130200933A1 (en) Fractional spur reduction using controlled clock jitter
US20190339650A1 (en) Time-to-digital converter circuit
CN113497620A (zh) 时钟数据恢复电路和多路复用器电路
US6864729B2 (en) Mode switching method for PLL circuit and mode control circuit for PLL circuit
CN110190846A (zh) 锁相环防频率过冲电路
CN105790757B (zh) 自动频率校正电路及频率校正方法
CN110581708B (zh) 锁频环型全数字频率综合器
CN114978160B (zh) 一种快速锁定的亚采样锁相环及锁相方法
KR101885033B1 (ko) 지연선로 위상 주파수 탐지를 이용한 디지털 클록 데이터 복원 장치
CN115694477A (zh) 一种基于小范围死区产生模块架构的亚采样锁相环
JP2009171140A (ja) 位相同期発振器
US6181175B1 (en) Clock generator and synchronizing method
CN109067395A (zh) 一种相位同步低相噪锁相频率合成装置
TWI470935B (zh) 鎖相迴路以及相關之相位對齊方法
CN107565959B (zh) 一种高速延迟锁相环
CN101626238A (zh) 电压控制振荡器的控制方法
CN105024695B (zh) 一种频率综合器及该频率综合器的初始相位同步方法
CN104065379A (zh) 一种谐波混频锁相介质振荡器设计方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant