CN113497620A - 时钟数据恢复电路和多路复用器电路 - Google Patents

时钟数据恢复电路和多路复用器电路 Download PDF

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Abstract

本申请公开了一种时钟数据恢复电路和多路复用器电路。所述时钟数据恢复电路包括鉴相器、鉴频鉴相器、多路复用器电路、转换级及振荡器。所述鉴相器用以检测数据信号与振荡信号之间的相位差，以产生第一组误差信号。所述鉴频鉴相器用以检测参考时钟信号与所述振荡信号之间的相位及频率差，以产生第二组误差信号。所述多路复用器电路根据选择信号选择性地输出所述第一组误差信号或所述第二组误差信号，作为第三组误差信号。所述转换级根据所述选择信号决定一组增益，并使用所述一组增益转换所述第三组误差信号，以产生一组输入信号。所述振荡器根据所述一组输入信号产生所述振荡信号。所述时钟数据恢复电路能够简化设计，缩小电路面积及降低成本。

Description

时钟数据恢复电路和多路复用器电路
技术领域
本申请涉及时钟数据恢复(clock and data recovery，CDR)，尤其涉及一种具有比例路径(proportional path)和积分路径(integral path)的时钟数据恢复电路，及其相关的多路复用器电路。
背景技术
对于未使用额外的时序信息来传输的数据流(data stream)来说，为了从中取回数据，接收端可能会执行时钟恢复操作(clock recovery)以提取时钟信号，其嵌入在所述数据流中的电平转换(level transition)。此外，接收端将所述时钟信号的相位对齐于所述数据流的电平转换，并对所述数据流进行采样以从所述数据流中恢复所述数据。上述过程通常称为时钟数据恢复(clock and data recovery，CDR)。举例来说，高速串行接口(high-speed serial interface)可利用时钟数据恢复电路以从数据流中提取时序信息，并据以对所述数据流中所传输的符号(symbol)进行解码。所述时钟数据恢复电路可使用锁相环(phase-locked loop，PLL)来产生高速时钟信号，其相位对齐于所述数据流中的电平转换。所述高速时钟信号用于采样及再生(regenerate)所述数据串流。
发明内容
本申请的实施例公开了一种时钟数据恢复电路，其包括不同的跟踪回路所共享的转换级，所述不同的跟踪回路可包括(但不限于)频率跟踪回路及相位跟踪回路。本申请的实施例还公开一种多路复用器电路，其于操作期间可具有较少的毛刺。
本申请的某些实施例公开了一种时钟数据恢复电路。所述时钟数据恢复电路包括鉴相器、鉴频鉴相器、多路复用器电路、转换级及振荡器。所述鉴相器用以检测数据信号与振荡信号之间的相位差，以产生第一组误差信号。所述鉴频鉴相器用以检测参考时钟信号与所述振荡信号之间的相位及频率差，以产生第二组误差信号。所述多路复用器电路耦接于所述鉴相器与所述鉴频鉴相器，用以根据选择信号选择性地输出所述第一组误差信号或所述第二组误差信号，作为第三组误差信号。所述转换级耦接于所述多路复用器电路，用以根据所述选择信号决定一组增益，并使用所述一组增益转换所述第三组误差信号，以产生一组输入信号。所述振荡器耦接于所述转换级，用以根据所述一组输入信号产生所述振荡信号。
本申请的某些实施例公开了一种时钟数据恢复电路。所述时钟数据恢复电路包括鉴相器、鉴频鉴相器、同步电路、选择电路、转换级及振荡器。所述鉴相器用以检测数据信号与振荡信号之间的相位差，以产生第一组误差信号。所述鉴频鉴相器用以检测参考时钟信号与所述振荡信号之间的相位及频率差，以产生第二组误差信号。所述同步电路用以根据所述参考时钟信号对选择信号进行采样，并据以产生使能信号。所述选择电路耦接于所述鉴相器、所述鉴频鉴相器及所述同步电路，用以根据所述使能信号选择性地输出所述第一组误差信号或所述第二组误差信号，作为第三组误差信号。所述转换级耦接于所述选择电路，用以使用一组增益转换所述第三组误差信号，以产生一组输入信号。所述振荡器耦接于所述转换级，用以根据所述一组输入信号产生所述振荡信号。
本申请的某些实施例公开了一种多路复用器电路。所述多路复用器电路包括同步电路、第一多路复用器及第二多路复用器。所述同步电路用以在一参考时钟信号的第一信号沿采样所述选择信号，以及在所述参考时钟信号的第二信号沿产生使能信号，所述第二信号沿不同于所述第一信号沿。所述第一信号沿与所述第二信号沿两者其中的一个是上升沿，而所述第一信号沿与所述第二信号沿两者其中的另一个是下降沿。所述第一多路复用器耦接于所述同步电路，用以接收鉴相器所输出的第一向上信号以及鉴频鉴相器所输出的第二向上信号，以及根据所述使能信号将所述第一向上信号与所述第二向上信号两者其中的一个输出为第一控制信号，以提高振荡器的频率。所述第二多路复用器耦接于所述同步电路，用以接收所述鉴相器所输出的第一向下信号以及所述鉴频鉴相器所输出的第二向下信号，以及根据所述使能信号将所述第一向下信号与所述第二向下信号两者其中的一个输出为第二控制信号，以降低所述振荡器的频率。
通过本申请所公开的时钟数据恢复方案，鉴相器与鉴频鉴相器各自提供的一组误差信号可被具有一组可调增益的同一个转换级来转换。例如，应用于锁相环模式的所述转换级可在时钟数据恢复模式中重复使用，其中所述转换级的一组增益可响应时钟数据恢复电路的操作模式来调整/决定。因此，采用本申请所公开的时钟数据恢复方案的所述时钟数据恢复电路可具有简化的设计、较小的电路面积以及较低的生产成本。此外，通过本申请所公开的多路复用方案，信号选择操作可与时钟信号同步，以减少在信号选择操作的期间所产生的毛刺。举例来说，所述时钟信号可以是用来触发鉴频鉴相器的参考时钟信号，其中所述鉴频鉴相器可用于锁相环。
附图说明
图1是根据本申请某些实施例的示例性的时钟数据恢复电路的方框示意图。
图2是根据本申请某些实施例的图1所示的时钟数据恢复电路的实施方式的示意图。
图3是根据本申请某些实施例的图2所示的多路复用器电路的实施方式的示意图。
图4是根据本申请某些实施例的图3所示的多路复用器电路的操作所涉及的信号波形图。
图5是根据本申请某些实施例的图3所示的多路复用器电路的操作所涉及的信号波形图。
具体实施方式
以下披露内容公开了多种实施方式或例示，其能用以实现本申请内容的不同特征。下文所述的参数值、组件与配置的具体例子用以简化本申请内容。当可想见，这些叙述仅为例示，其本意并非用于限制本申请内容。举例来说，本申请内容可能会在实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
此外，当可理解，若将一元件描述为与另一元件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)元件。
采用锁相环设计的时钟数据恢复电路(例如基于锁相环的时钟数据恢复电路(PLL-based CDR circuit))可使用分别专门用于两个相位敏感检波器(phase sensitivedetector)的两个转换级。例如，所述时钟数据恢复电路可利用鉴频鉴相器(phasefrequency detector，PFD)以及相对应的一个增益转换级(gain conversion stage)来实施锁相环设计。所述时钟数据恢复电路还可利用鉴相器(phase detector，PD)以及相对应的另一个增益转换级，针对利用锁相环设计所得到的输出时钟进行相位跟踪。然而，由于在进行上述相位跟踪的时钟数据恢复模式中，可能不会用到所述鉴频鉴相器，因此，与所述鉴频鉴相器相关的转换级会处于空闲状态(idle)。使用上述多个专用的转换级会增加电路面积与生产成本。
本申请公开了示例性的时钟数据恢复电路，其中每一时钟数据恢复电路可包括不同的跟踪回路(tracking loop)所共享的转换级，所述不同的跟踪回路可包括(但不限于)频率跟踪回路及相位跟踪回路。在某些实施例中，所述共享的转换级所提供的至少一增益可根据所述时钟数据恢复电路的操作模式而改变。本申请还公开了示例性的多路复用器电路。每一多路复用器电路可将两个相位敏感检波器(分别用于频率跟踪回路及相位跟踪回路)其中的一个耦接于频率跟踪回路与相位跟踪回路所共享的转换级。本申请所公开的的多路复用器电路于其操作期间可具有较少的毛刺(glitch)。进一步的说明如下。
图1是根据本申请某些实施例的示例性的时钟数据恢复电路的方框示意图。时钟数据恢复电路100可用来恢复数据信号DIN(诸如数据流)所携带的时序信息，并根据所回复的时序信息再生数据信号DIN。时钟数据恢复电路100包括(但不限于)鉴相器(PD)110、鉴频鉴相器(PFD)120、多路复用器电路130、转换级140及振荡器150。于此实施例中，鉴相器110可搭配转换级140一起使用，以实施相位跟踪回路。鉴频鉴相器120则可搭配转换级140起使用，以实施频率跟踪回路。鉴频鉴相器120、多路复用器电路130、转换级140及振荡器150可形成一锁相环的至少一部分。
鉴相器110用以检测数据信号DIN与振荡信号CKOUT之间的相位差，以产生一组误差信号{SER1}。鉴相器110可利用仅对相位敏感的检波器(phase only sensitive detector)来实施，诸如异或鉴相器(exclusive-OR phase detector，XOR phase detector)或其他对相位敏感的数字/模拟鉴相器。在某些实施例中，鉴相器110可利用相位频率敏感检波器(phase-frequency sensitive detector)来实施，而不会悖离本申请的范围。
鉴频鉴相器120用以检测参考时钟信号CKR与振荡信号CKOUT之间的相位及频率差(a difference in phase and frequency)，以产生一组误差信号{SER2}。鉴频鉴相器120可利用对于相位频率敏感的多种检测器来实施。举例来说(但本申请不限于此)，鉴频鉴相器120可由采用边沿触发JK触发器的鉴频鉴相器(edge triggered JK flip-flop PFD)或其他类型的鉴频鉴相器来实施。在某些实施例中，当参考时钟信号CKR与振荡信号CKOUT彼此的频率相近时，鉴频鉴相器120可利用相位敏感检波器来实施。
多路复用器电路130耦接于鉴相器110与鉴频鉴相器120，用以根据选择信号SSEL选择性地输出一组误差信号{SER1}或一组误差信号{SER2}，作为一组误差信号{SER}。举例来说，当选择信号SSEL指示出时钟数据恢复电路100操作在鉴相器110与鉴频鉴相器120两者中的一个检测器处于启用状态(active)的一个模式时，一组误差信号{SER}可来自鉴相器110与鉴频鉴相器120两者中的所述检测器。于所述模式中，鉴相器110与鉴频鉴相器120两者中的另一个检测器可处于未启用状态(inactive)。
转换级140耦接于多路复用器电路130，用以根据选择信号SSEL决定一组增益{G}，并使用一组增益{G}转换一组误差信号{SER}，以产生一组输入信号{SIN}。值得注意的是，一组增益{G}之中的至少一增益可响应选择信号SSEL而改变。在某些实施例中，可使用一组增益{G}中响应选择信号SSEL而改变的一个增益来转换一组误差信号{SER}的一部分。在一组增益{G}之中即使选择信号SSEL改变仍可维持不变的一个增益，则可用来转换一组误差信号{SER}的另一部分。
振荡器150耦接于转换级140，用以根据一组输入信号{SIN}产生振荡信号CKOUT，其中一组输入信号{SIN}可作为振荡器150的一组控制输入。振荡器150可利用压控振荡器(voltage controlled oscillator，VCO)、电流控制振荡器(current controlledoscillator，CCO)、数字控制振荡器(digital controlled oscillator，DCO)、混合式电流/电压控制振荡器(hybrid current/voltage controlled oscillator)或其他类型的振荡器来实施。
于操作中，当选择信号SSEL指示出时钟数据恢复电路100操作在锁相环模式以执行频率跟踪或粗调跟踪(coarse tracking)时，多路复用器电路130可根据选择信号SSEL输出一组误差信号{SER2}，作为一组误差信号{SER}，其中一组误差信号{SER2}指示出参考时钟信号CKR与振荡信号CKOUT之间的相位及频率差。转换级140可使用一组增益{G}转换一组误差信号{SER}，以产生一组输入信号{SIN}，其中一组增益{G}是根据选择信号SSEL来决定。振荡器150可根据一组输入信号{SIN}产生振荡信号CKOUT的更新版本。
在振荡信号CKOUT锁定到参考时钟信号CKR之后，可改变选择信号SSEL的信号电平或信号型样，以指示出时钟数据恢复电路100操作在时钟数据恢复模式以执行相位跟踪或细调跟踪(finetracking)。多路复用器电路130可选择信号SSEL输出一组误差信号{SER1}，作为一组误差信号{SER}，其中一组误差信号{SER1}指示出数据信号DIN与振荡信号CKOUT之间的相位差。转换级140可使用一组增益{G}转换一组误差信号{SER}，以产生一组输入信号{SIN}，其中一组增益{G}是根据选择信号SSEL来决定。一组增益{G}在时钟数据恢复模式中所具有的一组增益值可不同于一组增益{G}在锁相环模式中所具有的一组增益值。举例来说(但本申请不限于此)，于锁相环模式中，一组增益{G}中的一个增益具有第一增益值。于时钟数据恢复模式中，一组增益{G}中的所述增益具有小于所述第一增益值的第二增益值。接下来，振荡器150可产生振荡信号CKOUT的更新版本。当振荡信号CKOUT锁定到数据信号DIN时，数据信号DIN与参考时钟信号CKR可被传送到判决电路(decision circuit)(图1未示)以进行数据再生。
通过本申请所公开的时钟数据恢复方案，鉴相器与鉴频鉴相器各自提供的一组误差信号可被具有一组可调增益的同一个转换级来转换。例如，时钟数据恢复电路可操作在锁相环模式以作为锁相环，并可操作在时钟数据恢复模式以将所述锁相环的输出时钟的相位锁定到所述时钟数据恢复电路的数据输入的相位。应用于锁相环模式的所述转换级可在时钟数据恢复模式中重复使用，其中所述转换级的一组增益可响应所述时钟数据恢复电路的操作模式来调整/决定。相比于使用分别专门用于锁相环模式与时钟数据恢复模式的两个转换级的时钟数据恢复电路，采用本申请所公开的时钟数据恢复方案的所述时钟数据恢复电路可具有简化的设计、较小的电路面积以及较低的生产成本。
为方便理解本申请的内容，以下提供一些实施例以进一步说明本申请的时钟数据恢复方案。本领域的技术人员应可了解采用图1所示的结构的其他实施例均属于本申请的范畴。
图2是根据本申请某些实施例的图1所示的时钟数据恢复电路100的实施方式的示意图。时钟数据恢复电路200包括(但不限于)鉴相器210、鉴频鉴相器220、多路复用器电路230、转换级240及振荡器250，其可分别作为图1所示的鉴相器110、鉴频鉴相器120、多路复用器电路130、转换级140及振荡器150的实施例。
时钟数据恢复电路200可操作在时钟数据恢复模式与锁相环模式。于时钟数据恢复模式中，鉴相器210用以检测数据信号DIN与振荡信号CKOUT之间的相位差以产生一组误差信号{SER1}，其包括向上信号UPCDR与向下信号DNCDR。于锁相环模式中，鉴频鉴相器220用以检测参考时钟信号CKR与振荡信号CKOUT之间的相位及频率差，以产生一组误差信号{SER2}，其包括向上信号UPPLL与向下信号DNPLL。于此实施例中，时钟数据恢复电路200还可包括分频器260，其耦接于振荡器250与鉴频鉴相器220之间。分频器260可接收振荡信号CKOUT以产生分频信号CKFB。因此，鉴频鉴相器220可接收参考时钟信号CKR与分频信号CKFB，从而检测参考时钟信号CKR与振荡信号CKOUT之间的相位及频率差。
举例来说，当振荡信号CKOUT滞后(lag)数据信号DIN时，鉴相器210可产生具有预定逻辑电平的向上信号UPCDR。当振荡信号CKOUT超前(lead)数据信号DIN时，鉴相器210可产生具有预定逻辑电平的向下信号DNCDR。又例如，当分频信号CKFB滞后参考时钟信号CKR时，鉴频鉴相器220可产生具有预定逻辑电平的向上信号UPPLL。当分频信号CKFB超前参考时钟信号CKR时，鉴频鉴相器220可产生具有预定逻辑电平的向下信号DNPLL。
多路复用器电路230用以根据选择信号SSEL输出向上信号UPCDR与向上信号UPPLL两者其中的一个，作为向上信号UP，以及根据选择信号SSEL输出向下信号DNCDR与向下信号DNPLL两者其中的一个，作为向下信号DN。多路复用器电路230所输出的向上信号UP与向下信号DN可作为一组误差信号{SER}的至少一部分。例如，当选择信号SSEL指示出时钟数据恢复电路200操作在时钟数据恢复模式时，多路复用器电路230用以将向上信号UPCDR输出为向上信号UP，以及将向下信号DNCDR输出为向下信号DN。当选择信号SSEL指示出时钟数据恢复电路200操作在锁相环模式时，多路复用器电路230用以将向上信号UPPLL输出为向上信号UP，以及将向下信号DNPLL输出为向下信号DN。
转换级240用以使用多个增益KP和KI，来转换向上信号UP和向下信号DN，其中多个增益KP和KI可作为图1所示的一组增益{G}的实施例。转换级240可包括多个转换电路242和246。转换电路242使用增益KP来转换向上信号UP和向下信号DN，以产生输入信号SINP，其可作为图1所示的一组输入信号{SIN}中的一输入信号的实施例。转换电路242可根据选择信号SSEL来调整/决定增益KP。举例来说(但本申请不限于此)，当选择信号SSEL指示出时钟数据恢复电路200操作在锁相环模式时，增益KP设定为第一增益值。当选择信号SSEL指示出时钟数据恢复电路200操作在时钟数据恢复模式时，增益KP可设定为小于所述第一增益值的第二增益值。因此，操作在锁相环模式的转换电路242可作为用来执行粗调跟踪的增益转换电路(gain conversion circuit)，而操作在时钟数据恢复模式的转换电路242可作为用来执行细调跟踪的增益转换电路。于此实施例中，转换电路242可包括电压电流转换器(voltage-to-current converter)243，其可利用可变增益电压电流转换器(variable-gainvoltage-to-current converter)来实施。
转换电路246用以使用增益KI来转换向上信号UP和向下信号DN，以产生输入信号SINI，其可作为图1所示的一组输入信号{SIN}中的一输入信号的实施例。于此实施例中，增益KI在锁相环模式中的增益值可等于增益KI在时钟数据恢复模式中的增益值。举例来说(但本申请不限于此)，转换电路246可包括彼此级联的电荷泵247与滤波电路248。当向上信号UP处于预定逻辑电平时，电荷泵247可将电流注入滤波电路248。当向上信号DN处于预定逻辑电平时，电荷泵247可将电流从滤波电路248提取出来。通过电荷泵247与滤波电路248，转换电路246可将增益KI施加于向上信号UP和向下信号DN，其中增益KI在锁相环模式与时钟数据恢复模式中可具有相同的增益值。
在增益KI于锁相环模式与时钟数据恢复模式中具有相同的增益值的某些实施例中，增益KP于锁相环模式中的增益值(以KP_PLL表示)可基于增益KP于时钟数据恢复模式中的增益值(以KP_CDR表示)来决定，使操作在锁相环模式中的时钟数据恢复电路200具有良好的稳定度。以KP_PLL被设计为KP_CDR的M倍，且增益KI于锁相环模式与时钟数据恢复模式中可具有相同的增益值为例，时钟数据恢复电路200操作在锁相环模式时稳定零点(stabilizingzero)ωZ_PLL与截止频率(cutoff frequency)ω-3dB_PLL两者的比可由下列式子来决定：
Figure BDA0003008495480000101
其中N代表分频器260的分频因子。因此，M可根据增益KP于时钟数据恢复模式中的增益值、分频器260的分频因子以及稳定零点ωZ_PLL与截止频率ω-3dB_PLL两者的比来决定。例如，稳定零点ωZ_PLL与截止频率ω-3dB_PLL两者的比可设计为1：R以实现良好的锁相环稳定度。M可由下列式子来决定：
Figure BDA0003008495480000102
其中KP_CDR可根据预定的时钟数据恢复环路带宽(CDR loop bandwidth)来设计。由于可设定KP_CDR以提供足够的时钟数据恢复环路带宽，且可设定R以提供良好的锁相环稳定度，因此，时钟数据恢复电路200在时钟数据恢复模式与锁相环模式中均可具有良好的操作性能。
振荡器250耦接于多个转换电路242和246，用以根据多个输入信号SINP和SINI产生振荡信号CKOUT。于此实施例中，当时钟数据恢复电路200操作在时钟数据恢复模式时，多路复用器电路230与转换电路242可形成鉴相器210与振荡器250之间的比例路径的至少一部分。此外，多路复用器电路230与转换电路246可形成鉴相器210与振荡器250之间的积分路径的至少一部分。相似地，当时钟数据恢复电路200操作在锁相环模式时，多路复用器电路230与转换电路242可形成鉴频鉴相器220与振荡器250之间的比例路径的至少一部分。多路复用器电路230与转换电路246可形成鉴频鉴相器220与振荡器250之间的积分路径的至少一部分。
于操作中，当时钟数据恢复电路200操作在锁相环模式时，多路复用器电路230所输出的向上信号UP与向下信号DN可分别来自向上信号UPPLL与向下信号DNPLL。位于积分路径(用于粗调跟踪)上的转换电路246可使用增益KI来转换向上信号UP与向下信号DN，以产生输入信号SINI。位于比例路径(用于细调跟踪)上的转换电路242可使用增益KP来转换向上信号UP与向下信号DN，以产生输入信号SINP。振荡器250可根据多个输入信号SINI和SINP，输出振荡信号CKOUT。分频器260可根据振荡信号CKOUT产生分频信号CKFB。鉴频鉴相器220可将分频信号CKFB与参考时钟信号CKR作比较，以更新向上信号UPPLL与向下信号DNPLL。
在振荡信号CKOUT锁定到参考时钟信号CKR之后，可改变选择信号SSEL的信号电平或信号型样，以指示出时钟数据恢复电路200操作在时钟数据恢复模式。多路复用器电路230所输出的向上信号UP与向下信号DN可分别来自向上信号UPCDR与向下信号DNCDR。转换电路242可使用增益KP来转换向上信号UP与向下信号DN，以产生输入信号SINP，其中增益KP于时钟数据恢复模式的增益值不同于增益KP于锁相环模式的增益值。转换电路242可使用增益KI来转换向上信号UP与向下信号DN，以产生输入信号SINI，其中增益KI于时钟数据恢复模式与锁相环模式中均维持固定的增益值。接下来，振荡器250可接收多个输入信号SINI和SINP(分别由多个转换电路242和246所输出)以产生振荡信号CKOUT。鉴相器210可将振荡信号CKOUT与数据信号DIN作比较，以更新向上信号UPCDR与向下信号DNCDR。于此实施例中，鉴相器210可在数据信号DIN的每一数据沿(data edge)对振荡信号CKOUT的不同正交相位(quadrature phase)进行采样，从而检测数据信号DIN与振荡信号CKOUT之间的相位差。举例来说(但本申请不限于此)，鉴相器210可利用开关式鉴相器(bang-bang phase detector)来实施，其中上述开关式鉴相器可在数据信号DIN的每一数据沿对振荡信号CKOUT的四个正交相位I+、I-、Q+和Q-进行采样。
值得注意的是，当时钟数据恢复电路200操作在时钟数据恢复模式时，鉴频鉴相器220与分频器260两者中的至少一个于功能上可维持不启用(functionally inactive)。此外/或是，当时钟数据恢复电路200操作在锁相环模式时，鉴相器210于功能上可维持不启用。通过在时钟数据恢复模式与锁相环模式中所共享的多个转换电路242与246，时钟数据恢复电路200可具有简化的设计、较小的电路面积以及较低的生产成本。
上述电路的实施方式只是用于说明的目的，并非用来限制本申请的范围。在某些实施例中，鉴相器210可利用其他类型的相敏检波器来实施。在某些实施例中，转换电路242可利用其他类型的可变增益转换电路来实施。在某些实施例中，转换电路246可利用其他能够在时钟数据恢复模式与锁相环模式中提供相同增益值的转换电路来实施。这些相关的修饰与设计上的变化均属于本申请的范畴。
在图2所示的实施例中，多路复用器电路230可将信号选择操作与参考时钟信号CKR同步，从而减少多路复用器电路230中产生的毛刺。图3是根据本申请某些实施例的图2所示的多路复用器电路230的实施方式的示意图。请连同图2参阅图3。多路复用器电路330耦接于鉴相器210与鉴频鉴相器220，用以输出一组误差信号{SER1}与一组误差信号{SER2}两者中的一个，作为一组误差信号{SER}。多路复用器电路330包括(但不限于)同步电路332以及选择电路334。
同步电路332用以根据参考时钟信号CKR对选择信号SSEL进行采样，并据以产生使能信号SEN。举例来说，同步电路332可在参考时钟信号CKR的一个信号沿(signal edge)对选择信号SSEL进行采样，以及在参考时钟信号CKR的另一个信号沿产生使能信号SEN，其中所述另一个信号沿是在参考时钟信号CKR的所述信号沿之后所产生。又例如，同步电路332可在参考时钟信号CKR的第一信号沿采样选择信号SSEL，以及在参考时钟信号CKR的第二信号沿产生使能信号SEN，其中所述第二信号沿不同于所述第一信号沿。所述第一信号沿与所述第二信号沿两者中的一个可以是参考时钟信号CKR的上升沿(rising edge)，而所述第一信号沿与所述第二信号沿两者中的另一个可以是参考时钟信号CKR的下降沿(falling edge)。
选择电路334耦接于同步电路332，用以根据使能信号SEN选择性地输出一组误差信号{SER1}或一组误差信号{SER2}，作为一组误差信号{SER}。于此实施例中，选择电路334可包括多个多路复用器336与338。多路复用器336用以根据使能信号SEN选择性地输出向上信号UPCDR与向上信号UPPLL其中的一个，作为向上信号UP。多路复用器336所产生的向上信号UP可作为提供给振荡器250的一个控制信号，其可用于提高振荡器250的频率。相似地，多路复用器338用以根据使能信号SEN选择性地输出向下信号DNCDR与向下信号DNPLL其中的一个，作为向下信号DN。多路复用器338所产生的向下信号DN可作为提供给振荡器250的另一个控制信号，其可用于降低振荡器250的频率。
图4是根据本申请某些实施例的图3所示的多路复用器电路330的操作所涉及的信号波形图。请一并参阅图2、图3与图4。在时间t0之前，选择信号SSEL指示出时钟数据恢复电路200操作在锁相环模式。于此实施例中，由于鉴频鉴相器220是正边沿触发(positiveedgetriggered)，因此，向上信号UPCDR与向上信号UPPLL各自的上升沿对齐于参考时钟信号CKR的上升沿。多路复用器336可根据使能信号SEN将向上信号UPPLL输出为向上信号UP。多路复用器336可根据使能信号SEN将向下信号DNPLL输出为向下信号DN。此外，分频信号CKFB可在时间t0之前锁定到参考时钟信号CKR。
于时间t0，选择信号SSEL可从低电平转换到高电平，其中处于高电平的选择信号SSEL可指示出时钟数据恢复电路200切换到时钟数据恢复模式。接下来，同步电路332可在参考时钟信号CKR的上升沿(即时间t1)对选择信号SSEL进行采样。在时间t1之后所产生的参考时钟信号CKR的下降沿，同步电路332可产生使能信号SEN以触发多个多路复用器336与338的信号选择操作。例如，于时间t2，使能信号SEN可从低电平转换到高电平。在时间t2之后，多路复用器336可根据使能信号SEN将向上信号UPCDR输出为向上信号UP，而多路复用器338可根据使能信号SEN将向下信号DNCDR输出为向下信号DN。
图5是根据本申请某些实施例的图3所示的多路复用器电路330的操作所涉及的信号波形图。于此实施例中，由于图2所示的鉴频鉴相器220是负边沿触发(negativeedgetriggered)，因此，除了向上信号UPPLL与向下信号DNPLL各自的上升沿可对齐于参考时钟信号CK的下降沿以外，图5所示的信号波形可以与图4所示的信号波形相似/相同。
请一并参阅图2、图3与图5。在时间t0’之前，选择信号SSEL指示出时钟数据恢复电路200操作在锁相环模式。此外，分频信号CKFB可在时间t0’之前锁定到参考时钟信号CKR。选择信号SSEL可于时间t0’从低电平转换到高电平，其中处于高电平的选择信号SSEL可指示出时钟数据恢复电路200切换到时钟数据恢复模式。接下来，同步电路332可在参考时钟信号CKR的下降沿(即时间t1’)对选择信号SSEL进行采样。在时间t1之后所产生的参考时钟信号CKR的上升沿，同步电路332可产生使能信号SEN以触发多个多路复用器336和338的信号选择操作。例如，于时间t2’，使能信号SEN可从低电平转换到高电平。在时间t2’之后，多路复用器336可根据使能信号SEN将向上信号UPCDR输出为向上信号UP，而多路复用器338可根据使能信号SEN将向下信号DNCDR输出为向下信号DN。由于本领域的技术人员在阅读上述关于图1至图4的相关段落说明之后，应可了解图5所示的信号波形的产生细节，因此，进一步的说明在此便不再赘述。
通过本申请所公开的多路复用(multiplexing)方案，信号选择操作可与时钟信号同步，以减少在信号选择操作的期间所产生的毛刺。举例来说，所述时钟信号可以是用来触发一鉴频鉴相器的参考时钟信号，其中所述鉴频鉴相器可用于锁相环。
上文的叙述简要地提出了本申请某些实施例的特征，而使得本领域的技术人员能够更全面地理解本申请的多种态样。本申请本领域的技术人员当可理解，其可轻易地利用本申请内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本申请本领域的技术人员应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。

Claims (21)

1.一种时钟数据恢复电路，其特征在于，包括：
鉴相器，用以检测数据信号与振荡信号之间的相位差，以产生第一组误差信号；
鉴频鉴相器，用以检测参考时钟信号与所述振荡信号之间的相位及频率差，以产生第二组误差信号；
多路复用器电路，耦接于所述鉴相器与所述鉴频鉴相器，用以根据选择信号选择性地输出所述第一组误差信号或所述第二组误差信号，作为第三组误差信号；
转换级，耦接于所述多路复用器电路，用以根据所述选择信号决定一组增益，并使用所述一组增益转换所述第三组误差信号，以产生一组输入信号；以及
振荡器，耦接于所述转换级，用以根据所述一组输入信号产生所述振荡信号。
2.如权利要求1所述的时钟数据恢复电路，其特征在于，所述转换级包括：
第一转换电路，用以根据所述选择信号调整所述一组增益中的第一增益，并使用所述第一增益转换所述第三组误差信号，以产生所述一组输入信号中的第一输入信号；以及
第二转换电路，用以使用所述一组增益中的第二增益转换所述第三组误差信号，以产生所述一组输入信号中的第二输入信号。
3.如权利要求2所述的时钟数据恢复电路，其特征在于，当所述选择信号指示出所述时钟数据恢复电路操作在锁相环模式时，所述第一增益设定为第一增益值；当所述选择信号指示出所述时钟数据恢复电路操作在时钟数据恢复模式时，所述第一增益设定为小于所述第一增益值的第二增益值。
4.如权利要求2所述的时钟数据恢复电路，其特征在于，所述第二增益在锁相环模式中的增益值等于所述第二增益在时钟数据恢复模式中的增益值。
5.如权利要求2所述的时钟数据恢复电路，其特征在于，所述第一转换电路包括电压电流转换器。
6.如权利要求2所述的时钟数据恢复电路，其特征在于，所述第二转换电路包括彼此级联的电荷泵与滤波电路。
7.如权利要求1所述的时钟数据恢复电路，其特征在于，当所述选择信号指示出所述时钟数据恢复电路操作在时钟数据恢复模式时，所述多路复用器电路用以根据所述选择信号输出所述第一组误差信号，作为所述第三组误差信号；当所述选择信号指示出所述时钟数据恢复电路操作在锁相环模式时，所述多路复用器电路用以根据所述选择信号输出所述第二组误差信号，作为所述第三组误差信号。
8.如权利要求1所述的时钟数据恢复电路，其特征在于，所述第一组误差信号包括第一向上信号以及第一向下信号；所述第二组误差信号包括第二向上信号以及第二向下信号；所述第三组误差信号包括第三向上信号以及第三向下信号；所述多路复用器电路包括：
同步电路，用以根据所述参考时钟信号对所述选择信号进行采样，并据以产生使能信号；
第一多路复用器，耦接于所述鉴相器、所述鉴频鉴相器及所述同步电路，用以根据所述使能信号选择性地输出所述第一向上信号与所述第二向上信号其中的一个，作为所述第三向上信号；以及
第二多路复用器，耦接于所述鉴相器、所述鉴频鉴相器及所述同步电路，用以根据所述使能信号选择性地输出所述第一向下信号与所述第二向下信号其中的一个，作为所述第三向下信号。
9.如权利要求8所述的时钟数据恢复电路，其特征在于，当所述鉴频鉴相器是正边沿触发时，所述同步电路用以在所述参考时钟信号的上升沿对所述选择信号进行采样，以及在所述参考时钟信号的下降沿产生所述使能信号。
10.如权利要求8所述的时钟数据恢复电路，其中当所述鉴频鉴相器是负边沿触发时，所述同步电路用以在所述参考时钟信号的下降沿对所述选择信号进行采样，以及在所述参考时钟信号的上升沿产生所述使能信号。
11.如权利要求1所述的时钟数据恢复电路，其特征在于，还包括：
分频器，耦接于所述振荡器与所述鉴频鉴相器之间，用以接收所述振荡信号以产生分频信号，其中所述鉴频鉴相器用以接收所述参考时钟信号与所述分频信号，以检测所述参考时钟信号与所述振荡信号之间的相位及频率差。
12.如权利要求11所述的时钟数据恢复电路，其特征在于，所述转换级包括：
第一转换电路，用以使用所述一组增益中的第一增益转换所述第三组误差信号，以产生所述一组输入信号中的第一输入信号，其中当所述选择信号指示出所述时钟数据恢复电路操作在锁相环模式时，所述第一增益设定为第一增益值；当所述选择信号指示出所述时钟数据恢复电路操作在时钟数据恢复模式时，所述第一增益设定为第二增益值；所述第一增益值是所述第二增益值的M倍；以及
第二转换电路，用以使用所述一组增益中的第二增益转换所述第三组误差信号，以产生所述一组输入信号中的第二输入信号，其中所述第二增益在所述锁相环模式中的增益值等于所述第二增益在所述时钟数据恢复模式中的增益值；
其中M由下列式子决定：
Figure FDA0003008495470000041
其中KP_CDR是所述第二增益值，N是所述分频器的分频因子，以及R是所述时钟数据恢复电路操作在所述锁相环模式时截止频率与稳定零点的比值。
13.一种时钟数据恢复电路，其特征在于，包括：
鉴相器，用以检测数据信号与振荡信号之间的相位差，以产生第一组误差信号；
鉴频鉴相器，用以检测参考时钟信号与所述振荡信号之间的相位及频率差，以产生第二组误差信号；
同步电路，用以根据所述参考时钟信号对选择信号进行采样，并据以产生使能信号；
选择电路，耦接于所述鉴相器、所述鉴频鉴相器及所述同步电路，用以根据所述使能信号选择性地输出所述第一组误差信号或所述第二组误差信号，作为第三组误差信号；
转换级，耦接于所述选择电路，用以使用一组增益转换所述第三组误差信号，以产生一组输入信号；以及
振荡器，耦接于所述转换级，用以根据所述一组输入信号产生所述振荡信号。
14.如权利要求13所述的时钟数据恢复电路，其特征在于，所述同步电路用以在所述参考时钟信号的第一信号沿采样所述选择信号，以及在所述参考时钟信号的第二信号沿产生所述使能信号；所述第二信号沿不同于所述第一信号沿；所述第一信号沿与所述第二信号沿两者其中的一个是上升沿，而所述第一信号沿与所述第二信号沿两者其中的另一个是下降沿。
15.如权利要求13所述的时钟数据恢复电路，其特征在于，所述第一组误差信号包括第一向上信号以及第一向下信号；所述第二组误差信号包括第二向上信号以及第二向下信号；所述第三组误差信号包括第三向上信号以及第三向下信号；所述选择电路包括：
第一多路复用器，耦接于所述鉴相器与所述鉴频鉴相器，用以根据所述使能信号选择性地输出所述第一向上信号与所述第二向上信号其中的一个，作为所述第三向上信号；以及
第二多路复用器，耦接于所述鉴相器与所述鉴频鉴相器，用以根据所述使能信号选择性地输出所述第一向下信号与所述第二向下信号其中的一个，作为所述第三向下信号。
16.如权利要求13所述的时钟数据恢复电路，其特征在于，所述转换级包括：
第一转换电路，用以根据所述选择信号调整所述一组增益中的第一增益，并使用所述第一增益转换所述第三组误差信号，以产生所述一组输入信号中的第一输入信号；以及
第二转换电路，用以使用所述一组增益中的第二增益转换所述第三组误差信号，以产生所述一组输入信号中的第二输入信号。
17.如权利要求16所述的时钟数据恢复电路，其特征在于，当所述时钟数据恢复电路操作在锁相环模式时，所述第一增益设定为第一增益值；当所述时钟数据恢复电路操作在时钟数据恢复模式时，所述第一增益设定为小于所述第一增益值的第二增益值。
18.如权利要求16所述的时钟数据恢复电路，其中所述第二增益在锁相环模式中的增益值等于所述第二增益在时钟数据恢复模式中的增益值。
19.如权利要求13所述的时钟数据恢复电路，其特征在于，还包括：
分频器，耦接于所述振荡器与所述鉴频鉴相器之间，用以接收所述振荡信号以产生分频信号，其中所述鉴频鉴相器用以接收所述参考时钟信号与所述分频信号，以检测所述参考时钟信号与所述振荡信号之间的相位及频率差。
20.如权利要求19所述的时钟数据恢复电路，其特征在于，所述转换级包括：
第一转换电路，用以使用所述一组增益中的第一增益转换所述第三组误差信号，以产生所述一组输入信号中的第一输入信号，其中当所述选择信号指示出所述时钟数据恢复电路操作在锁相环模式时，所述第一增益设定为第一增益值；当所述选择信号指示出所述时钟数据恢复电路操作在时钟数据恢复模式时，所述第一增益设定为第二增益值；所述第一增益值是所述第二增益值的M倍；以及
第二转换电路，用以使用所述一组增益中的第二增益转换所述第三组误差信号，以产生所述一组输入信号中的第二输入信号，其中所述第二增益在所述锁相环模式中的增益值等于所述第二增益在所述时钟数据恢复模式中的增益值；
其中M由下列式子决定：
Figure FDA0003008495470000061
其中KP_CDR是所述第二增益值，N是所述分频器的分频因子，以及R是所述时钟数据恢复电路操作在所述锁相环模式时截止频率与稳定零点的比值。
21.一种多路复用器电路，其特征在于，包括：
同步电路，用以在参考时钟信号的第一信号沿采样选择信号，以及在所述参考时钟信号的第二信号沿产生使能信号，所述第二信号沿不同于所述第一信号沿，其中所述第一信号沿与所述第二信号沿两者其中的一个是上升沿，而所述第一信号沿与所述第二信号沿两者其中的另一个是下降沿；
第一多路复用器，耦接于所述同步电路，用以接收鉴相器所输出的第一向上信号以及鉴频鉴相器所输出的第二向上信号，以及根据所述使能信号将所述第一向上信号与所述第二向上信号两者其中的一个输出为第一控制信号，以提高振荡器的频率；以及
第二多路复用器，耦接于所述同步电路，用以接收所述鉴相器所输出的第一向下信号以及所述鉴频鉴相器所输出的第二向下信号，以及根据所述使能信号将所述第一向下信号与所述第二向下信号两者其中的一个输出为第二控制信号，以降低所述振荡器的频率。
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