JP2001094420A

JP2001094420A - 位相ロック・ループ回路

Info

Publication number: JP2001094420A
Application number: JP27052399A
Authority: JP
Inventors: Akira Kikuchi; 顕菊池
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-09-24
Filing date: 1999-09-24
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】複数のクロックから１つを選択して同期を確
立するＰＬＬにおいて、高速同期が可能で、雑音帯域が
狭く、回路規模が小さいＰＬＬを提供する。【解決手段】複数の入力クロックから選択した入力ク
ロックを分周する基準分周器と、出力クロックを分周す
る固定分周器及び該基準分周器と同じ分周比を持つ出力
分周器を備え、該基準分周器と該出力分周器の出力の位
相を比較し、位相差に応ずる信号からループ・フィルタ
が抽出する直流分によって電圧制御発振器を制御して出
力クロックを生成するＰＬＬにおいて、入力クロックの
切替当初は該基準分周器及び該出力分周器の分周比を所
定の分周比より小さく設定して同期を行ない、設定した
分周比において同期がとれた後に、一旦全ての分周器を
リセットしてから該基準分周器及び該出力分周器の分周
比を所定の値に切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相ロック・ルー
プ回路に係り、特に、複数のクロック系のクロックから
１つのクロックを選択して、出力クロックを選択された
クロックに同期させる位相ロック・ループ回路におい
て、同期引き込み時間を短縮することができる上に雑音
帯域が狭く、且つ、回路規模が小さい位相ロック・ルー
プ回路に関する。

【０００２】位相ロック・ループ回路の歴史は非常に古
く、１９３０年頃にはラジオ受信機の同期検波回路とし
て紹介された例がある。ただ、その頃には実用化には至
らず、１９５０年代に入ってからテレビ受信機の水平掃
引同期回路に適用されたのが最初であると言われてい
る。

【０００３】その後、位相ロック・ループ回路の適用分
野は急速に広がり、信号の同期という面では、テレビ受
信機の水平同期回路やクロマ回路、デジタル通信機のク
ロック生成回路に用いられ、周波数合成・変換という面
では、シンセサイザや逓倍回路及び分周回路に用いら
れ、周波数変調・位相変調の復調という面では、データ
伝送のモデム、周波数変調受信機のディスクリミネー
タ、衛星通信の受信機における復調回路に用いられ、信
号のトラッキングという面では衛星通信の受信機に用い
られ、更に、周波数制御という面では、発電機やレコー
ド・プレーヤのモータの速度制御に用いられるというよ
うに、極めて広い技術範囲に適用されている。

【０００４】本発明は、特に信号の同期という面からな
されたものであるが、位相ロック・ループ回路の適用分
野が上記の如く極めて広いことに鑑み、本発明を適用し
うる分野もまた極めて広いものがある。

【０００５】さて、当然のことながら、位相ロック・ル
ープ回路には、入力信号に同期する時間が短いことや入
力信号に高速で追従するなど、過渡的な性能が高いこと
が要求される。このためには、位相ロック・ループ回路
のループ利得が大きいことが必要である。

【０００６】一方、ループ利得が大きくなると、位相ロ
ック・ループ回路の雑音帯域が広くなり、入力に含まれ
る雑音や入力信号の位相ジッタによって出力信号の位相
誤差が劣化するという問題が生ずる。

【０００７】従って、位相ロック・ループ回路の設計に
当たっては、上記の矛盾を如何に解決するかが重要なテ
ーマである。

【０００８】言い換えれば、同期引き込み性能が高い上
に雑音帯域が狭い位相ロック・ループ回路の実現が強く
望まれている。その上、衛星搭載機器を初めとして、上
記の位相ロック・ループ回路を適用する装置に対する小
型化の要請は一層強くなっているので、位相ロック・ル
ープ回路自体の更なる小型化もまた一層強くなってきて
いる。

【０００９】

【従来の技術】図２５は、従来の高速同期が可能な位相
ロック・ループ回路の例で、特開平１１−１５０４７４
号公開特許公報「クロック系切り替え時のＰＬＬ同期方
式」にて開示されている位相ロック・ループ回路であ
る。尚、ここでは、入力クロックが２系統から供給され
る例について説明する。

【００１０】図２５において、１０１は系切替信号によ
って２つの入力クロックのうち一方を選択するセレク
タ、１０１ａは系切替信号の論理レベルを反転させて、
２つの入力クロックのうちセレクタ１０１が選択してい
ない方のクロックを選択するセレクタ、１０２はセレク
タ１０１が出力するクロックと出力クロックの位相を比
較して位相差に応じた信号を出力する位相比較器、１０
２ａはセレクタ１０１ａが出力するクロックと出力クロ
ックの位相を比較して位相差に応じた信号を出力する位
相比較器、１０３は位相比較器１０２の出力信号から直
流成分を抽出する低域ろ波器（図では、「ＬＰＦ」と略
記している。以降も、同様に標記する。尚、「ＬＰＦ」
は「Low Pass Filter 」の頭文字をとった略語であ
る。）、１０３ａは位相比較器１０２ａの出力信号から
直流成分を抽出する低域ろ波器、１０４は低域ろ波器１
０３が出力する直流成分を増幅する直流増幅器、１０４
ａは低域ろ波器１０３ａが出力する直流成分を増幅する
直流増幅器、１０５は直流増幅器１０４及び１０４ａの
出力の差をとる、２つの入力端子と出力端子との間の利
得の絶対値が共に１である差動増幅器、１０６は系切替
信号によって閉じて差動増幅器１０５の出力を通過さ
せ、差動増幅器１０５の出力が所定のレベル以下になっ
た時に開いて差動増幅器１０５の出力を遮断するスイッ
チ、１０７はスイッチ１０６の出力と直流増幅器１０４
の出力を加算する加算回路、１０８は位相ロック・ルー
プ回路としての特性を制御するループ・フィルタ（図で
は、「ループフィルタ」と標記しているが、同一のもの
である。以降も、図においては同様に標記する。）、１
０９はループ・フィルタ１０８が出力する直流電圧に応
じて発振周波数を変化させる電圧制御発振器（図では、
「ＶＣＯ」と標記している。以降も、図では同様に標記
する。尚「ＶＣＯ」は「Voltage Controlled Oscillato
r 」の頭文字をとった略語である。）である。そして、
電圧制御発振器１０９の出力が位相比較器１０２及び１
０２ａの一方の入力端子に供給され、帰還ループが形成
される。

【００１１】最初は、図２５の位相ロック・ループ回路
は、入力クロックａに同期して動作しているものとす
る。

【００１２】この状態では、セレクタ１０１は入力クロ
ックａを選択しており、選択された入力クロックａは位
相比較器１０２で電圧制御発振器１０９の出力する出力
クロックと位相比較され、低域ろ波器１０３で位相比較
器１０２の出力信号から直流分が抽出され、直流増幅器
１０４で所定のレベルまで増幅される。

【００１３】この時、スイッチ１０６は開いており、直
流増幅器１０４の出力だけがループ・フィルタ１０８を
経由して電圧制御発振器１０９に供給される。

【００１４】一方、セレクタ１０１ａでは論理レベルが
反転された系切替信号によって入力クロックｂが選択さ
れており、選択された入力クロックｂは位相比較器１０
２ａで電圧制御発振器１０９の出力する出力クロックと
位相比較され、低域ろ波器１０３ａで位相比較器１０２
ａの出力信号から直流分が抽出され、直流増幅器１０４
ａで所定のレベルまで増幅される。

【００１５】直流増幅器１０４の出力は差動増幅器１０
５の反転入力端子に供給され、直流増幅器１０４ａの出
力は差動増幅器１０５の非反転入力端子に供給され、差
動増幅器１０５の出力がスイッチ１０６に供給される。

【００１６】直流増幅器１０４の出力電圧は入力クロッ
クａと出力クロックとの位相差に対応しており、直流増
幅器１０４ａの出力電圧は入力クロックｂと出力クロッ
クとの位相差に対応しているので、差動増幅器１０５の
出力は入力クロックａと入力クロックｂの位相差に対応
するものである。

【００１７】今は、図２５の位相ロック・ループ回路が
入力クロックａに同期している状態を想定しているの
で、スイッチ１０６は開いており、２つの入力クロック
の位相差に対応した差動増幅器１０５の出力電圧は加算
回路１０７に供給されてはいない。

【００１８】上記の状態において、入力クロックが入力
クロックａから入力クロックｂに切り替えられるものと
する。

【００１９】この時、系切替信号によってスイッチ１０
６が閉じ、差動増幅器１０５の出力がスイッチ１０６を
経由して加算回路１０７に供給される。このため、加算
回路１０７の出力はスイッチ１０６の出力分だけ大きく
なり、位相ロック・ループ回路のループ利得が増加す
る。

【００２０】よく知られているように、位相ロック・ル
ープ回路のループ利得が大きくなると同期引き込み時間
は短縮される。

【００２１】そして、直流増幅器１０４の出力は入力ク
ロックａから入力クロックｂに切替が行なわれた後、徐
々に大きくなり、直流増幅器１０４ａの出力は入力クロ
ックａから入力クロックＢに切替が行なわれた後、徐々
に小さくなる。

【００２２】従って、入力クロックａから入力クロック
ｂに切替が行なわれた後、差動増幅器１０５の出力が徐
々に低下してゆく。この差動増幅器１０５の出力が所定
のレベルより小さくなった時にスイッチ１０６を開い
て、直流増幅器１０４の出力のみを電圧制御発振器１０
９に供給することによって、位相ロック・ループ回路の
ループ利得を元に戻してクロック系の切替を終了する。

【００２３】即ち、図２５の構成においては、入力クロ
ックの切替時には、選択されていなかった入力クロック
と出力クロックとの位相差に対応する電圧によって位相
ロック・ループ回路のループ利得を増加させて同期引き
込み時間を短縮し、同期引き込みが終了する頃に位相ロ
ック・ループ回路のループ利得を元に戻して定常状態で
の雑音特性を良好に保つことが可能になる。

【００２４】尚、図２５の構成は、電圧制御発振器１０
９の出力である出力クロックの公称周波数と、２つの入
力クロックの公称周波数が等しいことを想定していると
思われ、出力クロックと選択された入力クロックの位相
を直接比較するようになっているが、一般には出力クロ
ックの公称周波数の方が高いことが多く、位相比較器へ
の帰還路に分周器が挿入されることが多い。

【００２５】

【発明が解決しようとする課題】しかし、上記従来の高
速同期が可能な位相ロック・ループ回路は、図２５に示
されているように、位相比較器１０２と１０２ａ、低域
ろ波器１０３と１０３ａ、直流増幅器１０４と１０４ａ
というように、位相比較器、低域ろ波器及び直流増幅器
を２組備えており、位相ロック・ループ回路の回路規模
を肥大化させている。特に、低域ろ波器及び直流増幅器
はアナログ回路であるために比較的回路規模が大きく、
２組備えることの回路規模の肥大化に対する影響が大き
い。

【００２６】図２５の構成は、２つの入力クロックの一
方を選択して同期クロック源とすることを想定している
ので、位相比較器、低域ろ波器、直流増幅器を２組備え
ていればよいが、更に多数の入力クロックの１つを選択
して同期クロック源とする場合には、位相比較器、低域
ろ波器、直流増幅器の組を入力クロックの数だけ備えて
いる場合があり、位相ロック・ループ回路の回路規模は
更に大きなものになる。

【００２７】先にも記載した如く、位相ロック・ループ
回路は極めて広い技術分野に適用されるようになってい
るが、いずれの技術分野においても位相ロック・ループ
回路を適用する装置、回路の小型化が強く要請されてい
る。

【００２８】従って、位相ロック・ループ回路の回路規
模が大きいことは、位相ロック・ループ回路を適用する
装置や回路にとって非常に大きな不利益となる。

【００２９】尚、図２５の構成において、低域ろ波器と
ループ・フィルタを１つのろ波器に共通化することがで
きるが、この場合においても低域ろ波器の設置位置にル
ープ・フィルタを設置する必要があるので、回路規模の
肥大化という問題は同じである。

【００３０】本発明は、かかる問題に鑑み、複数のクロ
ック系のクロックから１つのクロックを選択して、出力
クロックを選択されたクロックに同期させる位相ロック
・ループ回路において、同期引き込み時間を短縮するこ
とができる上に雑音帯域が狭く、且つ、回路規模が小さ
い位相ロック・ループ回路を提供することを目的とす
る。

【００３１】

【課題を解決するための手段】本発明の第一の手段は、
選択された入力クロックを分周する基準分周器（分周比
Ｍ。ここで、Ｍは正の整数である。）と、出力クロック
を分周する、固定分周器（分周比Ｌ。ここで、Ｌは正の
整数である。）及び出力分周器（分周比Ｍ）を備え、該
基準分周器と出力クロックを分周する分周器の出力の位
相を比較し、双方の位相差に応ずる電圧によって電圧制
御発振器の発振周波数を制御して出力クロックを生成す
る位相ロック・ループ回路において、系切替直後は該基
準分周器及び該出力分周器の分周比を所定の値より小さ
く設定して同期引き込みを行ない、設定した分周比にお
いて同期引き込みが行なわれた後に、一旦全ての分周器
をリセットしてから該基準分周器及び該出力分周器の分
周比を所定の値に切り替える技術である。

【００３２】本発明の第一の手段によれば、位相ロック
・ループ回路のループ利得は、固定分周器の分周比Ｌと
出力分周器の分周比Ｍの積に反比例するので、系切替直
後においては位相ロック・ループ回路のループ利得が大
きくなる。

【００３３】従って、系切替直後に基準分周器と出力分
周器の分周比を所定の値より小さく設定することによっ
て初期の同期引き込みに要する時間を短縮することがで
きる。

【００３４】そして、初期の同期引き込みが終了した時
点で一旦全ての分周器をリセットすることによって、如
何なる場合にも、所定の分周比で動作する基準分周器と
出力分周器の出力の位相差を零にすることができるの
で、初期の同期引き込みの後に再引き込みを行なう必要
がなく、同期引き込み時間を短縮することが可能にな
る。

【００３５】一方、初期の同期引き込みが終了した後に
は基準分周器と出力分周器の分周比を所定の値に切り替
えることによって、位相ロック・ループ回路のループ利
得を所定の値に戻すので、定常状態における位相ロック
・ループ回路の雑音特性を良好に保つことができる。

【００３６】本発明の第二の手段は、選択された入力ク
ロックを分周する基準分周器と、出力クロックを分周す
る、固定分周器及び基準分周器と同じ分周比を持つ出力
分周器を備え、該基準分周器と該出力分周器の出力の位
相を比較し、双方の位相差に応ずる電圧によって電圧制
御発振器の発振周波数を制御して出力クロックを生成す
る位相ロック・ループ回路において、系切替直後は該基
準分周器及び該出力分周器の分周比を所定の値より小さ
く設定すると共に、ループ・フィルタの定数を所定の値
からシフトして初期の同期引き込みを行ない、設定した
分周比と定数において初期の同期引き込みが行なわれた
後に、一旦全ての分周器をリセットしてから該基準分周
器及び該出力分周器の分周比を所定の値に戻すと共に、
ループ・フィルタの特性を所定の特性に戻す技術であ
る。

【００３７】本発明の第二の手段によれば、初期の同期
引き込みを行なう間は位相ロック・ループ回路のループ
利得が大きく設定されており、又、ループ・フィルタの
定数を過渡時の動作に適した値に設定することができる
ので、初期の同期引き込み時間を短縮することができ
る。

【００３８】そして、初期の同期引き込みが終了した時
点で一旦全ての分周器をリセットすることによって、如
何なる場合にも、所定の分周比で動作する基準分周器と
出力分周器の出力の位相差を零にすることができるの
で、初期の同期引き込みの後に再引き込みを行なう必要
がなく、同期引き込み時間を短縮することが可能にな
る。

【００３９】一方、初期の同期引き込みが終了した後に
は基準分周器と出力分周器の分周比を所定の値に戻し、
ループ・フィルタの特性を所定の特性に戻すことによっ
て、位相ロック・ループ回路のループ利得を所定の値に
戻すので、定常状態における位相ロック・ループ回路の
雑音特性を良好に保つことができる。

【００４０】

【発明の実施の形態】図１は、本発明の第一の実施の形
態である。

【００４１】図１において、１は入力クロックａと入力
クロックｂの一方を選択するセレクタ、２はセレクタ１
の出力の周波数を１／Ｍ（Ｍは分周比で、正の整数であ
る）に分周する基準分周器、３は出力クロックの周波数
を１／Ｌ（Ｌは分周比で、正の整数である）に分周する
固定分周器、４は固定分周器３の出力の周波数を１／Ｍ
分周する出力分周器、５は基準分周器２の出力の位相と
出力分周器４の出力の位相を比較して、２つの分周器の
出力間の位相差に応じた電圧を出力する位相比較器、６
は位相比較器５の出力の直流分を抽出すると共に、位相
ロック・ループ回路の特性を制御するループ・フィル
タ、７はループ・フィルタ６の直流出力によって発振周
波数を制御され、選択されている入力クロックに同期し
た出力クロックを生成する電圧制御発振器である。電圧
制御発振器には、通常、発振周波数を制御するための容
量が印加電圧に依存する容量素子を備えた水晶発振器が
用いられる。

【００４２】８は、系切替直後は、分周比切替信号によ
って基準分周器２及び出力分周器４の分周比を所定の値
より小さく設定し、初期の同期引き込みが終了した時に
分周器リセット信号によって全ての分周器をリセットす
ると共に、分周比切替信号によって基準分周器２及び出
力分周器４の分周比を所定の値に切り替える制御回路で
ある。

【００４３】尚、図１では電圧制御発振器７の出力周波
数を固定分周器３で分周し、固定分周器３の出力周波数
を出力分周器で分周する構成を示しているが、電圧制御
発振器７の出力周波数を出力分周器４で分周し、出力分
周器４の出力周波数を固定分周器３で分周する、即ち、
図１とは固定分周器３と出力分周器４を挿入する順序を
逆にした構成でもよいことは、以降の説明で明らかにな
る。そして、このことは、以降の全ての発明の実施の形
態にもあてはまることであるが、いちいち指摘すること
はしない。

【００４４】図２３は、ループ・フィルタの例（その
１）で、完全積分型のループ・フィルタと呼ばれるもの
である。

【００４５】図２３において、６１は演算増幅器、６２
は抵抗値Ｒ₁の抵抗、６３は抵抗値Ｒ₂の抵抗、６４は
容量値Ｃのコンデンサである。

【００４６】図２３の伝達関数Ｆ（ｊω）は、演算増幅
器６１の電圧利得が無限大とみなせる場合、Ｆ（ｊω）＝−（R₂/R₁＋１／ｊωCR₁) （１）となり、低周波ではオクターブ６ｄＢの傾斜で利得が低
下し、高周波では利得が一定値（−（Ｒ₁／Ｒ₂））に
収斂するので、「完全積分型」と呼ばれる。これは又、
演算増幅器を用いたアクティブ・フィルタによって構成
されるので、「アクティブ・フィルタ型」と呼ばれるこ
ともある。

【００４７】図２３に示したループ・フィルタを適用す
ると、図１の構成の位相ロック・ループ回路の固有角周
波数ω_n（「自然角周波数」と呼ばれることもある。）
と減衰率ζは次の式で与えられる。

【００４８】 ω_n＝（(K_P・ K_V) ／(L・M ・C ・R₁))^1/2（２） ζ ＝(C・R₂) ω_n／２（３）ここで、Ｋ_Pは位相比較器５の比較感度〔Ｖ／rad 〕、
Ｋ_Vは電圧制御発振器の変調感度〔rad ／（Ｖ・sec)〕
である。

【００４９】又、ループ利得Ｋは、Ｋ＝（Ｋ_P・Ｋ_V）／（Ｌ・Ｍ）（４）で与えられる。

【００５０】即ち、位相比較器５の比較感度Ｋ_P又は電
圧制御発振器７の変調感度Ｋ_Vを大きくし、又は、出力
クロックを分周する２段の分周器の総合の分周比Ｌ・Ｍ
を小さくするとループ利得を大きくすることができる。

【００５１】又、ループ・フィルタの特性を変化させる
と過渡時の特性を決める固有角周波数ω_nと減衰率ζを
変化させることができる。

【００５２】尚、図２３の構成の前段又は後段に利得可
変の増幅器を挿入することによって、位相ロック・ルー
プ回路のループ利得を可変にすることも可能である。

【００５３】さて、減衰率ζが１以上の時には、同期引
き込み時間をＴ₀とすると、固有角周波数ω_nと同期引
き込み時間Ｔ₀の間には、 ω_n・Ｔ₀＝４．５（５）なる関係が成り立つ。つまり、同期引き込み時間はルー
プ利得の平方根に反比例する。

【００５４】一方、雑音帯域Ｂは、Ｂ＝Ｋ／４＋１／Ｃ・Ｒ₁ （６）で与えられるので、ループ利得が大きい程雑音帯域は広
くなる。

【００５５】この点に鑑み、本発明の本質は、同期引き
込みの過渡時にはループ利得Ｋを大きく設定して同期引
き込み時間を短縮し、定常状態にはループ利得Ｋを所定
の値に切り替えて雑音帯域を狭く保つようにするもので
ある。後で図面も含めて詳細に説明するが、ループ利得
Ｋを所定の値に切り替える時に、全ての分周器のリセッ
トを行なうことが重要になる。

【００５６】併せて、位相ロック・ループ回路の過渡時
の動作に適したループ・フィルタの特性に設定して初期
の同期引き込みを行なわせ、初期の同期引き込みが終了
した時点でループ・フィルタの特性を所定の特性に切り
替えることによって、更に初期の同期引き込み特性を改
善しようとするものである。

【００５７】ところで、ループ・フィルタの構成は図２
３の構成には限定されない。

【００５８】図２４は、ループ・フィルタの例（その
２）で、低周波領域で一旦位相が遅れ、高周波領域で位
相が進む特性を有するので、一般にラグ・リード型のル
ープ・フィルタと呼ばれるものである。

【００５９】図２４において、６２及び６３は抵抗、６
４はコンデンサである。

【００６０】そして、図２４の構成のループ・フィルタ
を図１の構成に適用した場合の固有角周波数ω_n、減衰
率ζ及びループ利得Ｋは、厳密には式（２）乃至式
（４）とは異なるが、ループ利得が大きければ近似的に
式（２）乃至式（４）によって与えられると考えてよ
い。この「ループ利得が大きければ」という仮定は、ル
ープ利得を意識的に大きくして系切替直後の同期引き込
みをさせるという本発明においては、十分に成り立つも
のである。

【００６１】尚、図２４の構成の前段又は後段に利得可
変の増幅器を挿入することによって、位相ロック・ルー
プ回路のループ利得を可変にすることも可能である。

【００６２】ここまでの記載によって、図１の構成の位
相ロック・ループ回路の動作の概要を説明したので、以
降は、制御回路８及び基準分周器２及び出力分周器４の
具体的な構成を示した上で、図１の構成の詳細と動作の
詳細を説明する。

【００６３】図２は、図１の構成における制御回路の構
成例（その１）である。

【００６４】図２において、８１は外部から供給される
系切替信号の論理レベルの変化を検出してパルスを出力
する微分回路である。微分回路８１は、外部から供給さ
れる系切替信号の論理レベルは「１」から「０」に遷移
することも、「０」から「１」に遷移することもあるの
で、立ち上がりを検出する微分回路と立ち下がりを検出
する微分回路とを備え、双方の微分回路の出力の論理和
を出力する構成を有する。

【００６５】８２は微分回路８１が出力するパルスによ
って起動され、論理レベルを「１」に遷移するＪ−Ｋフ
リップ・フロップ、８３はＪ−Ｋフリップ・フロップ８
２の出力によってカウント可能になり、所定のカウント
値に達した時にキャリーを出力するカウンタ、８４はカ
ウンタ８３のキャリー出力の論理レベルを反転して分周
器リセット信号として出力するインバータである。

【００６６】そして、カウンタ８３が出力するキャリー
はＪ−Ｋフリップ・フロップ８２のＫ端子に供給され、
Ｊ−Ｋフリップ・フロップを停止させる。即ち、Ｊ−Ｋ
フリップ・フロップ８２は微分回路８１の出力によって
論理レベルが「１」に遷移し、カウンタ８３が出力する
キャリーによって論理レベルが「０」に遷移して分周比
切替信号を生成する。

【００６７】尚、分周比切替信号の論理レベルが「１」
である時間を任意に設定するためには、カウンタ８３の
カウント開始時にカウント初期値をロードすることが必
要であるが、当業者には容易な技術であるので図２には
このための構成は明示していない。又、カウンタ８３に
カウントさせるためのクロックは、図１のセレクタ１が
選択している入力クロックを供給すればよい。

【００６８】図３は、図１の構成における制御回路の構
成例（その２）である。

【００６９】図３において、８１は外部から供給される
系切替信号の論理レベルの変化を検出してパルスを出力
する微分回路である。微分回路８１は、外部から供給さ
れる系切替信号の論理レベルは「１」から「０」に遷移
することも、「０」から「１」に遷移することもあるの
で、立ち上がりを検出する微分回路と立ち下がりを検出
する微分回路とを備え、双方の微分回路の出力の論理和
を出力する構成を有する。

【００７０】８５は微分回路８１の主力を受けて分周比
切替信号を生成するモノ・ステーブル・マルチ・バイブ
レータである。

【００７１】８６は抵抗、８７はコンデンサである。

【００７２】モノ・ステーブル・マルチ・バイブレータ
８５は、微分回路８１の出力によって論理レベルを
「１」にシフトし、抵抗８６の抵抗値とコンデンサ８７
の容量値によって決まる時定数で減衰する電圧が所定の
電圧以下になった時に論理レベルを「０」にシフトし
て、分周比切替信号を生成する。

【００７３】８１ａはモノ・ステーブル・マルチ・バイ
ブレータ８５の出力の立ち下がりを微分して負のパルス
を出力する微分回路で、微分回路８１ａの出力が分周器
リセット信号となる。

【００７４】図４は、図１の構成における基準分周器の
原理的構成である。

【００７５】図４において、２１は図１におけるセレク
タ１の出力をクロック端子（図では「ＣＬＫ」と標記し
ている。以降も、同様に標記する。）に受けてカウント
を行ない、制御回路８が出力する分周器リセット信号を
リセット端子（図では、「Ｒ」と標記している。以降
も、同様に標記する。）に受けてカウント値をリセット
されるカウンタ、２２は図１の制御回路８が出力する分
周比切替信号を選択信号として、カウンタ２１の所定ビ
ットの出力の一方を選択するセレクタである。

【００７６】図４の構成の場合、カウンタ２１の出力の
ＬＳＢと（Ｍ＋１）ビット目がセレクタ２２に供給され
ている。従って、図１のセレクタの出力を分周比１と分
周比Ｍで分周した出力の一方を切り替えるようになって
いる。

【００７７】ところで、分周比Ｍが大きいとカウンタ２
１のビット数が大きくなり、場合によっては標準的なカ
ウンタとして存在しないこともありうる。この場合に
は、カウンタを２段にして、１段目で中途の分周比まで
分周し、１段目の分周出力を２段目のカウンタに供給し
て最終の分周比まで分周すればよい。この意味で、図４
では「原理的構成」としている。

【００７８】尚、図４は基準分周器の構成であるものと
して説明したが、出力分周器の構成も図４と全く同じに
なる。但し、出力分周器の場合で且つ図１の構成による
ならば、カウンタのクロック端子には図１の固定分周器
の出力を供給する必要がある。

【００７９】又、図１の固定分周器３は、図４の構成に
おいてセレクタ２２を除去し、カウンタ２１の（Ｍ＋
１）ビット目の出力端子から出力をとればよい。

【００８０】さて、図５は、図１の構成の動作を説明す
るタイムチャートで、厳密には図２の構成の制御回路を
用いた場合に対応するタイムチャートである。

【００８１】図５（イ）は系切替信号で、論理レベル
「０」で入力クロックａを選択し、論理レベル「１」で
入力クロックｂを選択するものとして図示している。

【００８２】系切替信号が図２の構成における微分回路
８１に供給されるので、微分回路８１は系切替信号の立
ち上がりを検出して、図示を省略しているパルスを出力
する。

【００８３】微分回路８１が出力するパルスはＪ−Ｋフ
リップ・フロップ８２のＪ端子に供給されるので、Ｊ−
Ｋフリップ・フロップ８２の論理レベルが「１」に遷移
する。これが、図５（ロ）の分周比切替信号の立ち上が
り部に示されている。

【００８４】図２のＪ−Ｋフリップ・フロップ８２の出
力の論理レベルが「１」に遷移すると、カウンタ８３は
カウント可能になり、カウントを開始し、所定のカウン
ト値に到達するとキャリーを出力する。図５においては
キャリーをあらわには図示していないが、図５（ハ）の
分周器リセット信号の論理レベルを反転した信号がキャ
リーである。

【００８５】図２のカウンタ８３が出力するキャリーは
Ｊ−Ｋフリップ・フロップ８２のＫ端子に供給されるの
で、Ｊ−Ｋフリップ・フロップ８２の出力の論理レベル
は「０」に遷移する。これが、図５（ロ）の分周比切替
信号の立ち下がり部に示されている。

【００８６】そして、図２のカウンタ８３のキャリーの
論理レベルを反転した信号が分周器リセット信号として
出力される。

【００８７】即ち、図２のＪ−Ｋフリップ・フロップ８
２の出力端子（図では、「Ｑ」と標記している。以降
も、同様に標記する。）から分周比切替信号が出力さ
れ、インバータ８４から分周器リセット信号が出力され
る。

【００８８】従って、図４において、分周比切替信号の
論理レベルが「０」の時にカウンタ２１の（Ｍ＋１）ビ
ット目の出力を選択し、論理レベルが「１」の時にカウ
ンタ２１のＬＳＢを選択するものとすれば、図１の基準
分周器２又は出力分周器４からは、図５（ロ）の分周比
切替信号の論理レベルが「０」の時に分周比Ｍで分周さ
れた信号が出力され、分周比切替信号の論理レベルが
「１」の時に分周比１で分周された信号（実質的には分
周されない信号である。）が出力される。これを、図５
（ロ）の波形の傍らに「分周比Ｍ」、「分周比１」と記
載して示している。

【００８９】尚、この説明の最初において「厳密には図
２の構成の制御回路に対応するタイムチャートであ
る。」と記載しているのは、図２のカウンタ８３が出力
するキャリーによってＪ−Ｋフリップ・フロップ８２の
論理レベルが「０」に遷移するため、図５（ロ）と図５
（ハ）に示す如く、分周器リセット信号が分周比切替信
号の立ち下がりより先行する点を指している。

【００９０】もし、図３の構成の制御回路を適用するな
らば、モノ・ステーブル・マルチ・バイブレータ８５が
出力する分周比切替信号の立ち下がりを微分回路８１ａ
で検出するので、分周比切替信号の立ち下がりが分周器
リセット信号のパルスより先行することになる。

【００９１】しかし、いずれの場合においても、図１の
位相ロック・ループ回路は同じ動作を保証される。

【００９２】次に、分周比切替時にリセットする必要性
がある理由について説明する。

【００９３】図６は、分周比切替時にリセットする理由
を説明する図（その１）である。

【００９４】図６（イ）は、入力クロックａである。

【００９５】図６（ロ）は、入力クロックｂで、入力ク
ロックａとは位相がπラジアンずれている最悪のケース
を図示している。

【００９６】今、最初には入力クロックａが選択されて
同期がとられている時に、入力クロックｂに切替が行な
われるものとする。従って、図１のセレクタ１の出力は
図６（ハ）の如く、系切替の前後でパルス幅が広がった
波形になる。

【００９７】一方、系切替の直後には、図１の電圧制御
発振器７の出力の位相は、図６（ニ）の如く、それまで
同期していた入力クロックａの位相と同じである。

【００９８】従って、図１のセレクタ１の出力をクロッ
クとしてカウントして分周する基準分周器２のカウント
値と、電圧制御発振器７の出力をクロックとしてカウン
トして分周する出力分周器４のカウント値は、系切替の
後は、図６（ホ）及び図６（ヘ）に示すように入力クロ
ックの１／２周期分だけずれて同じカウント値をとるこ
とになる。

【００９９】図７は、分周比切替時にリセットする理由
を説明する図（その２）である。

【０１００】図７（イ）は図１のセレクタ１の出力、図
７（ロ）は図１の電圧制御発振器７の出力である。

【０１０１】系切替が開始され、未だ新たな入力クロッ
クに同期していない時（図では、「同期引き込み前」と
表現している。）には、図６において説明したように、
セレクタ１の出力と電圧制御発振器７の出力の位相はπ
ラジアンずれており、基準分周器２と出力分周器４のカ
ウント値は入力クロックの１／２周期分だけずれてい
る。これが、図７（ハ）と図７（ニ）の左側の波形に示
されている。尚、「ｍ」は正の整数である。

【０１０２】そして、同期引き込みが進むにつれて、図
１のセレクタ１の出力と電圧制御発振器７の出力の位相
が近づき、同期引き込みが終了すると両者の位相は一致
する。

【０１０３】この時、電圧制御発振器７の出力の位相が
遅れる方向に変化して両者の位相が一致すると、基準分
周器２と出力分周器４のカウント値は、図７（ハ）及び
図７（ニ）の右側の波形に示されるように、出力分周器
４のカウント値と基準分周器２のカウント値は入力クロ
ックの１周期分だけずれることが判る。尚、「ｎ」は正
の整数である。

【０１０４】このように、入力クロックの１周期分だけ
ずれたカウント値を初期値として、分周比が切り替えら
れた後にも分周器を構成するカウンタのカウントが継続
される。

【０１０５】そして、カウント値がｎに達した時に分周
された信号の論理レベルが遷移するものとすると、基準
分周器２が出力と、出力分周器４が出力とには、入力ク
ロックの１周期に相当する位相差が生ずることになる。

【０１０６】即ち、基準分周器２と出力分周器４の分周
比を低く設定して（この場合には分周比は１）初期の同
期引き込みを行ない、図１のセレクタ１の出力と電圧制
御発振器７の出力の位相を一致させたにもかかわらず、
全ての分周器のカウント値をリセットしないままに基準
分周器２と出力分周器４の分周比の切替を行なうと、再
び基準分周器２と出力分周器４の出力に位相差を生じさ
せることになり、その位相差を初期状態として再び引き
込みを行なわせる必要性が生ずる。

【０１０７】しかも、分周比を大きく設定した後、即
ち、分周比を所定の値に設定した後のことであるから、
位相ロック・ループ回路のループ利得を低下させている
ので、再引き込みにかかる時間は長くならざるを得な
い。

【０１０８】一方、基準分周器２と出力分周器４の分周
比の切替を行なうに当たって、全ての分周器のカウント
値をリセットすれば、初期の同期引き込みの後の基準分
周器２と出力分周器４の出力の位相は必ず一致するの
で、上記のような再引き込みを行なう必要がない。結
局、位相ロック・ループ回路の同期引き込み時間を短縮
することができる。

【０１０９】しかも、同期引き込みが完了した後には、
全ての分周器の分周比は所定の値になっているので、以
降は、位相ロック・ループ回路の雑音帯域を狭く保つこ
とができる。

【０１１０】尚、ここでは系切替時に入力クロックａと
入力クロックｂが逆相の場合においてリセットの効果を
説明したが、系切替時に瞬断が生じて分周器のカウント
値にずれが生ずる場合にも初期の同期引き込みが終了し
た後に行なうリセットによって同様な効果を得ることが
できる。

【０１１１】又、ここでは、分周器をカウンタで構成す
る例で説明したが、分周すべき信号をイネーブル端子に
受け、反転出力端子から入力端子に帰還をかけたフリッ
プ・フロップ（図示はしないが、イネーブル端子に供給
される信号の立ち上がり時にフリップ・フロップの出力
の論理レベルがトグルして、１段で入力クロックの周波
数を１／２に分周することができる。）を縦続接続する
構成の分周器においても、初期の同期引き込みが終了し
た時に、基準分周器と出力分周器がトグルする方向が逆
になって、再同期引き込みが必要になることは同じであ
る。

【０１１２】図８は、分周比切替時に分周器をリセット
する場合の同期引き込み特性である。

【０１１３】図８において、縦軸は電圧制御発振器の出
力の相対的な周波数、横軸は時間で、時間軸の単位は２
ｍｓ／目盛（「ｍｓ」は、「milli-second」の略であ
る。）である。

【０１１４】ここでは、図１の基準分周器２と出力分周
器４の分周比が２，０４８に設定されていて、入力クロ
ックに同期がとれている時に、時刻０において、基準分
周器２と出力分周器４の分周比を１に設定して、それま
で同期がとれていた入力クロックとは位相が逆転してい
る入力クロックに切替を行なった場合の同期引き込み特
性を示している。

【０１１５】図８を見れば明らかなように、１０ｍｓ経
過すると新たな入力クロックにほとんど同期がとれてい
る。

【０１１６】この時刻に、全ての分周器のカウント値を
リセットして基準分周器２と出力分周器４の分周比を再
度２，０４８に切り替えても、電圧制御発振器の周波数
はほとんど変動することがなく、分周比１による初期の
同期状態を保っていることが判る。

【０１１７】尚、図８の実測結果は、初期の同期引き込
み開始後１０ｍｓにおいて基準分周器２と出力分周器４
の分周比を２，０４８に戻した時のものであるが、約６
ｍｓ経過後に出力クロックの周波数が公称周波数になっ
た時点で基準分周器２と出力分周器４の分周比を２，０
４８に戻しても、電圧制御発振器の周波数はほとんど変
動することがなく、分周比１による初期の同期状態を保
つことができた。

【０１１８】図９は、分周比固定での同期引き込み特性
である。

【０１１９】図９において、縦軸は電圧制御発振器の出
力の相対的な周波数、横軸は時間で、時間軸の単位は２
００ｍｓ／目盛である。

【０１２０】この場合、図１の構成の基準分周器２と出
力分周器４の分周比を２，０４８に固定したままで、位
相が反転した入力クロックへの切替を行ない、同期引き
込みを行なわせた時の同期引き込み特性を示している。

【０１２１】電圧制御発振器の周波数が一定値に収斂す
るまでに約１．３ｓ（ここで、「ｓ」は「second」の略
である。) も要していることが判る。

【０１２２】即ち、系切替時に基準分周器２と出力分周
器４の分周比を２，０４８から１に設定変更し、初期の
同期引き込みが終了した時点で全ての分周器のカウント
値をリセットして基準分周器２と出力分周器４の分周比
を１から２，０４８に再設定する場合に比較して、同期
引き込みに約１３０倍の時間を要している。

【０１２３】尚、式（５）によれば、分周比の切替によ
る同期引き込み時間の短縮度は、（２，０４８）^1/2≒
４５であるのに対して、上記実測結果では約１３０にな
っており、予測と実測の結果は大きく乖離している。こ
れは、図８にみられるように、電圧制御発振器の出力の
周波数がリンギングを繰り返しながら一定値に収斂して
いることが影響しているとも考えられる。初期の同期引
き込み時、即ち、分周比が１の時の減衰率ζは十分大き
くリンギングを生じない筈である。

【０１２４】しかし、ループ利得も非常に大きくなって
おり、元々図１の構成は非直線特性を有するものである
ためにリンギングが生じ、同期引き込み時間の短縮度も
解析と食い違ったと予測される。

【０１２５】この予測に基づく、更に同期引き込みを高
速にする技術については、後で詳述する。

【０１２６】これで、図１の構成によって位相ロック・
ループ回路の同期引き込みを高速化できることが明白に
なったが、基準分周器２と出力分周器４の分周比を所定
の値に切り替える際に全ての分周器のカウント値をリセ
ットしない場合の同期引き込みの実測結果を示して、全
ての分周器をリセットする効果を更に明らかにしておき
たい。

【０１２７】図１０は、分周比切替時に分周器をリセッ
トしない場合の同期引き込み特性である。

【０１２８】図１０において、縦軸は電圧制御発振器の
出力の相対的な周波数、横軸は時間で、時間軸の単位は
５００ｍｓ／目盛である。

【０１２９】図１０を見れば明らかな如く、時刻０で分
周比を１にして位相が反転している入力クロックに切り
替えて初期の同期引き込みをさせ、同期引き込みが終了
した時に全ての分周器のカウント値をリセットしないで
分周比を２，０４８に切り替える場合、最終的な同期引
き込みに約３．５ｓを要しており、分周比を一定のまま
同期引き込みを行なう場合（図９）より悪い結果になっ
ている。

【０１３０】これで、初期の同期引き込みの後分周比の
再切替を行なう時にリセットすることの重要性を理解で
きるであろう。

【０１３１】さて、図１の構成においては、２つの入力
クロックの１つを選択して同期させる構成を示している
が、実際のシステムではもっと多数の入力クロックの中
から１つの入力クロックを選択して同期させる場合があ
る。

【０１３２】図１１は、入力クロックが多数の場合の図
１の構成の変形である。

【０１３３】図１１において、１ａは多数の入力クロッ
クの中から１つの入力クロックを選択するセレクタ、２
はセレクタ１の出力の周波数を１／Ｍに分周する基準分
周器、３は出力クロックの周波数を１／Ｌに分周する固
定分周器、４は固定分周器３の出力の周波数を１／Ｍに
分周する出力分周器、５は基準分周器２の出力の位相と
出力分周器４の出力の位相を比較して、位相差に応じた
電圧を出力する位相比較器、６は位相比較器５の出力の
直流分を抽出すると共に、位相ロック・ループ回路の特
性を制御するループ・フィルタ７はループ・フィルタ６
の直流出力によって発振周波数を制御され、入力クロッ
クに同期した出力クロックを生成する電圧制御発振器、
８は、系切替直後は、分周比切替信号によって基準分周
器２及び出力分周器４の分周比を所定の値より小さく設
定し、初期の同期引き込みが終了した時に分周器リセッ
ト信号によって全ての分周器をリセットすると共に、分
周比切替信号によって基準分周器２及び出力分周器４の
分周比を所定の値に切り替える制御回路である。

【０１３４】即ち、入力クロックの数が多数あることに
よってセレクタの構成が異なり、入力クロックの数が多
数あることによって系切替信号が複数ビットになるため
に制御回路の構成が異なってくる。そして、それ以外で
は図１の構成と図１１の構成は同じである。

【０１３５】図１２は、図１１の構成における制御回路
の構成例で、図１の構成における制御回路の例として示
した２つの制御回路のうち、図２の構成に対応するもの
である。

【０１３６】図１２において、８８は外部から供給され
る複数ビットの系切替信号の論理和演算をして、系切替
が行なわれることを検出する論理和回路、８１は論理和
回路８８の出力の論理レベルの変化を検出してパルスを
出力する微分回路で、論理和回路８８の出力の論理レベ
ルが「１」に遷移しても「０」に遷移しても正のパルス
を出力できる。

【０１３７】８２は微分回路８１が出力するパルスによ
って起動されるＪ−Ｋフリップ・フロップ、８３はＪ−
Ｋフリップ・フロップ８２の出力によってカウント可能
になり、所定のカウント値に達した時にキャリーを出力
するカウンタ、８４はカウンタ８３のキャリー出力の論
理レベルを反転して分周器リセット信号として出力する
インバータである。

【０１３８】そして、カウンタ８３が出力するキャリー
はＪ−Ｋフリップ・フロップ８２のＫ端子に供給され、
Ｊ−Ｋフリップ・フロップを停止させる。

【０１３９】即ち、Ｊ−Ｋフリップ・フロップ８２は微
分回路８１の出力によって論理レベルが「１」に遷移
し、カウンタ８３が出力するキャリーによって論理レベ
ルが「０」に遷移して分周比切替信号を生成する。

【０１４０】尚、分周比切替信号の論理レベルが「１」
である時間を任意に設定するためには、カウンタ８３の
カウント開始時にカウント初期値をロードすることが必
要であるが、当業者には容易な技術であるので図２には
このための構成を明示していない。又、カウンタ８３に
カウントさせるためのクロックは、図１のセレクタ１が
選択している入力クロックを供給すればよい。

【０１４１】又、図３の構成に対応する制御回路は、図
３の構成において、微分回路８１の前段に、図１２の構
成の論理和回路８８に相当する論理和回路を配置すれば
よい。

【０１４２】ところで、これまでの説明では系切替に伴
って基準分周器と出力分周器の分周比を１に設定して初
期の同期引き込みを行なわせ、然る後に分周比を所定の
分周比Ｍに切り替えるものとして説明してきたが、系切
替に伴って小さな値に設定する分周比は１に限定される
ものではない。

【０１４３】即ち、所定の分周比Ｍより十分に小さい分
周比に設定し、位相ロック・ループ回路のループ利得を
十分に大きく設定して初期の同期引き込みを行なわせれ
ばよい。

【０１４４】又、図１の構成では所定の分周比より十分
に小さい分周比に設定して初期の同期引き込みを行なわ
せ、初期の同期引き込みが終了する頃に所定の分周比に
切り替えるという、分周比の切替を１回で行なう例を示
しているが、分周比の切替を複数回行なうことも可能で
ある。

【０１４５】図１３は、分周比の切替を複数回行なう場
合の制御回路の構成例で、分周比の切替を２回行なう場
合を例に、図２に示した構成の制御回路に対応した構成
を図示している。

【０１４６】図１３において、８１は外部から供給され
る系切替信号の論理レベルの変化を検出してパルスを出
力する微分回路で、論理和回路８８の出力の論理レベル
が「１」に遷移しても「０」に遷移しても正のパルスを
出力できる。

【０１４７】８２及び８２ａは微分回路８１が出力する
パルスによって起動されるＪ−Ｋフリップ・フロップ、
８３及び８３ａはＪ−Ｋフリップ・フロップ８２の出力
によってカウント可能になり、所定のカウント値に達し
た時にキャリーを出力するカウンタ、８８ａはカウンタ
８３及びカウンタ８３ａが出力するキャリーの論理和演
算を行なう論理和回路、８４は論理和回路８８ａの論理
レベルを反転して分周器リセット信号として出力するイ
ンバータである。

【０１４８】そして、カウンタ８３が出力するキャリー
はＪ−Ｋフリップ・フロップ８２のＫ端子に供給され、
Ｊ−Ｋフリップ・フロップ８２を停止させ、カウンタ８
３ａが出力するキャリーはＪ−Ｋフリップ・フロップ８
２ａのＫ端子に供給され、Ｊ−Ｋフリップ・フロップ８
２ａを停止させる。

【０１４９】即ち、Ｊ−Ｋフリップ・フロップ８２とＪ
−Ｋフリップ・フロップ８２ａは微分回路８１の出力に
よって論理レベルが「１」に遷移し、カウンタ８３又は
カウンタ８３ａが出力するキャリーによって論理レベル
が「０」に遷移して２つの異なる分周比切替信号を生成
する。

【０１５０】尚、分周比切替信号の論理レベルが「１」
である時間を任意に設定するためには、カウンタ８３及
びカウンタ８３ａのカウント開始時にカウント初期値を
ロードすることが必要であるが、当業者には容易な技術
であるので図１３にはこのための構成を明示していな
い。又、カウンタ８３及びカウンタ８３ａにカウントさ
せるためのクロックは、図１のセレクタ１が選択してい
る入力クロックを供給すればよい。

【０１５１】図１４は、分周比の切替を複数回行なう場
合の基準分周器の構成例である。

【０１５２】図１４において、２１は図１におけるセレ
クタ１の出力をクロック端子に受けてカウントを行な
い、制御回路８が出力する分周器リセット信号をリセッ
ト端子に受けてカウント値をリセットされるカウンタ、
２２は制御回路８が出力する複数ビットの分周比切替信
号を選択信号として、カウンタ２１の所定ビットの出力
の１つを選択するセレクタである。

【０１５３】図１４の構成の場合、カウンタ２１の出力
のＬＳＢ、（Ｍ₁＋１）ビット目及び（Ｍ₂＋１）ビット
目がセレクタ２２に供給されている。従って、セレクタ
の出力を分周比１と分周比Ｍ₁と分周比Ｍ₂で分周した
出力の１つを選択するようになっている。

【０１５４】尚、図１４は基準分周器の構成であるもの
として説明したが、出力分周器の構成も図１４と全く同
じになる。但し、出力分周器の場合で図１の構成に従う
ものとすれば、図１４のカウンタのクロック端子には図
１の固定分周器の出力を供給すればよい。

【０１５５】そして、図１５は、分周比の切替を複数回
行なう場合の動作を説明するタイムチャートである。

【０１５６】図１５（イ）は、系切替信号で、論理レベ
ル「０」で入力クロックａを選択していて、電圧制御発
振器の出力が入力クロックａに同期しており、この時、
系切替信号の論理レベルを「１」に遷移させて入力クロ
ックｂへの同期に切り替えるものとする。

【０１５７】図１３のカウンタ８３及びカウンタ８３ａ
は異なるカウント値でキャリーを出力するように設定さ
れている。従って、早くキャリーを出力するカウンタの
キャリーをＫ端子に受けるＪ−Ｋフリップ・フロップが
出力する分周比切替信号の論理レベル「１」の時間は、
遅くキャリーを出力するカウンタのキャリーをＫ端子に
受けるＪ−Ｋフリップ・フロップが出力する分周比切替
信号の論理レベル「１」の時間より短くなる。これが、
図１５（ロ）の２つの分周比切替信号に示されている。

【０１５８】そして、例えば、２つの分周比切替信号の
論理レベルが「１、１」の時に図１の基準分周器２と出
力分周器４の分周比を１に設定し、２つの分周比切替信
号の論理レベルが「１、０」の時に基準分周器２と出力
分周器４の分周比を中間の分周比Ｍ₁に設定し、２つの
分周比切替信号の論理レベルが「０、０」の時に基準分
周器２と出力分周器４の分周比を最大の分周比Ｍ₂に設
定すれば、分周比の切替を２回に分けて行なうことがで
きる。

【０１５９】一旦分周比を設定した後の同期引き込みの
動作は、既に説明した動作と同じなので、分周比の切替
を２回行なっても同期引き込みの動作は基本的に変わら
ない。

【０１６０】一方、２つのカウンタが出力するキャリー
の論理和演算をして論理レベルを反転させると分周器リ
セット信号が得られ、この信号によって分周比を切り替
える度に全ての分周器のカウント値をリセットするの
で、初期の同期引き込みの後で分周比の切替を行なう際
に図１の電圧制御発振器７の出力の位相とセレクタ１の
出力の位相が食い違うことはない。

【０１６１】従って、分周比の切替を複数回行なうこと
も可能である。

【０１６２】ただ、図８に実測結果を示したように、１
回の分周比の切替によって初期の同期引き込みで十分に
高速に同期引き込みが行なわれるので、分周比の切替の
回数をあまり多くすることは、主として制御回路の回路
規模を大きくするので好ましくはない。

【０１６３】以上で、図１の構成を基本にする技術に関
する説明を終了する。

【０１６４】図１６は、本発明の第二の実施の形態で、
制御回路によって基準分周器と出力分周器の分周比の切
替を行なうと共に、ループ・フィルタの特性を可変にす
る構成である。

【０１６５】図１６において、１は入力クロックａと入
力クロックｂの一方を選択するセレクタ、２はセレクタ
１の出力の周波数を１／Ｍに分周する基準分周器、３は
出力クロックの周波数を１／Ｌに分周する固定分周器、
４は固定分周器３の出力の周波数を１／Ｍに分周する出
力分周器、５は基準分周器２の出力の位相と出力分周器
４の出力の位相を比較して、位相差に応じた電圧を出力
する位相比較器、６ａは位相比較器５の出力の直流分を
抽出すると共に、位相ロック・ループ回路の特性を制御
するループ・フィルタで、特性を可変にできるループ・
フィルタである。

【０１６６】７はループ・フィルタ６ａの直流出力によ
って発振周波数を制御され、入力クロックに同期した出
力クロックを生成する電圧制御発振器、８は、系切替直
後は、分周比切替信号によって基準分周器２及び出力分
周器４の分周比を所定の値より小さく設定すると共に、
ループ・フィルタの特性を所定の特性からシフトさせ、
初期の同期引き込みが終了した時に分周器リセット信号
によって全ての分周器をリセットすると共に、ループ・
フィルタ６ａの特性を所定の特性に切り替え、且つ、分
周比切替信号によって基準分周器２及び出力分周器４の
分周比を所定の値に切り替える制御回路である。

【０１６７】そして、ループ・フィルタ６ａを除いて
は、図１の構成と同一の構成要素を適用することができ
る。

【０１６８】図１７は、ループ・フィルタの特性を可変
にする構成例で、図３に示したラグ・リード型のループ
・フィルタに有限な増幅度を有する増幅器を付加する構
成において特性を可変にする構成を示している。

【０１６９】図１７において、６２−１と６２−２の直
列接続で構成される抵抗６２は図２４の抵抗６２に該当
する抵抗で、抵抗６２−１の抵抗値と抵抗６２−２の抵
抗値の和は図２４の抵抗６２の抵抗値に等しいものとす
る。

【０１７０】６３は図２４の抵抗６３に該当する抵抗、
６４は図２４のコンデンサ６４に該当するコンデンサ、
６５は開いている時に抵抗６２−１を回路中で活かし、
閉じると抵抗６２−１をショートするアナログ・スイッ
チ、６６は図２４に示した基本的なラグ・リード型ルー
プ・フィルタに付加する、利得が有限な増幅器、６７及
び６８は増幅器６６の出力を分圧する分圧器を構成する
抵抗で、抵抗６８は２つの抵抗６８−１及び６８−２の
直列接続によって構成される。

【０１７１】６５ａは、閉じている時には抵抗６８−２
をショートし、開いている時には抵抗６８−２を回路中
で活かして、抵抗６７及び抵抗６８によって構成される
分圧回路の分圧比を切り替えるアナログ・スイッチであ
る。

【０１７２】アナログ・スイッチ６５によって抵抗６２
−１がショートされると、抵抗６２−１と抵抗６２−２
とで構成される抵抗の抵抗値が小さくなり、固有角周波
数ω _nと減衰率ζが大きくなる。特に、図８に示した実
測結果には、減衰率が十分に大きい筈なのにリンギング
しながら同期引き込みが行なわれていることが示されて
いるので、系切替時に抵抗６２−１をショートして減衰
率ζを更に大きくすると同期引き込み時のリンギングを
消滅させることができる。

【０１７３】又、アナログ・スイッチ６５ａによって、
系切替時には抵抗６８−２を回路中で活かして図１７の
構成の電圧利得を大きく設定し、初期の同期引き込みが
終了した時に抵抗６８−２をショートして図１７の構成
の電圧利得を所定の値に切り替えることによっても、初
期の同期引き込み時に減衰率ζを大きくできるので、同
期引き込み時のリンギングが消滅させることができる。

【０１７４】尚、増幅器６６と分圧器によって構成され
る回路の利得を大きく変化させるためには、抵抗６８−
２の抵抗値を抵抗６８−１の抵抗値より大きく設定して
置けばよい。

【０１７５】図１８は、ループ・フィルタの特性を変更
して初期の同期引き込みをさせる場合の同期引き込み特
性で、系切替時に図１７の抵抗６２−１をショートし、
初期の同期引き込みが終了した時に抵抗６２−１を活か
すようにした時の同期引き込み特性である。

【０１７６】尚、図１７のアナログ・スイッチ６５ａは
ショート状態にして、増幅器６６と上記分圧器よりなる
回路の電圧利得を所定の値に設定している。又、当然、
初期の同期引き込みをさせる時には基準分周器と出力分
周器の分周比を所定の分周比より十分に小さく設定し、
初期の同期引き込み後に分周比を所内の値に切り替える
時には全ての分周器のカウント値のリセットを併せて行
なっている。

【０１７７】図１８において、縦軸は電圧制御発振器の
出力の相対的な周波数、横軸は時間で、時間軸の単位は
２ｍｓ／目盛である。

【０１７８】図１８に示す如く、系切替時に電圧制御発
振器の出力の周波数は一旦大きく変化するが、約２ｍｓ
経過した時にほとんどリンギングせずに一定の周波数に
収斂している。

【０１７９】そして、約２ｍｓ経過した後に、全ての分
周器のカウント値をリセットして、基準分周器と出力分
周器の分周比を所定の値に戻し、更に、図１７の抵抗６
２−１をショートしていたアナログ・スイッチをオープ
ンにした結果、初期の同期引き込みの状態を保つことが
できている。

【０１８０】即ち、図８に示した同期引き込み特性より
更に高速な同期引き込み特性が得られている。

【０１８１】尚、図１７に示した如き、ループ・フィル
タの電圧利得を可変にする方式によっても同様な結果を
得ることができる。

【０１８２】又、図２３に示した完全積分型のループ・
フィルタにおいて、抵抗６２を分割して、切替当初は抵
抗６２の抵抗値を小さく設定し、初期の同期引き込み終
了後に抵抗６２の抵抗値を元に戻しても、同様な結果を
得ることができる。

【０１８３】しかし、同じような実測結果の羅列になる
だけであるので、図示した上の説明は省略したい。

【０１８４】図１９は、本発明の第三の実施の形態であ
る。

【０１８５】図１９において、１は入力クロックａと入
力クロックｂの一方を選択するセレクタ、２はセレクタ
１の出力の周波数を１／Ｍに分周する基準分周器、３は
出力クロックの周波数を１／Ｌに分周する固定分周器、
４は固定分周器３の出力の周波数を１／Ｍに分周する出
力分周器、５は基準分周器２の出力の位相と出力分周器
４の出力の位相を比較して、位相差に応じた電圧を出力
する位相比較器、６は位相比較器５の出力の直流分を抽
出すると共に、位相ロック・ループ回路の特性を制御す
るループ・フィルタ７はループ・フィルタ６の直流出力
によって発振周波数を制御され、入力クロックに同期し
た出力クロックを生成する電圧制御発振器、８ｂは、系
切替直後は、分周比切替信号によって基準分周器２及び
出力分周器４の分周比を所定の値より小さく設定し、初
期の同期引き込みが終了した時にループ・フィルタ６の
出力によって生成する分周器リセット信号によって全て
の分周器をリセットすると共に、ループ・フィルタ６の
出力によって生成する分周比切替信号によって基準分周
器２及び出力分周器４の分周比を所定の値に切り替える
制御回路である。

【０１８６】図２０は、図１９の構成における制御回路
の構成例（その１）である。

【０１８７】図２０において、８１は外部から供給され
る系切替信号を微分して、系切替信号の立ち上がりを検
出する微分回路で、系切替信号の立ち上がりも立ち下が
りも検出してパルスを出力することができる。

【０１８８】８２は微分回路８１が出力するパルスをＪ
端子に受けて論理レベルを「１」に遷移するＪ−Ｋフリ
ップ・フロップ、８９は、図１９のループ・フィルタ６
の出力を受けて、基準出力との比較をして、ループ・フ
ィルタの出力が基準出力より大きいか小さいかを検出す
る比較回路、９０、９０ａ及び９０ｂは比較回路８９の
出力をシフトするシフト・レジスタを構成するフリップ
・フロップ、９１はフリップ・フロップ９０、フリップ
・フロップ９０ａ及びフリップ・フロップ９０ｂの出力
の論理積演算を行なって、比較回路８９の出力に対して
保護をかける論理積回路である。

【０１８９】そして、論理積回路９１の出力をＪ−Ｋフ
リップ・フロップ８２のＫ端子に供給して、Ｊ−Ｋフリ
ップ・フロップ８２の論理レベルを「０」に遷移させ
て、分周比切替信号とする。

【０１９０】又、８１ａはＪ−Ｋフリップ・フロップの
出力の論理レベルが「０」に遷移することを検出するパ
ルスを生成して、分周器リセット信号として出力する微
分回路である。

【０１９１】即ち、例えば図２の構成の制御回路が予め
設定された時間のパルスを有する分周比切替信号を生成
するのに対して、図２０の構成の制御回路は初期の同期
引き込みの状況を、図１９のループ・フィルタ６の出力
が所定のレベル以下を保ったことを判定して分周比切替
信号を生成する。

【０１９２】従って、図２０の構成の制御回路を用いる
図１９の位相ロック・ループ回路は、初期の同期引き込
み特性の推移を予測することが困難でも、分周比切替信
号を簡単に生成して同期引き込み動作を制御することが
可能であるという利点がある。

【０１９３】具体的には、初期の同期引き込み特性の予
測がつきにくいために、試験調整して分周比切替信号の
パルス幅を設定する必要性が生ずることがあるが、図１
９の構成の位相ロック・ループ回路では初期の同期引き
込みが終了したことを回路が判断して分周比切替信号を
生成するので、試験調整が不要になるという利点が生ず
る。

【０１９４】その他は、図１９の構成は図１の構成と同
様であるので、これ以上の説明は省略したい。

【０１９５】図２１は、図１９の構成における制御回路
の構成例（その２）である。

【０１９６】図２１において、８１は外部から供給され
る系切替信号を微分して、系切替信号の立ち上がりを検
出する微分回路で、系切替信号の立ち上がりも立ち下が
りも検出してパルスを出力することができる。

【０１９７】８２は微分回路８１が出力するパルスをＪ
端子に受けて論理レベルを「１」に遷移するＪ−Ｋフリ
ップ・フロップ、９２は抵抗、９３はコンデンサで、抵
抗９２とコンデンサ９３は不完全な平均値検出回路を構
成する。

【０１９８】８９は、図１９のループ・フィルタ６の出
力を受けて、基準電圧との比較をして、ループ・フィル
タの出力が基準電圧より小さくなることを検出する比較
回路、そして、比較回路８９の出力をＪ−Ｋフリップ・
フロップ８２のＫ端子に供給して、Ｊ−Ｋフリップ・フ
ロップ８２の論理レベルを「０」に遷移させて、分周比
切替信号とする。

【０１９９】又、８１ａはＪ−Ｋフリップ・フロップの
出力の論理レベルが「０」に遷移することを検出するパ
ルスを生成して、分周器リセット信号として出力する微
分回路である。

【０２００】即ち、図２の構成の制御回路が予め設定さ
れた時間のパルスを有する分周比切替信号を生成するの
に対して、図２１の構成の制御回路は初期の同期引き込
みの状況を判定して分周比切替信号を生成する。

【０２０１】従って、初期の同期引き込み特性の予測が
つきにくくても、分周比切替信号を簡単に生成すること
ができるという利点がある。

【０２０２】具体的には、初期の同期引き込み特性の予
測がつきにくいために、試験調整して分周比切替信号の
パルス幅を設定する必要性が生ずることがあるが、図２
０の構成の位相ロック・ループ回路では初期の同期引き
込みが終了したことを回路が判断して分周比切替信号を
生成するので、試験調整が不要になるという利点が生ず
る。

【０２０３】ところで、「抵抗９２とコンデンサ９３は
不完全な平均値検出回路を構成する。」と記載したが、
これは次のような意味である。即ち、抵抗９２とコンデ
ンサ９３とによって決まる時定数が十分に大きいと、例
えば図８に示した同期引き込み特性のようにリンギング
する場合に、リンギング波形の平均値を保持することに
なるので、初期の同期引き込みが終了したことの検出が
遅れる。

【０２０４】これを避けるために、リンギングの周期の
オーダーの時定数にしておく（不完全な平均値回路にし
ておく。）ことによって、初期の同期引き込みが終了し
たことの検出が遅れるのを防止するという意味である。

【０２０５】その他は、図１９の構成は図１の構成と同
様であるので、これ以上の説明は省略したい。

【０２０６】図２２は、本発明の第四の実施の形態であ
る。

【０２０７】図２２において、１は入力クロックａと入
力クロックｂの一方を選択するセレクタ、２はセレクタ
１の出力の周波数を１／Ｍに分周する基準分周器、３は
出力クロックの周波数を１／Ｌに分周する固定分周器、
４は固定分周器３の出力の周波数を１／Ｍに分周する出
力分周器、５は基準分周器２の出力の位相と出力分周器
４の出力の位相を比較して、位相差に応じた電圧を出力
する位相比較器、６は位相比較器５の出力の直流分を抽
出すると共に、位相ロック・ループ回路の特性を制御す
るループ・フィルタ、７はループ・フィルタ６の直流出
力によって発振周波数を制御され、入力クロックに同期
した出力クロックを生成する電圧制御発振器、８ｂは、
系切替直後は、ループ・フィルタ６の出力から生成する
分周比切替信号によって基準分周器２及び出力分周器４
の分周比を所定の値より小さく設定すると共に、ループ
・フィルタを所定の特性とは異なる特性に設定し、初期
の同期引き込みが終了した時にループ・フィルタ６の出
力によって生成する分周器リセット信号によって全ての
分周器をリセットし、ループ・フィルタ６の出力によっ
て生成する分周比切替信号によって基準分周器２及び出
力分周器４の分周比を所定の値に戻すと共に、ループ・
フィルタ６を所定の特性に切り替える制御回路である。

【０２０８】即ち、図１６の構成に用いられる制御回路
が予め設定された時間のパルスを有する分周比切替信号
を生成するのに対して、図２１の構成に用いられる制御
回路は初期の同期引き込みの状況を判定して分周比切替
信号を生成する。

【０２０９】従って、初期の同期引き込み特性の予測が
つきにくくても、分周比切替信号を簡単に生成すること
ができるという利点がある。具体的には、初期の同期引
き込み特性の予測がつきにくいために、試験調整して分
周比切替信号のパルス幅を設定する必要性が生ずること
があるが、図２２の構成の位相ロック・ループ回路では
初期の同期引き込みが終了したことを回路が判断して分
周比切替信号を生成するので、試験調整が不要になると
いう利点が生ずる。

【０２１０】その他は、図２２の構成は図１６の構成と
同様である。又、制御回路の構成は図２０又は図２１に
示したものと同じである。従って、これ以上の説明は省
略したい。

【０２１１】

【発明の効果】本発明の第一の手段によれば、位相ロッ
ク・ループ回路のループ利得は、固定分周器の分周比Ｌ
と出力分周器の分周比Ｍの積に反比例するので、系切替
直後においては位相ロック・ループ回路のループ利得が
大きくなる。

【０２１２】従って、系切替直後に分周比を小さく設定
することによって初期の同期引き込みに要する時間を短
縮することができる。

【０２１３】そして、初期の同期引き込みが終了した時
点で一旦全ての分周器をリセットすることによって、如
何なる場合にも、所定の分周比で動作する基準分周器と
出力分周器の出力の位相差を零にすることができるの
で、初期の同期引き込みの後に再引き込みを行なうこと
がなく、同期引き込み時間を短縮することが可能にな
る。

【０２１４】一方、初期の同期引き込みが終了した後に
は基準分周器と出力分周器の分周比を所定の値に切り替
えることによって、位相ロック・ループ回路のループ利
得を所定の値に切り替えるので、定常状態における位相
ロック・ループ回路の雑音特性を良好に保つことができ
る。

【０２１５】本発明の第二の手段によれば、初期の同期
引き込みを行なう間は位相ロック・ループ回路のループ
利得が大きく設定されており、ループ・フィルタの定数
を過渡時の動作に適した値に設定することができるの
で、初期の同期引き込み時間を短縮することができる。

【０２１６】そして、初期の同期引き込みが終了した時
点で一旦全ての分周器をリセットすることによって、如
何なる場合にも、所定の分周比で動作する基準分周器と
出力分周器の出力の位相差を零にすることができるの
で、初期の同期引き込みの後に再引き込みを行なうこと
がなく、同期引き込み時間を短縮することが可能にな
る。

【０２１７】一方、初期の同期引き込みが終了した後に
は基準分周器と出力分周器の分周比を所定の値に戻し、
ループ・フィルタの定数を所定の値に切り替えることに
よって、位相ロック・ループ回路のループ利得を所定の
値に切り替えるので、定常状態における位相ロック・ル
ープ回路の雑音特性を良好に保つことができる。

【０２１８】さらに、上記本発明の第一の手段及び本発
明の第二の手段において、分周比切替信号をループ・フ
ィルタの出力が所定のレベル以下になったことを検出し
て生成すれば、分周比切替信号のパルス幅の予測が困難
な場合にも容易に分周比切替信号を生成することができ
る。

【０２１９】そして、上記本発明によれば、特定の回路
を重複して持つ必要性が全くないので、位相ロック・ル
ープ回路の回路規模の肥大化を避けることができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態。

【図２】図１の構成における制御回路の構成例（その
１）

【図３】図１の構成における制御回路の構成例（その
２）

【図４】図１の構成における基準分周器の原理的構
成。

【図５】図１の構成の動作を説明するタイムチャー
ト。

【図６】分周比切替時にリセットする理由を説明する
図（その１）。

【図７】分周比切替時にリセットする理由を説明する
図（その２）。

【図８】分周比切替時に分周器をリセットする場合の
同期引き込み特性。

【図９】分周比固定での同期引き込み特性。

【図１０】分周比切替時に分周器をリセットしない場
合の同期引き込み特性。

【図１１】入力クロックが多数の場合の図１の構成の
変形。

【図１２】図１１の構成における制御回路の構成例。

【図１３】分周比の切替を複数回行なう場合の制御回
路の構成例。

【図１４】分周比の切替を複数回行なう場合の基準分
周器の構成例。

【図１５】分周比の切替を複数回行なう場合の動作を
説明するタイムチャート。

【図１６】本発明の第二の実施の形態。

【図１７】ループ・フィルタの特性を可変にする構成
例。

【図１８】ループ・フィルタの特性を変更して初期の
同期引き込みをさせる場合の同期引き込み特性。

【図１９】本発明の第三の実施の形態。

【図２０】図１９の構成における制御回路の構成例
（その１）。

【図２１】図１９の構成における制御回路の構成例
（その２）。

【図２２】本発明の第四の実施の形態。

【図２３】ループ・フィルタの例（その１）。

【図２４】ループ・フィルタの例（その２）。

【図２５】従来の高速同期が可能な位相ロック・ルー
プ回路の例。

【符号の説明】

１セレクタ１ａセレクタ２基準分周器３固定分周器４出力分周器５位相比較器６ループ・フィルタ（ループフィルタ）６ａループ・フィルタ（ループフィルタ）７電圧制御発振器（ＶＣＯ）８制御回路８ａ制御回路８ｂ制御回路２１カウンタ２２セレクタ２２ａセレクタ６１演算増幅器６２抵抗６２−１抵抗６２−２抵抗６３抵抗６４コンデンサ６５アナログ・スイッチ６５ａアナログ・スイッチ６６増幅器６７抵抗６８抵抗６８−１抵抗６８−２抵抗８１微分回路８１ａ微分回路８２Ｊ−Ｋフリップ・フロップ８２ａＪ−Ｋフリップ・フロップ８３カウンタ８３ａカウンタ８４インバータ８５モノ・ステーブル・マルチ・バイブレータ８６抵抗８７コンデンサ８８論理和回路８８ａ論理和回路８９比較回路９０フリップ・フロップ９０ａフリップ・フロップ９０ｂフリップ・フロップ９１論理積回路９２抵抗９３コンデンサ１０１セレクタ１０１ａセレクタ１０２位相比較器１０２ａ位相比較器１０３低域ろ波器（ＬＰＦ）１０３ａ低域ろ波器（ＬＰＦ）１０４直流増幅器１０４ａ直流増幅器１０５差動増幅器１０６スイッチ１０７加算回路１０８ループ・フィルタ１０９電圧制御発振器（ＶＣＯ）

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Claims

【特許請求の範囲】

【請求項１】複数の入力クロックから選択された入力
クロックを分周する基準分周器と、出力クロックを分周
する、固定分周器及び該基準分周器と同じ分周比を持つ
出力分周器を備え、基準分周器と出力クロックを分周する二の分周器の出力
の位相を比較し、双方の位相差に応ずる信号からループ
・フィルタが抽出する直流分によって電圧制御発振器の
発振周波数を制御して、選択された入力クロックに同期
した出力クロックを生成する位相ロック・ループ回路に
おいて、入力クロックの切替直後は該基準分周器及び該出力分周
器の分周比を所定の分周比より小さく設定して同期引き
込みを行ない、設定した分周比において同期引き込みが行なわれた後
に、一旦全ての分周器をリセットしてから該基準分周器
及び該出力分周器の分周比を所定の値に切り替えること
を特徴とする位相ロック・ループ回路。
【請求項２】複数の入力クロックから選択された入力
クロックを分周する基準分周器と、出力クロックを分周
する、固定分周器及び該基準分周器と同じ分周比を持つ
出力分周器を備え、基準分周器と出力クロックを分周する二の分周器の出力
の位相を比較し、双方の位相差に応ずる信号からループ
・フィルタが抽出する直流分によって電圧制御発振器の
発振周波数を制御して、選択された入力クロックに同期
した出力クロックを生成する位相ロック・ループ回路に
おいて、入力クロックの切替直後は該基準分周器及び該出力分周
器の分周比を所定の分周比より小さく設定すると共に、
該ループ・フィルタを所定の特性とは異なる特性に設定
して同期引き込みを行ない、設定した分周比と設定したループ・フィルタの特性にお
いて同期引き込みが行なわれた後に、一旦全ての分周器
をリセットしてから該基準分周器及び該出力分周器の分
周比を所定の値に切り替えると共に、該ループ・フィル
タの特性を所定の特性に切り替えることを特徴とする位
相ロック・ループ回路。
【請求項３】請求項１に記載の位相ロック・ループ回
路において、上記基準分周器と上記出力分周器の分周比
を切り替える信号を、上記ループ・フィルタの出力が所
定のレベルになったことを検出して生成することを特徴
とする位相ロック・ループ回路。
【請求項４】請求項２に記載の位相ロック・ループ回
路において、上記基準分周器と上記出力分周器の分周比
及び上記ループ・フィルタの特性を切り替える信号を、
上記ループ・フィルタの出力が所定のレベルになったこ
とを検出して生成することを特徴とする位相ロック・ル
ープ回路。