JP2970843B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（フェイズロ
ックドループ）回路に関し、特にデータ伝送装置内のク
ロック供給部に装備されるＰＬＬ回路に関するものであ
る。
ックドループ）回路に関し、特にデータ伝送装置内のク
ロック供給部に装備されるＰＬＬ回路に関するものであ
る。
【０００２】
【従来の技術】データ伝送装置においては、ＰＬＬ回路
は装置内のクロック部に実装されており、局舎内のクロ
ック供給装置等からのタイミングに同期し、伝送装置内
で使用されるタイミングを生成するために使用されてい
る。
は装置内のクロック部に実装されており、局舎内のクロ
ック供給装置等からのタイミングに同期し、伝送装置内
で使用されるタイミングを生成するために使用されてい
る。
【０００３】図４は代表的なＰＬＬ回路のブロック図で
あり、ＶＣＸＯ（電圧制御水晶発振器）１７は伝送装置
内で使用されるクロックを生成するものである。このＶ
ＣＸＯ１７の出力クロックは分周器１９にて分周されて
位相比較器１５の一入力となる。この位相比較器１５の
他入力には、入力クロックの分周器１８による分周クロ
ックが供給されており、位相比較器１５にて、両クロッ
クの位相比較がなされる。この位相比較出力はループフ
ィルタ１６により高周波成分が除去されて位相誤差成分
に応じた電圧となり、これがＶＣＸＯ１７の制御電圧と
して使用されるようになっている。
あり、ＶＣＸＯ（電圧制御水晶発振器）１７は伝送装置
内で使用されるクロックを生成するものである。このＶ
ＣＸＯ１７の出力クロックは分周器１９にて分周されて
位相比較器１５の一入力となる。この位相比較器１５の
他入力には、入力クロックの分周器１８による分周クロ
ックが供給されており、位相比較器１５にて、両クロッ
クの位相比較がなされる。この位相比較出力はループフ
ィルタ１６により高周波成分が除去されて位相誤差成分
に応じた電圧となり、これがＶＣＸＯ１７の制御電圧と
して使用されるようになっている。
【０００４】ＰＬＬ回路全体の特性であるロックアップ
タイム（ループがロックする時間、すなわち周波数、位
相がロックする時間）、キャプチャレンジ（ロックはず
れ状態からロックできる周波数範囲）、ロックレンジ
（ロックしている状態からはずれる周波数範囲）等は、
位相比較器１５、フィルタ１６の利得等の特性により定
まるが、伝送装置の装置内クロック供給部に実装される
ＰＬＬ回路は、出力クロックのジッタを少なくするため
に、基本的には、ループゲインが低くかつロックレンジ
が狭い特性が要求される。
タイム（ループがロックする時間、すなわち周波数、位
相がロックする時間）、キャプチャレンジ（ロックはず
れ状態からロックできる周波数範囲）、ロックレンジ
（ロックしている状態からはずれる周波数範囲）等は、
位相比較器１５、フィルタ１６の利得等の特性により定
まるが、伝送装置の装置内クロック供給部に実装される
ＰＬＬ回路は、出力クロックのジッタを少なくするため
に、基本的には、ループゲインが低くかつロックレンジ
が狭い特性が要求される。
【０００５】しかしながら、クロック供給部の立上げ時
や、入力クロックがない場合から復旧する場合には、ロ
ックアップタイムが長くなり、正確なクロックを出力す
るまでに時間がかかることになる。そのために、クロッ
ク供給部の出力クロックを使用する主信号伝送部でのデ
ータエラー等が生じてしまうことになる。
や、入力クロックがない場合から復旧する場合には、ロ
ックアップタイムが長くなり、正確なクロックを出力す
るまでに時間がかかることになる。そのために、クロッ
ク供給部の出力クロックを使用する主信号伝送部でのデ
ータエラー等が生じてしまうことになる。
【０００６】そこで、かかる問題を解決すべく、例え
ば、特開平６−３８１１６号公報には、ＶＣＸＯとし
て、同期引込み（ロックアップ）までは変換利得の小さ
いものを使用し、所定時間経過して同期引込み完了後は
変換利得の大きいものを使用するようにＶＣＸＯを切替
えることで、ＰＬＬ回路の高速ロックと高精度化を図る
技術が開示されている。
ば、特開平６−３８１１６号公報には、ＶＣＸＯとし
て、同期引込み（ロックアップ）までは変換利得の小さ
いものを使用し、所定時間経過して同期引込み完了後は
変換利得の大きいものを使用するようにＶＣＸＯを切替
えることで、ＰＬＬ回路の高速ロックと高精度化を図る
技術が開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、当該公
報の技術では、変換利得特性の相違する２個のＶＣＸＯ
を単に切替えるということのみが示されているにすぎ
ず、その切替えタイミングプに関しては、タイマによる
一定時間経過後にのみ切替えるとのみ開示されている。
そのために、当該切替え時に、ループが乱され（外乱が
発生したことと等価である）、よって安定性に欠けると
いう欠点がある。
報の技術では、変換利得特性の相違する２個のＶＣＸＯ
を単に切替えるということのみが示されているにすぎ
ず、その切替えタイミングプに関しては、タイマによる
一定時間経過後にのみ切替えるとのみ開示されている。
そのために、当該切替え時に、ループが乱され（外乱が
発生したことと等価である）、よって安定性に欠けると
いう欠点がある。
【０００８】そこで、本発明はかかる従来技術の欠点を
解決すべくなされたものであって、その目的とするとこ
ろは、伝送装置内のクロック供給部の立上げ時や入力ク
ロックの復旧時に高速追従を可能とし、ロック後にはジ
ッタのない安定動作を可能とすると共に、かつ高速追従
状態からロック状態への移行をスムーズに行うことが可
能なＰＬＬ回路を提供することである。
解決すべくなされたものであって、その目的とするとこ
ろは、伝送装置内のクロック供給部の立上げ時や入力ク
ロックの復旧時に高速追従を可能とし、ロック後にはジ
ッタのない安定動作を可能とすると共に、かつ高速追従
状態からロック状態への移行をスムーズに行うことが可
能なＰＬＬ回路を提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、定常動
作時においてループを形成する第１のフェイズロックド
ループと、この第１のフェイズロックドループよりもよ
り高速でロックアップタイムがより短い第２のフェイズ
ロックドループと、前記第１及び第２のフェイズロック
ドループを選択的に切替える選択制御手段とを含み、前
記選択制御手段は、ループ引込み指示に応答して前記第
２のフェイズロックドループを選択起動せしめ、予め定
められた一定時間経過後でかつ前記第１及び第２のフェ
イズロックドループ内の両位相比較出力の差が略最小と
なるタイミングで前記第１のフェイズロックドループを
選択するようにしたことを特徴とするＰＬＬ回路が得ら
れる。
作時においてループを形成する第１のフェイズロックド
ループと、この第１のフェイズロックドループよりもよ
り高速でロックアップタイムがより短い第２のフェイズ
ロックドループと、前記第１及び第２のフェイズロック
ドループを選択的に切替える選択制御手段とを含み、前
記選択制御手段は、ループ引込み指示に応答して前記第
２のフェイズロックドループを選択起動せしめ、予め定
められた一定時間経過後でかつ前記第１及び第２のフェ
イズロックドループ内の両位相比較出力の差が略最小と
なるタイミングで前記第１のフェイズロックドループを
選択するようにしたことを特徴とするＰＬＬ回路が得ら
れる。
【００１０】そして、前記選択制御手段は、前記ループ
引込み指示に応答して前記一定時間を計時するタイマ手
段と、前記第１及び第２のフェイズロックドループ内の
前記両位相比較出力の差が最小となるタイミングを検出
する手段と、この検出出力と前記タイマ手段による計時
出力とに応じて切替えをなす手段とを有することを特徴
とする。
引込み指示に応答して前記一定時間を計時するタイマ手
段と、前記第１及び第２のフェイズロックドループ内の
前記両位相比較出力の差が最小となるタイミングを検出
する手段と、この検出出力と前記タイマ手段による計時
出力とに応じて切替えをなす手段とを有することを特徴
とする。
【００１１】本発明の作用を述べると、立上げ時やクロ
ック断後の再立上げ時には、ゲインの大なる高速追従可
能なＰＬＬを動作させ、ロック後の定常動作時にはゲイ
ンの小なる低速追従型のＰＬＬを動作させるように選択
切替え制御を行う。こうすることで、高速追従を行いか
つジッタのない安定なＰＬＬ回路が得られ、更に、ＰＬ
Ｌの切替えタイミングを、両ＰＬＬ内の位相比較出力の
差が略最小となるタイミングとすることで、切替え時に
も系の乱れのない安定した動作が可能である。
ック断後の再立上げ時には、ゲインの大なる高速追従可
能なＰＬＬを動作させ、ロック後の定常動作時にはゲイ
ンの小なる低速追従型のＰＬＬを動作させるように選択
切替え制御を行う。こうすることで、高速追従を行いか
つジッタのない安定なＰＬＬ回路が得られ、更に、ＰＬ
Ｌの切替えタイミングを、両ＰＬＬ内の位相比較出力の
差が略最小となるタイミングとすることで、切替え時に
も系の乱れのない安定した動作が可能である。
【００１２】
【発明の実施の形態】以下に、発明の実施の形態につき
図面を参照しつつ詳述する。
図面を参照しつつ詳述する。
【００１３】図１は本発明の一実施の形態を示すブロッ
ク図である。図１において、ＶＣＸＯ３は入力電圧Ｖi
に対してｆ（vi）の特性を持つ発振器であり、ｖ0 の時
に、ｆo の周波数を出力するものとする。フィルタは２
種類のＰＬＬを切替えた時の高周波成分を吸収する。Ｐ
ＬＬ回路切替用セレクタ５は高速追従型ＰＬＬ１の出力
と低速安定型ＰＬＬ２の出力をＰＬＬ回路選択制御回路
６の制御により切替えを行う。
ク図である。図１において、ＶＣＸＯ３は入力電圧Ｖi
に対してｆ（vi）の特性を持つ発振器であり、ｖ0 の時
に、ｆo の周波数を出力するものとする。フィルタは２
種類のＰＬＬを切替えた時の高周波成分を吸収する。Ｐ
ＬＬ回路切替用セレクタ５は高速追従型ＰＬＬ１の出力
と低速安定型ＰＬＬ２の出力をＰＬＬ回路選択制御回路
６の制御により切替えを行う。
【００１４】高速追従型ＰＬＬ１はキャプチャレンジが
広く、ロックアップタイムが短い特性を持つＰＬＬであ
る。そのＰＬＬ１を構成する比較器１２は比較周波数を
高くし、キャプチャレンジが広い特性を持つ比較器であ
り、フィルタ１０は、利得（ゲイン）が高く、短いロッ
クアップタイムの特性を持つループフィルタである。
広く、ロックアップタイムが短い特性を持つＰＬＬであ
る。そのＰＬＬ１を構成する比較器１２は比較周波数を
高くし、キャプチャレンジが広い特性を持つ比較器であ
り、フィルタ１０は、利得（ゲイン）が高く、短いロッ
クアップタイムの特性を持つループフィルタである。
【００１５】低速安定型ＰＬＬ２はロックレンジが狭
く、ゲインが低い特性を有し、また保持機能が高い（ロ
ックアップタイムが長い）特性を持つＰＬＬである。そ
のＰＬＬ２を構成する位相比較１３は、低い比較周波数
で比較をし、ロックレンジが狭い比較器であり、フィル
タ１１は、利得（ゲイン）が低く、時定数の大きい特性
を持つ比較器である。
く、ゲインが低い特性を有し、また保持機能が高い（ロ
ックアップタイムが長い）特性を持つＰＬＬである。そ
のＰＬＬ２を構成する位相比較１３は、低い比較周波数
で比較をし、ロックレンジが狭い比較器であり、フィル
タ１１は、利得（ゲイン）が低く、時定数の大きい特性
を持つ比較器である。
【００１６】入力クロック断検出回路９は入力クロック
ｆi の断を検出し断情報を高速ロックアップタイマー回
路８に通知する。高速ロックアップタイマー回路８は高
速追従型ＰＬＬ１のロックアップタイムに等しい時間
（ＰＬＬ１がロックするに充分な時間）を計時するタイ
マーを持ち、リセット信号及びクロック断情報により、
（リセット信号＋高速追従型ＰＬＬ１のロックアップタ
イム）分の信号または、（クロック断継続時間＋高速追
従型ＰＬＬ１のロックアップタイム）分の信号をＰＬＬ
回路選択制御回路６に出力する。
ｆi の断を検出し断情報を高速ロックアップタイマー回
路８に通知する。高速ロックアップタイマー回路８は高
速追従型ＰＬＬ１のロックアップタイムに等しい時間
（ＰＬＬ１がロックするに充分な時間）を計時するタイ
マーを持ち、リセット信号及びクロック断情報により、
（リセット信号＋高速追従型ＰＬＬ１のロックアップタ
イム）分の信号または、（クロック断継続時間＋高速追
従型ＰＬＬ１のロックアップタイム）分の信号をＰＬＬ
回路選択制御回路６に出力する。
【００１７】タイミング抽出回路７では、各ＰＬＬのＰ
Ｃ（位相比較器）が出力するパルスから、電圧に最も差
がないタイミングを抽出し、そのタイミングをＰＬＬ回
路選択制御回路６に通知する。
Ｃ（位相比較器）が出力するパルスから、電圧に最も差
がないタイミングを抽出し、そのタイミングをＰＬＬ回
路選択制御回路６に通知する。
【００１８】このパルス電圧に最も差がないタイミング
を抽出する理由は、以下の如くである。すなわち、位相
比較出力パルスの各々をループフィルタ１０，１１にて
夫々直流化してＶＣＸＯの制御電圧を生成するが、当該
パルスのレベル差が最小の時、ループフィルタによる直
流レベルに最も差のない電圧が得られるので、切替え時
に、ＶＣＸＯの制御電圧の差が最小となり安定に切替え
が可能となる。よって、この場合、ループフィルタ１
０，１１の出力電圧のレベル差を検出して最小の時に切
替えるようにしても良い。
を抽出する理由は、以下の如くである。すなわち、位相
比較出力パルスの各々をループフィルタ１０，１１にて
夫々直流化してＶＣＸＯの制御電圧を生成するが、当該
パルスのレベル差が最小の時、ループフィルタによる直
流レベルに最も差のない電圧が得られるので、切替え時
に、ＶＣＸＯの制御電圧の差が最小となり安定に切替え
が可能となる。よって、この場合、ループフィルタ１
０，１１の出力電圧のレベル差を検出して最小の時に切
替えるようにしても良い。
【００１９】ＰＬＬ回路選択制御回路６は、タイミング
抽出回路７からの信号とタイマー回路８からの信号とに
よって、高速追従型ＰＬＬ１と低速安定型ＰＬＬ２との
切替を行う切替用セレクタ５を制御する。
抽出回路７からの信号とタイマー回路８からの信号とに
よって、高速追従型ＰＬＬ１と低速安定型ＰＬＬ２との
切替を行う切替用セレクタ５を制御する。
【００２０】分周回路２０〜２３は各ＰＬＬで使用する
ループ周波数を夫々生成するものである。
ループ周波数を夫々生成するものである。
【００２１】以下に、図１のブロックの動作を図２，３
のタイミングチャートを用いて説明する。図２はリセッ
ト時、すなわちこのＰＬＬ回路が実装される伝送装置の
パッケージの立上げ時の動作を示したタイミングチャー
トである。また、図３は、このＰＬＬ回路が実装される
パッケージの入力クロックが断した時のタイミングチャ
ートである。
のタイミングチャートを用いて説明する。図２はリセッ
ト時、すなわちこのＰＬＬ回路が実装される伝送装置の
パッケージの立上げ時の動作を示したタイミングチャー
トである。また、図３は、このＰＬＬ回路が実装される
パッケージの入力クロックが断した時のタイミングチャ
ートである。
【００２２】立上げ時の図２を用いて、本発明の詳細な
動作を説明する。まず、立上げ時には、装置内のクロッ
ク供給部から図２（Ａ）のようなリセット信号が高速ロ
ックアップタイマー回路８に入力される。タイマー回路
８では、リセット時間と高速追従型ＰＬＬ１のロックア
ップタイマー分の間、高速追従型ＰＬＬ１の選択を示す
信号をＰＬＬ回路選択制御回路６に入力する。すなわ
ち、タイマー回路８は、リセット信号を高速追従型ＰＬ
Ｌ１のロックアップタイム分の回復保護を持っているこ
とになる。
動作を説明する。まず、立上げ時には、装置内のクロッ
ク供給部から図２（Ａ）のようなリセット信号が高速ロ
ックアップタイマー回路８に入力される。タイマー回路
８では、リセット時間と高速追従型ＰＬＬ１のロックア
ップタイマー分の間、高速追従型ＰＬＬ１の選択を示す
信号をＰＬＬ回路選択制御回路６に入力する。すなわ
ち、タイマー回路８は、リセット信号を高速追従型ＰＬ
Ｌ１のロックアップタイム分の回復保護を持っているこ
とになる。
【００２３】タイマー回路８から高速追従型ＰＬＬ１の
選択命令を受取ったＰＬＬ回路選択制御回路６では、強
制的にタイミングにかかわらず、ＰＬＬ回路切替用セレ
クタ５に高速追従型ＰＬＬ１を選択させる制御信号を送
出する。
選択命令を受取ったＰＬＬ回路選択制御回路６では、強
制的にタイミングにかかわらず、ＰＬＬ回路切替用セレ
クタ５に高速追従型ＰＬＬ１を選択させる制御信号を送
出する。
【００２４】図２（Ｅ）のように高速追従型ＰＬＬ１の
選択状態の間、ロックアップレンジが短くゲインの高い
ＰＬＬ回路として動作する。しかし、ゲインが高いまま
では、入力クロックのジッタ及び急激な変動（ステップ
入力）に対して安定したｆoの出力が不可能であるた
め、高速ＰＬＬ１で、ある程度の精度の周波数が引込み
が終了する時間にロックレンジが狭くゲインの低い低速
安定型ＰＬＬ２に切替えを行い、ＰＬＬ回路全体を安定
化させるようにする。すなわちタイマー回路８で高速追
従型ＰＬＬ回路選択時間が削除され、低速安定化ＰＬＬ
２の選択を示す信号がＰＬＬ回路選択制御回路６に入力
される。
選択状態の間、ロックアップレンジが短くゲインの高い
ＰＬＬ回路として動作する。しかし、ゲインが高いまま
では、入力クロックのジッタ及び急激な変動（ステップ
入力）に対して安定したｆoの出力が不可能であるた
め、高速ＰＬＬ１で、ある程度の精度の周波数が引込み
が終了する時間にロックレンジが狭くゲインの低い低速
安定型ＰＬＬ２に切替えを行い、ＰＬＬ回路全体を安定
化させるようにする。すなわちタイマー回路８で高速追
従型ＰＬＬ回路選択時間が削除され、低速安定化ＰＬＬ
２の選択を示す信号がＰＬＬ回路選択制御回路６に入力
される。
【００２５】しかし、即時に低速安定型ＰＬＬ回路に切
替えてしまうのは、不要な過渡応答をＶＣＸＯに与えし
まうため、タイミング抽出回路７で比較的電圧差が少な
いタイミング、例えば図２（Ｄ）のように各ＰＣの出力
が共にローレベルになるタイミングを抽出し、そのタイ
ミング信号を使用してＰＬＬ回路選択制御回路６では、
セレクタ５に切替え制御信号を送出し、低速安定型ＰＬ
Ｌ回路２への切替えを行い、ＰＬＬ回路全体の特性を切
替える。
替えてしまうのは、不要な過渡応答をＶＣＸＯに与えし
まうため、タイミング抽出回路７で比較的電圧差が少な
いタイミング、例えば図２（Ｄ）のように各ＰＣの出力
が共にローレベルになるタイミングを抽出し、そのタイ
ミング信号を使用してＰＬＬ回路選択制御回路６では、
セレクタ５に切替え制御信号を送出し、低速安定型ＰＬ
Ｌ回路２への切替えを行い、ＰＬＬ回路全体の特性を切
替える。
【００２６】高速追従型ＰＬＬ１の動作について説明す
る。リセット時または、リセット解除時では、入力クロ
ックｆi とＶＣＸＯ３の出力ｆo は、位相及び周波数が
異なる状態にある。入力クロックを分周器２０で１／ａ
分周し、比較的速い比較用周波数ｆpiを生成し位相比較
器１２に入力させ、位相比較器１２のもう一つの入力に
は、ＶＣＸＯ３の出力ｆo を分周器２２で１／ｃ分周し
たｆpoを入力する。
る。リセット時または、リセット解除時では、入力クロ
ックｆi とＶＣＸＯ３の出力ｆo は、位相及び周波数が
異なる状態にある。入力クロックを分周器２０で１／ａ
分周し、比較的速い比較用周波数ｆpiを生成し位相比較
器１２に入力させ、位相比較器１２のもう一つの入力に
は、ＶＣＸＯ３の出力ｆo を分周器２２で１／ｃ分周し
たｆpoを入力する。
【００２７】位相比較器１２では、入力クロックとＶＣ
ＸＯ３の出力の位相比較を行うが、初期立上げ時のため
のキャプチャレンジが広い位相比較器を選定し、周波数
にかなり差があっても引込みを行うように設定する。こ
の位相比較器１２で生成した位相差（周波数差）を含ん
だパルスをＶＣＸＯ３に入力する前に、比較周波数成分
等の除去するためにフィルタを通すが、高速追従のため
にフィルタ１０のゲインを高くし、ＶＣＸＯ３の出力の
変化を大きくする。更に比較周波数が速いため、高速引
込みを行うこととなる。
ＸＯ３の出力の位相比較を行うが、初期立上げ時のため
のキャプチャレンジが広い位相比較器を選定し、周波数
にかなり差があっても引込みを行うように設定する。こ
の位相比較器１２で生成した位相差（周波数差）を含ん
だパルスをＶＣＸＯ３に入力する前に、比較周波数成分
等の除去するためにフィルタを通すが、高速追従のため
にフィルタ１０のゲインを高くし、ＶＣＸＯ３の出力の
変化を大きくする。更に比較周波数が速いため、高速引
込みを行うこととなる。
【００２８】次に低速安定型ＰＬＬ２の動作の説明を行
う。入力クロックを分周器２０で１／ａ分周したｆpiを
更に、分周器２１で１／ｂ分周し、低い周波数の比較周
波数を位相比較器１３に入力する。もう一つの位相比較
器１３の入力には、ＶＣＸＯ３の出力ｆo を分周器２２
と分周器２３で１／ｃｄ分周したループ信号を入力す
る。位相比較器１３の出力をフィルタ１１に通すが、こ
のフィルタのゲインを低くすることによりジッタの抑圧
をし、安定したＶＣＸＯ３の出力を実現する。
う。入力クロックを分周器２０で１／ａ分周したｆpiを
更に、分周器２１で１／ｂ分周し、低い周波数の比較周
波数を位相比較器１３に入力する。もう一つの位相比較
器１３の入力には、ＶＣＸＯ３の出力ｆo を分周器２２
と分周器２３で１／ｃｄ分周したループ信号を入力す
る。位相比較器１３の出力をフィルタ１１に通すが、こ
のフィルタのゲインを低くすることによりジッタの抑圧
をし、安定したＶＣＸＯ３の出力を実現する。
【００２９】比較周波数が低くループゲインが低いた
め、引込みには時間がかかるが、すでに高速追従型ＰＬ
Ｌ１の引込んだ後になるため、入力クロックｆi とＶＣ
ＸＯ３の出力ｆo との位相差はほとんどない状態である
ため、問題とならない。
め、引込みには時間がかかるが、すでに高速追従型ＰＬ
Ｌ１の引込んだ後になるため、入力クロックｆi とＶＣ
ＸＯ３の出力ｆo との位相差はほとんどない状態である
ため、問題とならない。
【００３０】
【実施例】次に、本発明の実施例について、上記と同様
に図１を用いて説明する。
に図１を用いて説明する。
【００３１】図１において、高速追従型ＰＬＬ１はロッ
クアップタイムが５０ｍＳで、ゲインが高い特性を持
つ。低速安定型ＰＬＬ２はロックレンジが狭くゲインが
低い特性を持つ。図２はリセット時すなわち、このＰＬ
Ｌ回路が実装される伝送装置のクロックパッケージの立
上げ時の動作を示したタイミングチャートである。
クアップタイムが５０ｍＳで、ゲインが高い特性を持
つ。低速安定型ＰＬＬ２はロックレンジが狭くゲインが
低い特性を持つ。図２はリセット時すなわち、このＰＬ
Ｌ回路が実装される伝送装置のクロックパッケージの立
上げ時の動作を示したタイミングチャートである。
【００３２】立上げ時を用いて、本発明の詳細な動作を
説明する。先ず、立上げ時には、装置内のクロック供給
部から図２（Ａ）のようなリセット信号が高速ロックア
ップタイマー回路８に入力される。タイマー回路８で
は、（リセット時間＋５０ｍＳ）の間、高速追従型ＰＬ
Ｌ１の選択を示すローレベルの信号をＰＬＬ回路選択制
御回路６に入力する。すなわち、タイマー回路は、リセ
ット信号の５０ｍＳの回復保護を持っていることにな
る。
説明する。先ず、立上げ時には、装置内のクロック供給
部から図２（Ａ）のようなリセット信号が高速ロックア
ップタイマー回路８に入力される。タイマー回路８で
は、（リセット時間＋５０ｍＳ）の間、高速追従型ＰＬ
Ｌ１の選択を示すローレベルの信号をＰＬＬ回路選択制
御回路６に入力する。すなわち、タイマー回路は、リセ
ット信号の５０ｍＳの回復保護を持っていることにな
る。
【００３３】タイマー回路８から高速追従型ＰＬＬ１の
選択命令信号を受取ったＰＬＬ回路選択制御回路６で
は、強制的にタイミングにかかわらず、ＰＬＬ回路切替
用セレクタに高速追従型ＰＬＬ１を選択させるローレベ
ルの制御信号を送出する。従って、図２（Ｅ）のように
高速追従型ＰＬＬ１の選択状態の間、ロックアップレン
ジが短くゲインの高いＰＬＬ回路として動作する。
選択命令信号を受取ったＰＬＬ回路選択制御回路６で
は、強制的にタイミングにかかわらず、ＰＬＬ回路切替
用セレクタに高速追従型ＰＬＬ１を選択させるローレベ
ルの制御信号を送出する。従って、図２（Ｅ）のように
高速追従型ＰＬＬ１の選択状態の間、ロックアップレン
ジが短くゲインの高いＰＬＬ回路として動作する。
【００３４】この高いままでは、入力クロックのジッタ
及び急激な変動（ステップ入力）に対して安定したＶＣ
ＸＯの出力が不可能であるため、高速ＰＬＬ１である程
度の制度の周波数が引込みが終了する時に、ロックレン
ジが狭くゲインの低い低速安定型ＰＬＬ２に切替えを行
い、ＰＬＬ回路全体を安定化させるようにする。すなわ
ち、タイマー回路８で高速追従型ＰＬＬ回路選択時間が
解除され、低速安定化ＰＬＬ２の選択を示すハイレベル
信号がＰＬＬ回路選択制御回路６に入力される。
及び急激な変動（ステップ入力）に対して安定したＶＣ
ＸＯの出力が不可能であるため、高速ＰＬＬ１である程
度の制度の周波数が引込みが終了する時に、ロックレン
ジが狭くゲインの低い低速安定型ＰＬＬ２に切替えを行
い、ＰＬＬ回路全体を安定化させるようにする。すなわ
ち、タイマー回路８で高速追従型ＰＬＬ回路選択時間が
解除され、低速安定化ＰＬＬ２の選択を示すハイレベル
信号がＰＬＬ回路選択制御回路６に入力される。
【００３５】しかし、即時に低速安定型ＰＬＬ回路に切
替えてしまうのは、不要な過渡応答をＶＣＸＯに与えて
しまうため、タイミング抽出回路７で比較的電圧差が少
ないタイミングである図２（Ｄ）のように、両ＰＣの出
力が共にローになるタイミングを抽出し、そのタイミン
グ信号を使用してＰＬＬ回路選択制御回路６では、セレ
クタ５に切替制御信号を送出し、低速安定型ＰＬＬ２へ
の切替えを行い、ＰＬＬ回路全体をジッタの少ない安定
したＶＣＸＯの出力特性を持つＰＬＬ回路へ切替える。
替えてしまうのは、不要な過渡応答をＶＣＸＯに与えて
しまうため、タイミング抽出回路７で比較的電圧差が少
ないタイミングである図２（Ｄ）のように、両ＰＣの出
力が共にローになるタイミングを抽出し、そのタイミン
グ信号を使用してＰＬＬ回路選択制御回路６では、セレ
クタ５に切替制御信号を送出し、低速安定型ＰＬＬ２へ
の切替えを行い、ＰＬＬ回路全体をジッタの少ない安定
したＶＣＸＯの出力特性を持つＰＬＬ回路へ切替える。
【００３６】
【発明の効果】以上のように、特性の異なるＰＬＬを設
け、これ等をタイマーと比較器の出力パルスの位相差の
タイミングで切替えることにより、立上げ時の高速引込
みと、引込んだ後のジッタの少ない安定出力を実現した
伝送装置内のクロック供給部の構成が可能となる。
け、これ等をタイマーと比較器の出力パルスの位相差の
タイミングで切替えることにより、立上げ時の高速引込
みと、引込んだ後のジッタの少ない安定出力を実現した
伝送装置内のクロック供給部の構成が可能となる。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の実施例のリセット時におけるタイミン
グチャートである。
グチャートである。
【図３】本発明の実施例のクロック断時におけるタイミ
ングチャートである。
ングチャートである。
【図４】従来技術のＰＬＬ回路のブロック図である。
１ 高速追従型ＰＬＬ ２ 低速安定型ＰＬＬ ３ ＶＣＸＯ（電圧制御型水晶発振器） ４，１０，１１ フィルタ ５ ＰＬＬ回路切替用セレクタ ６ ＰＬＬ回路選択制御回路 ７ ＰＣ（比較器）の出力のタイミング抽出回路 ８ タイマー ９ 入力クロック断検出回路 １２，１３ 位相比較器 ２０〜２２ 分周器
Claims (8)
- 【請求項１】 定常動作時においてループを形成する第
１のフェイズロックドループと、この第１のフェイズロ
ックドループよりもより高速でロックアップタイムがよ
り短い第２のフェイズロックドループと、前記第１及び
第２のフェイズロックドループを選択的に切替える選択
制御手段とを含み、前記選択制御手段は、ループ引込み
指示に応答して前記第２のフェイズロックドループを選
択起動せしめ、予め定められた一定時間経過後でかつ前
記第１及び第２のフェイズロックドループ内の両位相比
較出力の差が略最小となるタイミングで前記第１のフェ
イズロックドループを選択するようにしたことを特徴と
するＰＬＬ回路。 - 【請求項２】 前記選択制御手段は、前記ループ引込み
指示に応答して前記一定時間を計時するタイマ手段と、
前記第１及び第２のフェイズロックドループ内の前記両
位相比較出力の差が最小となるタイミングを検出する検
出手段と、この検出出力と前記タイマ手段による計時出
力とに応じて切替えをなす手段とを有することを特徴と
する請求項１記載のＰＬＬ回路。 - 【請求項３】 前記検出手段は、前記両位相比較出力の
直流レベル差を検出してこの差が略最小になったことを
検出するよう構成されていることを特徴とする請求項２
記載のＰＬＬ回路。 - 【請求項４】 前記検出手段は、前記両位相比較出力で
ある比較出力パルスのレベル差が最小となったことを検
出するよう構成されていることを特徴とする請求項２記
載のＰＬＬ回路。 - 【請求項５】 前記一定時間は、前記第２のフェイズロ
ックドループがロックする時間であることを特徴とする
請求項１〜４ずれか記載のＰＬＬ回路。 - 【請求項６】 前記ループ引込み指示は、外部からのリ
セット信号であることを特徴とする請求項１〜５いずれ
か記載のＰＬＬ回路。 - 【請求項７】 前記ループ引込み指示は、入力クロック
信号の断検出をなすクロック断検出手段からの検出信号
であることを特徴とする請求項１〜５いずれか記載のＰ
ＬＬ回路。 - 【請求項８】 前記第２のフェイズロックドループは前
記第１のフェイズロックドループに比し周波数が大なる
クロックパルスにより動作するよう構成されていること
を特徴とする請求項１〜７いずれか記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9099501A JP2970843B2 (ja) | 1997-04-17 | 1997-04-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9099501A JP2970843B2 (ja) | 1997-04-17 | 1997-04-17 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10290161A JPH10290161A (ja) | 1998-10-27 |
| JP2970843B2 true JP2970843B2 (ja) | 1999-11-02 |
Family
ID=14249032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9099501A Expired - Lifetime JP2970843B2 (ja) | 1997-04-17 | 1997-04-17 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970843B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746132B2 (en) | 2005-09-08 | 2010-06-29 | Panasonic Corporation | PLL circuit |
| US7539278B2 (en) * | 2005-12-02 | 2009-05-26 | Altera Corporation | Programmable transceivers that are able to operate over wide frequency ranges |
| JP7175697B2 (ja) * | 2018-09-28 | 2022-11-21 | キヤノン株式会社 | 撮像装置及びその制御方法、プログラム、記憶媒体 |
| JP7101727B2 (ja) * | 2020-07-09 | 2022-07-15 | 三菱電機株式会社 | 無線通信装置、携帯機および無線通信システム |
-
1997
- 1997-04-17 JP JP9099501A patent/JP2970843B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10290161A (ja) | 1998-10-27 |
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