JPH07142999A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH07142999A JPH07142999A JP5289645A JP28964593A JPH07142999A JP H07142999 A JPH07142999 A JP H07142999A JP 5289645 A JP5289645 A JP 5289645A JP 28964593 A JP28964593 A JP 28964593A JP H07142999 A JPH07142999 A JP H07142999A
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- Japan
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- loop filter
- pll circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
みを速やかにしかつ定常時の出力ジッタを小とする。 【構成】 位相比較器２の比較出力のループフィルタ３
を経た信号レベルがある範囲より大であれば、レベル検
出器４でこれを検出し、カウンタ５をリセットする。こ
のカウンタ５のリセットによりループフィルタ３の帯域
を拡大するよう制御する。これにより、ＰＬＬのプルイ
ンレンジが拡大し引込みが速くなる。引込みがなされれ
ば、カウンタ５のリセットを解除して一定時間後にカウ
ンタ５の出力でループフィルタの帯域を小に制御する。
これにより定常時には出力ジッタが小に抑えられる。
Description
ドループ）回路に関し、特にディシタルデータ伝送シス
タテムにおける伝送データからセルフクロック成分を抽
出するために用いられるＰＬＬ回路に関するものであ
る。
送すべきディジタルデータを例えばＣＭＩ符号データに
変換して伝送し、受信側でこのＣＭＩ符号データを原デ
ィジタルデータに復号する必要があり、そのためにＣＭ
Ｉ符号データに含まれているセルフクロック成分を抽出
することが要求される。
ためにＰＬＬ回路が広く用いられている。このＰＬＬ回
路は、ＶＣＯ（電圧制御発振器）の発振出力と入力信号
との位相差を位相比較器にて検出し、この検出誤差信号
をループフィルタを介してＶＣＯの制御電圧とする構成
となっている。
は、ＶＣＯ出力周波数と入力信号周波数との周波数差が
著しく大きくなり、よってＰＬＬ回路は安定な同期引込
みが困難であり、たとえ同期引込みが可能であったとし
ても、安定な同期状態になるまで長時間を要することに
なる。
状態から外れて再度同期引込みを行う場合も、同様な問
題が生ずることになる。
技術が、例えば特開平４−３０７８１６号公報に開示さ
れている。この技術においては、ＶＣＯの出力と入力信
号との位相差のレベルを所定閾値と比較して、この位相
差レベルが外乱等のノイズの影響によりこの閾値を越え
ると、ＶＣＯの発振周波数を強制的に一定期間一定とし
て同期状態を維持するようになっている。
いては、同期外れが生じた場合、一定期間ＶＣＯの発振
周波数を一定に維持する構成であるから、この一定期間
が過ぎてもなお位相差が閾値を越えていれば、ＰＬＬ回
路の同期引込みは行われず、安定な同期が続行できない
という欠点がある。
きいために、一定期間のみＶＣＯ発振周波数を一定に維
持しても、この一定期間が過ぎれば依然として位相差は
大きく、よって速やかな同期引込み動作は期待できない
という欠点がある。
ておいて、プルインレンジの拡大を図る方法もあるが、
定常動作時にＶＣＯ出力にジッタが多く発生して好まし
くないという欠点がある。
に行いかつ定常時のジッタの発生を抑圧可能なＰＬＬ回
路を提供することである。
御発振手段と、この発振出力と入力信号との位相差を検
出してこの位相差に応じた誤差信号を生成する位相比較
手段と、この誤差信号を入力とするループフィルタ手段
とを含み、前記ループフィルタ手段の出力に応じて前記
電圧制御発振手段の出力周波数を制御するＰＬＬ回路で
あって、前記誤差信号が所定レベル範囲内に存在するか
否かを検出するレベル検出手段と、このレベル検出によ
り所定範囲外であると検出されたとき、前記ループフィ
ルタ手段の通過帯域を、前記所定範囲内であるときの定
常通過帯域よりも大に切替え制御する帯域制御手段とを
含むことを特徴とするＰＬＬ回路が得られる。
明する。
る。ＣＭＩ符号等の伝送データは位相比較器２へ入力さ
れＶＣＯ１の出力周波数と位相比較される。この比較出
力はループフィルタ３にて高域成分が除去された後、Ｖ
ＣＯ１の制御電圧となる。
フィルタ３のループによりＰＬＬ（フェイズロックドル
ープ）が形成されていおり、入力信号に位相同期したＶ
ＣＯ発振信号が得られ、入力信号であるＣＭＩ符号デー
タに含まれるセルフクロック成分が抽出可能となるので
ある。
る位相誤差信号はレベル検出器４へ入力され、このレベ
ル検出器４において２つの基準電圧レベルＶr1，Ｖr2の
範囲内に存在するかどうかが検出される。
ンパレータの機能を有しており、図２に示す如く、２つ
のレベル比較器４１，４２を含み、ループフィルタ３を
介した位相誤差信号のレベルが基準レベルＶr1とＶr2と
の間の範囲にあれば、両比較出力４１，４２の出力はロ
ウレベルとなり、また基準レベルＶr1とＶr2との間の範
囲外にあれば、両出力はハイレベルとなる。
ゲート４３にて次段のカウンタ５をリセット制御する構
成としている。このカウンタ５は、図１に示す様に、Ｖ
ＣＯ１の出力クロックを計数するものであり、この計数
値がある値に達すると、ループフィルタ３の通過帯域を
安定動作時（定常の位相同期状態）の通過帯域とすべ
く、スイッチＳＷをオンとするための制御信号を生成す
る。
のリセット信号が印加されれば、直ちにリセットされ
て、ループフィルタ３の通過帯域を定常動作時の通過帯
域よりも大とすべく、スイッチＳＷをオフとするための
制御信号を生成する。
抗Ｒ１〜Ｒ３とコンデンサＣによるローパスフィルタ構
成であり、本例では抵抗Ｒ３をスイッチＳＷにより短絡
制御することにより、当該フィルタの通過帯域が制御自
在となっており、結果的にＰＬＬ回路の同期引込み時に
おけるプルインレンジの拡大制御を可能としているので
ある。
比較器２の両入力の位相誤差は極めて大きく、よってレ
ベル検出器４ではこの位相差レベルが所定範囲（Ｖr1と
Ｖr2との間の範囲）外であることが検出される。よっ
て、カウンタ５はリセットされるので、スイッチＳＷは
オフ状態にある。その結果、抵抗Ｒ３が接続されてルー
プフィルタ３の通過帯域が拡大され、ＰＬＬのプルイン
レンジが大となるのてある。
誤差信号のレベルが小となって所定範囲内になると、レ
ベル検出器４にてこれが検出され、カウンタ５へのリセ
ット信号が解除される。すると、カウンタ５はＶＣＯク
ロックを計数し始め、その計数値が一定値になると（一
定時間経過すると）、カウンタ５からはスイッチＳＷを
オンとする制御信号が生成され、抵抗Ｒ３が短絡され
る。よって、ループフィルタ３の通過帯域が小になり定
常通過帯域となるのである。
により生ずる同期はずれに対して、ＰＬＬのプルインレ
ンジが直ちに拡大されて引込み動作が速やかに行われ
る。また、同期引込み時には、直ちに定常プルインレン
ジに切替えずに、一定時間をおいて切替えるようにする
ことで、位相誤差レベルが十分に小になった後に切替え
がなされることになり、極めて安定な切替えが可能にな
るのである。
域を２段階切替えとしているが、複数段階切替えを行っ
ても良いことは勿論である。また、ループフィルタの構
成やレベル検出器、カウンタの構成等は図示の例に限定
されることなく、種々の変形が可能であることは明白で
ある。
引込み時にはループフィルタの帯域を拡大し、引込み完
了後はその帯域を小とするようにしたので、位相同期引
込みが速やかに行われ、また定常時には帯域を小とする
ことができるので、ジッタ抑圧を大とすることが可能に
なるという効果がある。
る。
Claims (3)
- 【請求項１】 電圧制御発振手段と、この発振出力と入
力信号との位相差を検出してこの位相差に応じた誤差信
号を生成する位相比較手段と、この誤差信号を入力とす
るループフィルタ手段とを含み、前記ループフィルタ手
段の出力に応じて前記電圧制御発振手段の出力周波数を
制御するＰＬＬ回路であって、前記誤差信号が所定レベ
ル範囲内に存在するか否かを検出するレベル検出手段
と、このレベル検出により所定範囲外であると検出され
たとき、前記ループフィルタ手段の通過帯域を、前記所
定範囲内であるときの定常通過帯域よりも大に切替え制
御する帯域制御手段とを含むことを特徴とするＰＬＬ回
路。 - 【請求項２】 前記誤差信号が前記所定範囲外から範囲
内になったことが前記レベレ検出手段により検出された
とき、前記帯域制御手段は、この検出に応答して所定時
間後に前記ループフィルタ手段の通過帯域を前記定常通
過帯域に切替えるよう構成されていることを特徴とする
請求項２記載のＰＬＬ回路。 - 【請求項３】 前記帯域制御手段は、前記レベル検出手
段による所定範囲外から所定範囲内への検出に応答して
前記電圧制御発振手段の発振出力を計数するカウンタを
有し、このカウンタの計数出力が所定値に達したとき前
記定常通過帯域への切替えをなすよう構成されているこ
とを特徴とする請求項２記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28964593A JP3165986B2 (ja) | 1993-11-19 | 1993-11-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28964593A JP3165986B2 (ja) | 1993-11-19 | 1993-11-19 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142999A true JPH07142999A (ja) | 1995-06-02 |
| JP3165986B2 JP3165986B2 (ja) | 2001-05-14 |
Family
ID=17745927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28964593A Expired - Lifetime JP3165986B2 (ja) | 1993-11-19 | 1993-11-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3165986B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319519A (ja) * | 2005-05-11 | 2006-11-24 | Rohm Co Ltd | 高周波イコライザ |
| US9906229B2 (en) | 2015-04-27 | 2018-02-27 | Fujitsu Limited | Phase locked loop circuit and phase locked loop method |
-
1993
- 1993-11-19 JP JP28964593A patent/JP3165986B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319519A (ja) * | 2005-05-11 | 2006-11-24 | Rohm Co Ltd | 高周波イコライザ |
| US9906229B2 (en) | 2015-04-27 | 2018-02-27 | Fujitsu Limited | Phase locked loop circuit and phase locked loop method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3165986B2 (ja) | 2001-05-14 |
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