JP3165986B2 - Pll回路 - Google Patents
Pll回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
ドループ)回路に関し、特にディシタルデータ伝送シス
タテムにおける伝送データからセルフクロック成分を抽
出するために用いられるPLL回路に関するものであ
る。
送すべきディジタルデータを例えばCMI符号データに
変換して伝送し、受信側でこのCMI符号データを原デ
ィジタルデータに復号する必要があり、そのためにCM
I符号データに含まれているセルフクロック成分を抽出
することが要求される。
ためにPLL回路が広く用いられている。このPLL回
路は、VCO(電圧制御発振器)の発振出力と入力信号
との位相差を位相比較器にて検出し、この検出誤差信号
をループフィルタを介してVCOの制御電圧とする構成
となっている。
は、VCO出力周波数と入力信号周波数との周波数差が
著しく大きくなり、よってPLL回路は安定な同期引込
みが困難であり、たとえ同期引込みが可能であったとし
ても、安定な同期状態になるまで長時間を要することに
なる。
状態から外れて再度同期引込みを行う場合も、同様な問
題が生ずることになる。
技術が、例えば特開平4−307816号公報に開示さ
れている。この技術においては、VCOの出力と入力信
号との位相差のレベルを所定閾値と比較して、この位相
差レベルが外乱等のノイズの影響によりこの閾値を越え
ると、VCOの発振周波数を強制的に一定期間一定とし
て同期状態を維持するようになっている。
いては、同期外れが生じた場合、一定期間VCOの発振
周波数を一定に維持する構成であるから、この一定期間
が過ぎてもなお位相差が閾値を越えていれば、PLL回
路の同期引込みは行われず、安定な同期が続行できない
という欠点がある。
きいために、一定期間のみVCO発振周波数を一定に維
持しても、この一定期間が過ぎれば依然として位相差は
大きく、よって速やかな同期引込み動作は期待できない
という欠点がある。
ておいて、プルインレンジの拡大を図る方法もあるが、
定常動作時にVCO出力にジッタが多く発生して好まし
くないという欠点がある。
に行いかつ定常時のジッタの発生を抑圧可能なPLL回
路を提供することである。
御発振手段と、この発振出力と入力信号との位相差を検
出してこの位相差に応じた誤差信号を生成する位相比較
手段と、この誤差信号を入力とするループフィルタ手段
と、前記誤差信号が所定レベル範囲内に存在するか否か
を検出するレベル検出手段と、前記レベル検出手段によ
り前記誤差信号が所定範囲外であると検出されたとき、
前記ループフィルタ手段の通過帯域を、前記所定範囲内
であるときの定常通過帯域よりも大に切り替え制御する
帯域制御手段とを含み、前記誤差信号が前記所定範囲外
から範囲内になったことが前記レベル検出手段により検
出されたとき、前記帯域制御手段は、当該検出に応答し
て所定時間後に前記ループフィルタ手段の通過帯域を前
記定常通過帯域に切り替え、前記ループフィルタ手段の
出力に応じて前記電圧制御発振手段の出力周波数を制御
するPLL回路において、前記帯域制御手段は、前記レ
ベル検出手段による所定範囲外から所定範囲内への検出
に応答して前記電圧制御発振手段の発振出力を計数する
カウンタを有し、当該カウンタの計数出力が所定値に達
したとき前記所定時間後とすることで前記ループフィル
タ手段の通過帯域を前記定常通過帯域に切り替えること
を特徴とするPLL回路を得ることができる。
明する。
る。CMI符号等の伝送データは位相比較器2へ入力さ
れVCO1の出力周波数と位相比較される。この比較出
力はループフィルタ3にて高域成分が除去された後、V
CO1の制御電圧となる。
フィルタ3のループによりPLL(フェイズロックドル
ープ)が形成されていおり、入力信号に位相同期したV
CO発振信号が得られ、入力信号であるCMI符号デー
タに含まれるセルフクロック成分が抽出可能となるので
ある。
る位相誤差信号はレベル検出器4へ入力され、このレベ
ル検出器4において2つの基準電圧レベルVr1,Vr2の
範囲内に存在するかどうかが検出される。
ンパレータの機能を有しており、図2に示す如く、2つ
のレベル比較器41,42を含み、ループフィルタ3を
介した位相誤差信号のレベルが基準レベルVr1とVr2と
の間の範囲にあれば、両比較出力41,42の出力はロ
ウレベルとなり、また基準レベルVr1とVr2との間の範
囲外にあれば、両出力はハイレベルとなる。
ゲート43にて次段のカウンタ5をリセット制御する構
成としている。このカウンタ5は、図1に示す様に、V
CO1の出力クロックを計数するものであり、この計数
値がある値に達すると、ループフィルタ3の通過帯域を
安定動作時(定常の位相同期状態)の通過帯域とすべ
く、スイッチSWをオンとするための制御信号を生成す
る。
のリセット信号が印加されれば、直ちにリセットされ
て、ループフィルタ3の通過帯域を定常動作時の通過帯
域よりも大とすべく、スイッチSWをオフとするための
制御信号を生成する。
抗R1〜R3とコンデンサCによるローパスフィルタ構
成であり、本例では抵抗R3をスイッチSWにより短絡
制御することにより、当該フィルタの通過帯域が制御自
在となっており、結果的にPLL回路の同期引込み時に
おけるプルインレンジの拡大制御を可能としているので
ある。
比較器2の両入力の位相誤差は極めて大きく、よってレ
ベル検出器4ではこの位相差レベルが所定範囲(Vr1と
Vr2との間の範囲)外であることが検出される。よっ
て、カウンタ5はリセットされるので、スイッチSWは
オフ状態にある。その結果、抵抗R3が接続されてルー
プフィルタ3の通過帯域が拡大され、PLLのプルイン
レンジが大となるのてある。
誤差信号のレベルが小となって所定範囲内になると、レ
ベル検出器4にてこれが検出され、カウンタ5へのリセ
ット信号が解除される。すると、カウンタ5はVCOク
ロックを計数し始め、その計数値が一定値になると(一
定時間経過すると)、カウンタ5からはスイッチSWを
オンとする制御信号が生成され、抵抗R3が短絡され
る。よって、ループフィルタ3の通過帯域が小になり定
常通過帯域となるのである。
により生ずる同期はずれに対して、PLLのプルインレ
ンジが直ちに拡大されて引込み動作が速やかに行われ
る。また、同期引込み時には、直ちに定常プルインレン
ジに切替えずに、一定時間をおいて切替えるようにする
ことで、位相誤差レベルが十分に小になった後に切替え
がなされることになり、極めて安定な切替えが可能にな
るのである。
域を2段階切替えとしているが、複数段階切替えを行っ
ても良いことは勿論である。また、ループフィルタの構
成やレベル検出器、カウンタの構成等は図示の例に限定
されることなく、種々の変形が可能であることは明白で
ある。
引込み時にはループフィルタの帯域を拡大し、引込み完
了後はその帯域を小とするようにしたので、位相同期引
込みが速やかに行われ、また定常時には帯域を小とする
ことができるので、ジッタ抑圧を大とすることが可能に
なるという効果がある。
る。
Claims (1)
- 【請求項1】 電圧制御発振手段と、この発振出力と入
力信号との位相差を検出してこの位相差に応じた誤差信
号を生成する位相比較手段と、この誤差信号を入力とす
るループフィルタ手段と、前記誤差信号が所定レベル範
囲内に存在するか否かを検出するレベル検出手段と、前
記レベル検出手段により前記誤差信号が所定範囲外であ
ると検出されたとき、前記ループフィルタ手段の通過帯
域を、前記所定範囲内であるときの定常通過帯域よりも
大に切り替え制御する帯域制御手段とを含み、前記誤差
信号が前記所定範囲外から範囲内になったことが前記レ
ベル検出手段により検出されたとき、前記帯域制御手段
は、当該検出に応答して所定時間後に前記ループフィル
タ手段の通過帯域を前記定常通過帯域に切り替え、前記
ループフィルタ手段の出力に応じて前記電圧制御発振手
段の出力周波数を制御するPLL回路において、 前記帯域制御手段は、前記レベル検出手段による所定範
囲外から所定範囲内への検出に応答して前記電圧制御発
振手段の発振出力を計数するカウンタを有し、当該カウ
ンタの計数出力が所定値に達したとき前記所定時間後と
することで前記ループフィルタ手段の通過帯域を前記定
常通過帯域に切り替えることを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28964593A JP3165986B2 (ja) | 1993-11-19 | 1993-11-19 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28964593A JP3165986B2 (ja) | 1993-11-19 | 1993-11-19 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07142999A JPH07142999A (ja) | 1995-06-02 |
JP3165986B2 true JP3165986B2 (ja) | 2001-05-14 |
Family
ID=17745927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28964593A Expired - Lifetime JP3165986B2 (ja) | 1993-11-19 | 1993-11-19 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3165986B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4804033B2 (ja) * | 2005-05-11 | 2011-10-26 | ローム株式会社 | 高周波イコライザ |
JP2016208424A (ja) | 2015-04-27 | 2016-12-08 | 富士通株式会社 | 位相同期回路および位相同期方法 |
-
1993
- 1993-11-19 JP JP28964593A patent/JP3165986B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07142999A (ja) | 1995-06-02 |
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