JPH0734547B2 - ミューティング制御回路 - Google Patents
ミューティング制御回路Info
- Publication number
- JPH0734547B2 JPH0734547B2 JP63148916A JP14891688A JPH0734547B2 JP H0734547 B2 JPH0734547 B2 JP H0734547B2 JP 63148916 A JP63148916 A JP 63148916A JP 14891688 A JP14891688 A JP 14891688A JP H0734547 B2 JPH0734547 B2 JP H0734547B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- generating
- demodulation
- muting control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Description
【発明の詳細な説明】 技術分野 本発明は、ミューティング制御回路に関し、特にディジ
タル・オーディオ・データ処理回路におけるミューティ
ング制御回路に関する。
タル・オーディオ・データ処理回路におけるミューティ
ング制御回路に関する。
背景技術 従来のミューティング制御回路を有するディジタル・オ
ーディオ・インターフェースの受信回路を第２図に示
す。第２図において、入力端子INを介してディジタル・
オーディオ・ディスク・プレーヤ（図示せず）等から出
力されかつ例えばEIAJ規格に基づくバイフェーズマーク
変調方式により変調されたディジタル・オーディオ・イ
ンターフェース・データが復調器１に供給される。復調
器１は、PLL（Pase Locked Loop）回路２によって生成
されたクロックによってディジタル・オーディオ・イン
ターフェース・データの復調処理をなすと共にデータ誤
りを検出してデータ誤り検出信号を発生する構成となっ
ている。PLL回路２は、入力ディジタル・オーディオ・
インターフェース・データを基準信号とし、この基準信
号とクロック生成用のVCO（電圧制御型発振器）の出力
との位相差に応じて該VCOの発振周波数を制御する構成
となっている。
ーディオ・インターフェースの受信回路を第２図に示
す。第２図において、入力端子INを介してディジタル・
オーディオ・ディスク・プレーヤ（図示せず）等から出
力されかつ例えばEIAJ規格に基づくバイフェーズマーク
変調方式により変調されたディジタル・オーディオ・イ
ンターフェース・データが復調器１に供給される。復調
器１は、PLL（Pase Locked Loop）回路２によって生成
されたクロックによってディジタル・オーディオ・イン
ターフェース・データの復調処理をなすと共にデータ誤
りを検出してデータ誤り検出信号を発生する構成となっ
ている。PLL回路２は、入力ディジタル・オーディオ・
インターフェース・データを基準信号とし、この基準信
号とクロック生成用のVCO（電圧制御型発振器）の出力
との位相差に応じて該VCOの発振周波数を制御する構成
となっている。
復調器１の出力データは、ディジタル・フィルタ３に供
給されると共に復調器１におけるクロックはPLL回路４
に供給される。ディジタル・フィルタ３は、PLL回路４
から出力されるクロックによって入力データのフィルタ
処理及びオーバーサンプリング処理を行なうように構成
されている。また、PLL回路４は、復調器１の出力を基
準信号とし、この基準信号とクロック生成用のVCOの出
力との位相差に応じて該VCOの発振周波数を制御する構
成となっている。
給されると共に復調器１におけるクロックはPLL回路４
に供給される。ディジタル・フィルタ３は、PLL回路４
から出力されるクロックによって入力データのフィルタ
処理及びオーバーサンプリング処理を行なうように構成
されている。また、PLL回路４は、復調器１の出力を基
準信号とし、この基準信号とクロック生成用のVCOの出
力との位相差に応じて該VCOの発振周波数を制御する構
成となっている。
ディジタル・フィルタ３によってディジタル・オーディ
オ・データは、オーバー・サンプリングされたデータと
なってディジタル・アナログ（以下、D/Aと称する）変
換器５に供給され、アナログ・オーディオ信号に変換さ
れる。このD/A変換器５の出力は、アナログ・スイッチ
６を介して出力端子OUTに供給される。
オ・データは、オーバー・サンプリングされたデータと
なってディジタル・アナログ（以下、D/Aと称する）変
換器５に供給され、アナログ・オーディオ信号に変換さ
れる。このD/A変換器５の出力は、アナログ・スイッチ
６を介して出力端子OUTに供給される。
アナログ・スイッチ６の制御入力端子にはミューティン
グ制御回路７の出力が供給されている。ミューティング
制御回路７には復調器１から出力されるデータ誤り検出
信号が供給されると共にPLL回路２から例えば基準信号
とVCOの出力との位相差に応じた位相差信号が供給され
る。ミューティング制御回路７において、位相差信号は
非ロック検出回路８に供給される。非ロック検出回路８
は、例えば位相差信号によってPLL回路２における基準
信号とVCOの出力との位相差が所定値以上であることを
検知したときPLL回路２の非ロック状態を検出したこと
を示す非ロック検出信号を出力する構成となっている。
この非ロック検出回路８から出力された非ロック検出信
号及び復調器１から出力されるデータ誤り検出信号は、
論理和ゲート９を介してタイマ10のトリガ入力端子に供
給される。タイマ10は、論理和ゲート９を介して供給さ
れる非ロック検出信号及びデータ誤り検出信号のうちの
いずれか一方又は双方が存在する期間及び非ロック検出
信号及びデータ誤り検出信号のいずれもが消滅したのち
所定期間に亘ってミューティング制御信号を出力する構
成となっている。アナログ・スイッチ６は、ミューティ
ング制御信号が存在する期間に亘ってオフとなり、ミュ
ーティングをなす構成となっている。
グ制御回路７の出力が供給されている。ミューティング
制御回路７には復調器１から出力されるデータ誤り検出
信号が供給されると共にPLL回路２から例えば基準信号
とVCOの出力との位相差に応じた位相差信号が供給され
る。ミューティング制御回路７において、位相差信号は
非ロック検出回路８に供給される。非ロック検出回路８
は、例えば位相差信号によってPLL回路２における基準
信号とVCOの出力との位相差が所定値以上であることを
検知したときPLL回路２の非ロック状態を検出したこと
を示す非ロック検出信号を出力する構成となっている。
この非ロック検出回路８から出力された非ロック検出信
号及び復調器１から出力されるデータ誤り検出信号は、
論理和ゲート９を介してタイマ10のトリガ入力端子に供
給される。タイマ10は、論理和ゲート９を介して供給さ
れる非ロック検出信号及びデータ誤り検出信号のうちの
いずれか一方又は双方が存在する期間及び非ロック検出
信号及びデータ誤り検出信号のいずれもが消滅したのち
所定期間に亘ってミューティング制御信号を出力する構
成となっている。アナログ・スイッチ６は、ミューティ
ング制御信号が存在する期間に亘ってオフとなり、ミュ
ーティングをなす構成となっている。
以上の構成において、データ誤り検出信号はPLL回路２
がロック状態になって復調器１において正常に復調処理
がなされるようになってから消滅する。ここで、PLL回
路２がロック状態になると同時にデータ誤り検出信号が
消滅する場合は、タイマ10から出力されるミューティン
グ制御信号の存在期間すなわちミューティング時間T
1は、次式で表わされる。
がロック状態になって復調器１において正常に復調処理
がなされるようになってから消滅する。ここで、PLL回
路２がロック状態になると同時にデータ誤り検出信号が
消滅する場合は、タイマ10から出力されるミューティン
グ制御信号の存在期間すなわちミューティング時間T
1は、次式で表わされる。
T1＝t1＋t0 ……（１） ここに、t1は、PLL回路２に正常な基準信号が供給され
始めてからPLL回路２がロック状態になるまでに要する
時間（以下、ロック時間と称する）、t0は、タイマ10の
計時時間すなわち非ロック検出信号及びデータ誤り検出
信号のいずれもが消滅したのちの所定期間に対応する時
間である。t1は非ロック検出回路８によって検出し得る
時間であるが、t0はPLL回路４のロック時間以上になる
ようにして異常音の発生等を防止する必要がある。PLL
回路４のロック時間は、追従する周波数の変化の仕方に
より異なるので、t0はPLL回路４のロック時間の最大値t
2 maxとPLL回路４のロック時間のばらつきに対するマー
ジン時間t3とを加算した値になるようにする必要がある
こととなり、（１）式は、次式の如く変形できることに
なる。
始めてからPLL回路２がロック状態になるまでに要する
時間（以下、ロック時間と称する）、t0は、タイマ10の
計時時間すなわち非ロック検出信号及びデータ誤り検出
信号のいずれもが消滅したのちの所定期間に対応する時
間である。t1は非ロック検出回路８によって検出し得る
時間であるが、t0はPLL回路４のロック時間以上になる
ようにして異常音の発生等を防止する必要がある。PLL
回路４のロック時間は、追従する周波数の変化の仕方に
より異なるので、t0はPLL回路４のロック時間の最大値t
2 maxとPLL回路４のロック時間のばらつきに対するマー
ジン時間t3とを加算した値になるようにする必要がある
こととなり、（１）式は、次式の如く変形できることに
なる。
T1＝t1＋t2 max＋t3 ……（２） 従って、従来のミューティング制御回路においてはPLL
回路２及び４がロック状態になったのちもPLL回路４の
ロック時間の最大値t2 maxと実際のロック時間との差及
びマージン時間t3に対応する時間だけ余分にミューティ
ングがなされることとなる。また、PLL回路２がロック
状態になったのちもデータ誤り検出信号が存在する場合
は、このデータ誤り検出信号が消滅してからt2 max＋t3
だけ余分にミューティングがなされて必要以上にミュー
ティング時間が長くなるという問題点があった。
回路２及び４がロック状態になったのちもPLL回路４の
ロック時間の最大値t2 maxと実際のロック時間との差及
びマージン時間t3に対応する時間だけ余分にミューティ
ングがなされることとなる。また、PLL回路２がロック
状態になったのちもデータ誤り検出信号が存在する場合
は、このデータ誤り検出信号が消滅してからt2 max＋t3
だけ余分にミューティングがなされて必要以上にミュー
ティング時間が長くなるという問題点があった。
発明の概要 本発明は、上記した点に鑑みてなされたものであって、
ミューティング時間を必要最小限の時間に短縮すること
ができるミューティング制御回路を提供することを目的
とする。
ミューティング時間を必要最小限の時間に短縮すること
ができるミューティング制御回路を提供することを目的
とする。
上記した目的を達成するために、本発明によるミューテ
ィング制御回路においては変調されたディジタル・オー
ディオ・データの復調処理をなす復調手段においてデー
タ誤りの検出時に出力されるデータ誤り検出信号及びデ
ィジタル・オーディオ・データのデータ処理用クロック
を生成するPLL回路の非ロック状態を検出したことを示
す非ロック検出信号のうちの少なくとも一方が存在する
ときミューティング制御信号を出力するようにしてい
る。
ィング制御回路においては変調されたディジタル・オー
ディオ・データの復調処理をなす復調手段においてデー
タ誤りの検出時に出力されるデータ誤り検出信号及びデ
ィジタル・オーディオ・データのデータ処理用クロック
を生成するPLL回路の非ロック状態を検出したことを示
す非ロック検出信号のうちの少なくとも一方が存在する
ときミューティング制御信号を出力するようにしてい
る。
また、変調されたディジタル・オーディオ・データの復
調用のクロックを生成するPLL回路の非ロック状態を検
出したときもミューティング制御信号を出力するように
して確実にミューティングをなすようにすることもでき
る。
調用のクロックを生成するPLL回路の非ロック状態を検
出したときもミューティング制御信号を出力するように
して確実にミューティングをなすようにすることもでき
る。
実施例 以下、本発明の実施例につき第１図を参照して詳細に説
明する。
明する。
第１図において復調器１、PLL2、４、ディジタル・フィ
ルタ３、D/A変換器５、アナログ・スイッチ６及び非ロ
ック検出回路８は、第２図の装置と同様に接続されてい
る。しかしながら、本例においては非ロック検出回路８
の出力は、復調器１から出力されるデータ誤り検出信号
と共に３入力論理和ゲート11の３入力のうちの２入力に
なっている。３入力論理和ゲート11には非ロック検出回
路12の出力も供給されている。非ロック検出回路12は、
例えばPLL回路４における基準信号とVCOの出力との位相
差が所定値以上になったとき非ロック検出信号を発生す
る構成となっている。これら非ロック検出回路８、12か
ら出力される非ロック検出信号及び復調器１から出力さ
れるデータ誤り検出信号は、３入力論理和ゲート11を経
て本発明によるミューティング制御回路13のミューティ
ング制御信号出力としてアナログ・スイッチ６に供給さ
れる。アナログ・スイッチ６は、このミューティング制
御回路13からミューティング制御信号として出力される
信号によってオフとなり、ミューティングがなされる。
ルタ３、D/A変換器５、アナログ・スイッチ６及び非ロ
ック検出回路８は、第２図の装置と同様に接続されてい
る。しかしながら、本例においては非ロック検出回路８
の出力は、復調器１から出力されるデータ誤り検出信号
と共に３入力論理和ゲート11の３入力のうちの２入力に
なっている。３入力論理和ゲート11には非ロック検出回
路12の出力も供給されている。非ロック検出回路12は、
例えばPLL回路４における基準信号とVCOの出力との位相
差が所定値以上になったとき非ロック検出信号を発生す
る構成となっている。これら非ロック検出回路８、12か
ら出力される非ロック検出信号及び復調器１から出力さ
れるデータ誤り検出信号は、３入力論理和ゲート11を経
て本発明によるミューティング制御回路13のミューティ
ング制御信号出力としてアナログ・スイッチ６に供給さ
れる。アナログ・スイッチ６は、このミューティング制
御回路13からミューティング制御信号として出力される
信号によってオフとなり、ミューティングがなされる。
以上の構成におけるミューティング時間T2は、次式で表
わされる。
わされる。
T2＝t1＋t2 ……（３） ここに、t1は、PLL回路２のロック時間であり、t2は、P
LL回路４のロック時間である。
LL回路４のロック時間である。
（３）式には（２）式の如くPLL回路４のロック時間の
ばらつきに対するマージン時間t3が存在せず、また、t2
≦t2 maxであるので、T2＜T1となり、ミューティング時
間が短縮される。また、PLL回路２がロック状態になっ
たのちもデータ誤り検出信号が存在する場合は、PLL回
路４がロック状態になる前にデータ誤り検出信号が消滅
するときはミューティング時間は（３）式で表わされる
ので、この場合もミューティング時間が短縮される。ま
た、PLL回路４がロック状態になったのちもデータ誤り
検出信号が存在するときは、データ誤り検出信号が消滅
すると同時にミューティング制御信号が消滅するのでデ
ータ誤り検出信号が消滅したのちもt2 max＋t3だけミュ
ーティング制御信号が存在する第２図の回路に比してミ
ューティング時間が短縮される。
ばらつきに対するマージン時間t3が存在せず、また、t2
≦t2 maxであるので、T2＜T1となり、ミューティング時
間が短縮される。また、PLL回路２がロック状態になっ
たのちもデータ誤り検出信号が存在する場合は、PLL回
路４がロック状態になる前にデータ誤り検出信号が消滅
するときはミューティング時間は（３）式で表わされる
ので、この場合もミューティング時間が短縮される。ま
た、PLL回路４がロック状態になったのちもデータ誤り
検出信号が存在するときは、データ誤り検出信号が消滅
すると同時にミューティング制御信号が消滅するのでデ
ータ誤り検出信号が消滅したのちもt2 max＋t3だけミュ
ーティング制御信号が存在する第２図の回路に比してミ
ューティング時間が短縮される。
以上の如くPLL回路２及び４のうちの一方が非ロック状
態のときか又は復調器１においてデータ誤りが検出され
たときのみミューティングがなされるので、異常音の発
生を防止しつつミューティング時間を短縮することがで
き、ミューティング時間を必要最小限の時間にすること
ができる。また、各部が正常に動作しているとき入力デ
ィジタル・オーディオ・インターフェース・データの乱
れ等によってPLL回路２が非ロック状態になったとき
は、直ちに非ロック検出回路８から非ロック検出信号が
出力されてミューティング制御信号がアナログ・スイッ
チ６に供給されるので、PLL回路４が非ロック状態にな
るまでに時間遅れがある場合でもミューティングが確実
になされることとなる。
態のときか又は復調器１においてデータ誤りが検出され
たときのみミューティングがなされるので、異常音の発
生を防止しつつミューティング時間を短縮することがで
き、ミューティング時間を必要最小限の時間にすること
ができる。また、各部が正常に動作しているとき入力デ
ィジタル・オーディオ・インターフェース・データの乱
れ等によってPLL回路２が非ロック状態になったとき
は、直ちに非ロック検出回路８から非ロック検出信号が
出力されてミューティング制御信号がアナログ・スイッ
チ６に供給されるので、PLL回路４が非ロック状態にな
るまでに時間遅れがある場合でもミューティングが確実
になされることとなる。
尚、非ロック検出回路８、12としてPLL回路２、４から
出力されるクロックに同期して非ロック状態の検出を行
なって非ロック検出信号をクロックと同様の波形を有す
るパルスとして出力する構成の回路を使用する場合は、
論理和ゲート11とアナログ・スイッチ６間に計時時間が
例えば数十ms程度の極めて短い時間に設定されたタイマ
を接続してアナログ・スイッチ６のオンオフが高い周波
数で繰り返してなされて動作が不安定になるのを防止す
ることが望ましい。
出力されるクロックに同期して非ロック状態の検出を行
なって非ロック検出信号をクロックと同様の波形を有す
るパルスとして出力する構成の回路を使用する場合は、
論理和ゲート11とアナログ・スイッチ６間に計時時間が
例えば数十ms程度の極めて短い時間に設定されたタイマ
を接続してアナログ・スイッチ６のオンオフが高い周波
数で繰り返してなされて動作が不安定になるのを防止す
ることが望ましい。
また、上記実施例においては非ロック検出回路８が従来
の回路と同様に設けられていたが、この非ロック検出回
路８によって非ロック状態が検出されるPLL回路２がロ
ック状態にならない限りPLL回路４がロック状態になる
ことはないので、非ロック検出回路８を除去することが
考えられる。
の回路と同様に設けられていたが、この非ロック検出回
路８によって非ロック状態が検出されるPLL回路２がロ
ック状態にならない限りPLL回路４がロック状態になる
ことはないので、非ロック検出回路８を除去することが
考えられる。
また、上記実施例においてはPLL回路４から出力される
クロックは、ディジタル・フィルタ３に供給されていた
が、PLL回路４から出力されるクロックはディジタル・
シグナル・プロセッサ等の他の処理手段に供給される場
合であっても本発明を適用することができる。
クロックは、ディジタル・フィルタ３に供給されていた
が、PLL回路４から出力されるクロックはディジタル・
シグナル・プロセッサ等の他の処理手段に供給される場
合であっても本発明を適用することができる。
発明の効果 以上詳述した如く本発明によるミューティング制御回路
においては変調されたディジタル・オーディオ・データ
の復調処理をなす復調手段においてデータ誤りの検出時
に出力されるデータ誤り検出信号及びディジタル・オー
ディオ・データのデータ処理用クロックを生成するPLL
回路の非ロック状態を検出したことを示す非ロック検出
信号のうちの少なくとも一方が存在するときミューティ
ング制御信号を出力する構成となっているので、データ
誤りの発生、クロックの異常による不完全な復調処理又
はデータ処理による異常音の発生を防止しつつミューテ
ィング時間の短縮を図ることができ、ミューティング時
間を必要最小限の時間に短縮することができるのであ
る。
においては変調されたディジタル・オーディオ・データ
の復調処理をなす復調手段においてデータ誤りの検出時
に出力されるデータ誤り検出信号及びディジタル・オー
ディオ・データのデータ処理用クロックを生成するPLL
回路の非ロック状態を検出したことを示す非ロック検出
信号のうちの少なくとも一方が存在するときミューティ
ング制御信号を出力する構成となっているので、データ
誤りの発生、クロックの異常による不完全な復調処理又
はデータ処理による異常音の発生を防止しつつミューテ
ィング時間の短縮を図ることができ、ミューティング時
間を必要最小限の時間に短縮することができるのであ
る。
また、変調されたディジタル・オーディオ・データの復
調用のクロックを生成するPLL回路の非ロック状態を検
出したときもミューティング制御信号を出力するように
することにより、各部が正常に動作しているとき入力デ
ィジタル・オーディオ・インターフェース・データの乱
れ等によって復調用のクロックを生成するPLL回路が非
ロック状態になったときは、直ちにミューティング制御
信号が出力されるので、ディジタル・オーディオ・デー
タのデータ処理用クロックを生成するPLL回路が非ロッ
ク状態になるまでに時間遅れがある場合でもミューティ
ングが確実になされることとなる。
調用のクロックを生成するPLL回路の非ロック状態を検
出したときもミューティング制御信号を出力するように
することにより、各部が正常に動作しているとき入力デ
ィジタル・オーディオ・インターフェース・データの乱
れ等によって復調用のクロックを生成するPLL回路が非
ロック状態になったときは、直ちにミューティング制御
信号が出力されるので、ディジタル・オーディオ・デー
タのデータ処理用クロックを生成するPLL回路が非ロッ
ク状態になるまでに時間遅れがある場合でもミューティ
ングが確実になされることとなる。
第１図は、本発明の一実施例を示すブロック図、第２図
は、従来のミューティング制御回路を示すブロック図で
ある。 主要部分の符号の説明 １……復調器 2,4……PLL回路 ３……ディジタル・フィルタ 8,12……非ロック検出回路 11……論理和ゲート
は、従来のミューティング制御回路を示すブロック図で
ある。 主要部分の符号の説明 １……復調器 2,4……PLL回路 ３……ディジタル・フィルタ 8,12……非ロック検出回路 11……論理和ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大澤 信彦 山梨県甲府市大里町465番地 パイオニア ビデオ株式会社半導体工場内 (72)発明者 渡辺 和男 山梨県甲府市大里町465番地 パイオニア ビデオ株式会社半導体工場内
Claims (2)
- 【請求項１】変調されたディジタル・オーディオ・デー
タの復調用クロックを生成する第１フェイズ・ロックド
・ループ回路と、前記復調用クロックによって前記ディ
ジタル・オーディオ・データの復調処理を行なうと共に
データ誤りを検出してデータ誤り検出信号を発生する復
調手段と、前記復調手段の出力データのデータ処理用ク
ロックを生成する第２フェイズ・ロックド・ループ回路
と、前記復調手段の出力データを前記データ処理用クロ
ックによってデータ処理するデータ処理手段とを有する
ディジタル・オーディオ・データ処理回路におけるミュ
ーティング制御回路であって、前記第２フェイズ・ロッ
クド・ループ回路が非ロック状態のとき非ロック検出信
号を発生する非ロック検出手段と、前記データ誤り検出
信号及び非ロック検出信号のうちの少なくとも一方が存
在するときミューティング制御信号を出力するミューテ
ィング制御信号発生手段とからなるミューティング制御
回路。 - 【請求項２】変調されたディジタル・オーディオ・デー
タの復調用クロックを生成する第１フェイズ・ロックド
・ループ回路と、前記復調用クロックによって前記ディ
ジタル・オーディオ・データの復調処理を行なうと共に
データ誤りを検出してデータ誤り検出信号を発生する復
調手段と、前記復調手段の出力データのデータ処理用ク
ロックを生成する第２フェイズ・ロックド・ループ回路
と、前記復調手段の出力データを前記データ処理用クロ
ックによってデータ処理するデータ処理手段とを有する
ディジタル・オーディオ・データ処理回路におけるミュ
ーティング制御回路であって、前記第１フェイズ・ロッ
クド・ループ回路が非ロック状態のとき第１非ロック検
出信号を発生する第１非ロック検出手段と、前記第２フ
ェイズ・ロックド・ループ回路が非ロック状態のとき第
２非ロック検出信号を発生する第２非ロック検出手段
と、前記データ誤り検出信号並びに前記第１及び第２非
ロック検出信号のうちの少なくとも１つが存在するとき
ミューティング制御信号を発生するミューティング制御
信号発生手段とからなるミューティング制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148916A JPH0734547B2 (ja) | 1988-06-16 | 1988-06-16 | ミューティング制御回路 |
| US07/293,852 US4891824A (en) | 1988-06-16 | 1989-01-05 | Muting control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148916A JPH0734547B2 (ja) | 1988-06-16 | 1988-06-16 | ミューティング制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01317027A JPH01317027A (ja) | 1989-12-21 |
| JPH0734547B2 true JPH0734547B2 (ja) | 1995-04-12 |
Family
ID=15463528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148916A Expired - Lifetime JPH0734547B2 (ja) | 1988-06-16 | 1988-06-16 | ミューティング制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4891824A (ja) |
| JP (1) | JPH0734547B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212817A (en) * | 1990-09-14 | 1993-05-18 | Atkinson Noel D | Ultra high speed scan system |
| US5333153A (en) * | 1992-01-21 | 1994-07-26 | Motorola, Inc. | Signal quality detection method and apparatus for optimum audio muting |
| EP1525667B1 (en) * | 2002-06-04 | 2010-11-10 | Thomson Licensing | Wireless signal loss detection |
| KR100753733B1 (ko) * | 2003-05-28 | 2007-08-31 | 마츠시타 덴끼 산교 가부시키가이샤 | 디지털 인터페이스 수신 장치 |
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