JPH0936735A - ロックはずれ検出回路 - Google Patents
ロックはずれ検出回路Info
- Publication number
- JPH0936735A JPH0936735A JP7181608A JP18160895A JPH0936735A JP H0936735 A JPH0936735 A JP H0936735A JP 7181608 A JP7181608 A JP 7181608A JP 18160895 A JP18160895 A JP 18160895A JP H0936735 A JPH0936735 A JP H0936735A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- phase
- predetermined
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ＰＬＬ回路における位相ロックはずれを誤りな
く正確に検出することを可能とする。 【解決手段】位相比較回路６の反転出力端／Ｑからの出
力信号／Ｑout に相当する信号Ｄ１および信号／Ｑout
とは論理を反転させた信号Ｄ２を遅延素子１１およびＯ
Ｒ回路１２で生成する。位相ロック時に信号Ｄ１が
“Ｌ”レベルであるべきタイミングを示す信号Ｃ１およ
び位相ロック時に信号Ｄ２が“Ｌ”レベルであるべきタ
イミングを示す信号Ｃ２をＮＯＴ回路１５、ＯＲ回路１
６，１７および遅延素子１８で生成する。そしてフリッ
プフロップ１３，１４で、信号Ｃ１，Ｃ２に同期して信
号Ｄ１，Ｄ２のレベルの監視を行い、信号Ｄ１および信
号Ｄ２のいずれかが“Ｈ”レベルとなっていれば、ロッ
クはずれと判定してＯＲ回路１９より出力するロックは
ずれ検出信号Ｌout を“Ｈ”レベルとする。
く正確に検出することを可能とする。 【解決手段】位相比較回路６の反転出力端／Ｑからの出
力信号／Ｑout に相当する信号Ｄ１および信号／Ｑout
とは論理を反転させた信号Ｄ２を遅延素子１１およびＯ
Ｒ回路１２で生成する。位相ロック時に信号Ｄ１が
“Ｌ”レベルであるべきタイミングを示す信号Ｃ１およ
び位相ロック時に信号Ｄ２が“Ｌ”レベルであるべきタ
イミングを示す信号Ｃ２をＮＯＴ回路１５、ＯＲ回路１
６，１７および遅延素子１８で生成する。そしてフリッ
プフロップ１３，１４で、信号Ｃ１，Ｃ２に同期して信
号Ｄ１，Ｄ２のレベルの監視を行い、信号Ｄ１および信
号Ｄ２のいずれかが“Ｈ”レベルとなっていれば、ロッ
クはずれと判定してＯＲ回路１９より出力するロックは
ずれ検出信号Ｌout を“Ｈ”レベルとする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（位相同期
ループ）回路における位相ロックはずれを検出する位相
ロックはずれ検出回路に関する。
ループ）回路における位相ロックはずれを検出する位相
ロックはずれ検出回路に関する。
【０００２】
【従来の技術】図５は一般的なＰＬＬ回路の構成を示す
ブロック図であり、位相比較回路１、フィルタ２、増幅
器（ＡＭＰ）３、電圧制御水晶発振器（ＶＣＸＯ）４お
よびカウンタ５からなる。
ブロック図であり、位相比較回路１、フィルタ２、増幅
器（ＡＭＰ）３、電圧制御水晶発振器（ＶＣＸＯ）４お
よびカウンタ５からなる。
【０００３】このＰＬＬ回路において入力信号INPUT
は、位相比較回路１に入力され、ここでＶＣＸＯ４で生
成される出力信号OUTPUTをカウンタ５でカウントダウン
させたクロック信号COUNT と位相比較される。これによ
り位相比較回路１で得られる入力信号INPUT と出力信号
OUTPUTとの位相差を示す信号は、フィルタ２で積分され
たのちに増幅器３で増幅されてＶＣＸＯ４の制御電圧Ｖ
contとされ、ＶＣＸＯ４に与えられる。ＶＣＸＯ４で
は、制御電圧Ｖcontに応じて出力信号OUTPUTの周波数を
変化させる。
は、位相比較回路１に入力され、ここでＶＣＸＯ４で生
成される出力信号OUTPUTをカウンタ５でカウントダウン
させたクロック信号COUNT と位相比較される。これによ
り位相比較回路１で得られる入力信号INPUT と出力信号
OUTPUTとの位相差を示す信号は、フィルタ２で積分され
たのちに増幅器３で増幅されてＶＣＸＯ４の制御電圧Ｖ
contとされ、ＶＣＸＯ４に与えられる。ＶＣＸＯ４で
は、制御電圧Ｖcontに応じて出力信号OUTPUTの周波数を
変化させる。
【０００４】さてこのようなＰＬＬ回路における位相ロ
ックはずれの検出を行う場合、通常はＶＣＸＯ４の制御
電圧Ｖcontを監視する。制御電圧Ｖcontは、位相ロック
している場合とロックはずれが生じている場合とで大き
く異なるため、例えば図６に示すようなロックはずれ検
出回路を用いて制御電圧Ｖcontに基づいてロックはずれ
の検出を行っている。この図６はヒステリシスコンパレ
ータを用いてなる従来のロックはずれ検出回路の構成を
示す図である。
ックはずれの検出を行う場合、通常はＶＣＸＯ４の制御
電圧Ｖcontを監視する。制御電圧Ｖcontは、位相ロック
している場合とロックはずれが生じている場合とで大き
く異なるため、例えば図６に示すようなロックはずれ検
出回路を用いて制御電圧Ｖcontに基づいてロックはずれ
の検出を行っている。この図６はヒステリシスコンパレ
ータを用いてなる従来のロックはずれ検出回路の構成を
示す図である。
【０００５】制御電圧Ｖcontを第１のオペアンプ６１の
非反転入力端および第２のオペアンプ６２の反転入力端
にそれぞれ入力されている。第１のオペアンプ６１の反
転入力端には高レベルの閾値電圧Ｖhighが、また第２の
オペアンプ６２の非反転入力端には低レベルの閾値電圧
Ｖlow がそれぞれ入力されている。
非反転入力端および第２のオペアンプ６２の反転入力端
にそれぞれ入力されている。第１のオペアンプ６１の反
転入力端には高レベルの閾値電圧Ｖhighが、また第２の
オペアンプ６２の非反転入力端には低レベルの閾値電圧
Ｖlow がそれぞれ入力されている。
【０００６】第１のオペアンプ６１の出力端は、抵抗器
Ｒ1 を介してトランジスタＴｒ1 のベースに接続されて
いる。第２のオペアンプ６２の出力端は、抵抗器Ｒ2 を
介してトランジスタＴｒ1 のベースに接続されている。
またトランジスタＴｒ1 のベースは、抵抗器Ｒ3 を介し
てバイアスＶCC1 が印加されている。
Ｒ1 を介してトランジスタＴｒ1 のベースに接続されて
いる。第２のオペアンプ６２の出力端は、抵抗器Ｒ2 を
介してトランジスタＴｒ1 のベースに接続されている。
またトランジスタＴｒ1 のベースは、抵抗器Ｒ3 を介し
てバイアスＶCC1 が印加されている。
【０００７】トランジスタＴｒ1 のエミッタは接地され
ている。また、トランジスタＴｒ１のコレクタには抵抗
器Ｒ４ を介してバイアスＶCC2 が印加されており、こ
のコレクタと抵抗器Ｒ4 との接続点の電位がロックはず
れ検出信号Ｌout として取り出される。
ている。また、トランジスタＴｒ１のコレクタには抵抗
器Ｒ４ を介してバイアスＶCC2 が印加されており、こ
のコレクタと抵抗器Ｒ4 との接続点の電位がロックはず
れ検出信号Ｌout として取り出される。
【０００８】かくして、ロックはずれ検出信号Ｌout と
しては、制御電圧Ｖcontが閾値電圧Ｖhighを上回ると
き、あるいは制御電圧Ｖcontが閾値電圧Ｖlow を下回る
ときにそれぞれ“Ｌ”レベルが出力される。
しては、制御電圧Ｖcontが閾値電圧Ｖhighを上回ると
き、あるいは制御電圧Ｖcontが閾値電圧Ｖlow を下回る
ときにそれぞれ“Ｌ”レベルが出力される。
【０００９】ところがＶＣＸＯ４の制御電圧Ｖcontは、
ロックはずれが発生しているときだけではなく、入力信
号INPUT の周波数が変化した場合にも変動する。このた
め上述のような従来のロックはずれ検出回路であると、
入力信号INPUT の周波数が変化とたときに、位相ロック
状態にあるにも拘らずにロックはずれとして検出してし
まう恐れがある。
ロックはずれが発生しているときだけではなく、入力信
号INPUT の周波数が変化した場合にも変動する。このた
め上述のような従来のロックはずれ検出回路であると、
入力信号INPUT の周波数が変化とたときに、位相ロック
状態にあるにも拘らずにロックはずれとして検出してし
まう恐れがある。
【００１０】
【発明が解決しようとする課題】以上のように従来のロ
ックはずれ検出回路は、ＶＣＸＯの制御電圧に基いて位
相ロックの状態を監視するものとなっていたため、入力
信号の周波数が変化したことに追随して制御電圧がロッ
ク状態を保ったままで変化した場合でも、これをロック
はずれとして誤検出してしまう恐れがあった。
ックはずれ検出回路は、ＶＣＸＯの制御電圧に基いて位
相ロックの状態を監視するものとなっていたため、入力
信号の周波数が変化したことに追随して制御電圧がロッ
ク状態を保ったままで変化した場合でも、これをロック
はずれとして誤検出してしまう恐れがあった。
【００１１】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、ＰＬＬ回路に
おける位相ロックはずれを誤りなく正確に検出すること
ができるロックはずれ検出回路を提供することにある。
たものであり、その目的とするところは、ＰＬＬ回路に
おける位相ロックはずれを誤りなく正確に検出すること
ができるロックはずれ検出回路を提供することにある。
【００１２】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は、セット・リセットタイプの位相比較部に
て入力信号と出力信号を分周した分周信号との位相比較
を行う位相同期ループ回路における位相ロックはずれの
発生の検出を行うロックはずれ検出回路において、前記
位相比較部から出力される位相比較結果信号を所定の第
１時間に亙り遅延した信号に相当する第１デューティ監
視用信号と前記位相比較部から出力される位相比較結果
信号を所定の第１時間に亙り遅延させるとともに論理を
反転した信号に相当する第２デューティ監視用信号とを
生成する、例えば遅延素子およびＯＲ回路からなるデュ
ーティ監視用信号生成手段と、前記入力信号の論理を反
転した信号に相当する第１タイミング信号と前記入力信
号の論理を反転するとともに所定の第２時間に亙り遅延
した信号に相当する第２タイミング信号とを生成する、
例えばＮＯＴ回路および遅延素子からなるタイミング信
号生成手段と、前記第１タイミング信号に同期した所定
のタイミング（例えば前記第１タイミング信号の立上が
りタイミング）における前記第１デューティ監視用信号
のレベルが所定の第１レベル（例えば“Ｌ”レベル）で
あるか否かの判定を行う例えばフリップフロップなどの
第１レベル判定手段と、前記第２タイミング信号に同期
した所定のタイミング（例えば前記第２タイミング信号
の立上がりタイミング）における前記第２デューティ監
視用信号のレベルが所定の第２レベル（例えば“Ｌ”レ
ベル）であるか否かの判定を行う例えばフリップフロッ
プなどの第２レベル判定手段と、前記第１レベル判定手
段により前記第１デューティ監視用信号のレベルが所定
の第１レベルとは異なっていると判定されていることに
応じて、または前記第２レベル判定手段により前記第２
デューティ監視用信号のレベルが所定の第２レベルとは
異なっていると判定されていることに応じて、前記位相
同期ループ回路に位相ロックはずれが発生していると判
定する例えばＯＲ回路などの位相ロック状態判定手段と
を備えた。
めに本発明は、セット・リセットタイプの位相比較部に
て入力信号と出力信号を分周した分周信号との位相比較
を行う位相同期ループ回路における位相ロックはずれの
発生の検出を行うロックはずれ検出回路において、前記
位相比較部から出力される位相比較結果信号を所定の第
１時間に亙り遅延した信号に相当する第１デューティ監
視用信号と前記位相比較部から出力される位相比較結果
信号を所定の第１時間に亙り遅延させるとともに論理を
反転した信号に相当する第２デューティ監視用信号とを
生成する、例えば遅延素子およびＯＲ回路からなるデュ
ーティ監視用信号生成手段と、前記入力信号の論理を反
転した信号に相当する第１タイミング信号と前記入力信
号の論理を反転するとともに所定の第２時間に亙り遅延
した信号に相当する第２タイミング信号とを生成する、
例えばＮＯＴ回路および遅延素子からなるタイミング信
号生成手段と、前記第１タイミング信号に同期した所定
のタイミング（例えば前記第１タイミング信号の立上が
りタイミング）における前記第１デューティ監視用信号
のレベルが所定の第１レベル（例えば“Ｌ”レベル）で
あるか否かの判定を行う例えばフリップフロップなどの
第１レベル判定手段と、前記第２タイミング信号に同期
した所定のタイミング（例えば前記第２タイミング信号
の立上がりタイミング）における前記第２デューティ監
視用信号のレベルが所定の第２レベル（例えば“Ｌ”レ
ベル）であるか否かの判定を行う例えばフリップフロッ
プなどの第２レベル判定手段と、前記第１レベル判定手
段により前記第１デューティ監視用信号のレベルが所定
の第１レベルとは異なっていると判定されていることに
応じて、または前記第２レベル判定手段により前記第２
デューティ監視用信号のレベルが所定の第２レベルとは
異なっていると判定されていることに応じて、前記位相
同期ループ回路に位相ロックはずれが発生していると判
定する例えばＯＲ回路などの位相ロック状態判定手段と
を備えた。
【００１３】また前記目的を達成するために別の本発明
は、セット・リセットタイプの位相比較部にて入力信号
と出力信号を分周した分周信号との位相比較を行う位相
同期ループ回路における位相ロックはずれの発生の検出
を行うロックはずれ検出回路において、前記位相比較部
から出力される位相比較結果信号を所定の第１時間に亙
り遅延させるとともに論理を反転した信号に相当する第
１デューティ監視用信号と前記位相比較部から出力され
る位相比較結果信号を所定の第１時間に亙り遅延した信
号に相当する第２デューティ監視用信号とを生成する、
例えば遅延素子およびＯＲ回路からなるデューティ監視
用信号生成手段と、前記分周信号の論理を反転した信号
に相当する第１タイミング信号と前記分周信号の論理を
反転するとともに所定の第２時間に亙り遅延した信号に
相当する第２タイミング信号とを生成する、例えばＮＯ
Ｔ回路および遅延素子からなるタイミング信号生成手段
と、前記第１タイミング信号に同期した所定のタイミン
グ（例えば前記第１タイミング信号の立上がりタイミン
グ）における前記第１デューティ監視用信号のレベルが
所定の第１レベル（例えば“Ｌ”レベル）であるか否か
の判定を行う例えばフリップフロップなどの第１レベル
判定手段と、前記第２タイミング信号に同期した所定の
タイミング（例えば前記第１タイミング信号の立上がり
タイミング）における前記第２デューティ監視用信号の
レベルが所定の第２レベル（例えば“Ｌ”レベル）であ
るか否かの判定を行う例えばフリップフロップなどの第
２レベル判定手段と、前記第１レベル判定手段により前
記第１デューティ監視用信号のレベルが所定の第１レベ
ルとは異なっていると判定されていることに応じて、ま
たは前記第２レベル判定手段により前記第２デューティ
監視用信号のレベルが所定の第２レベルとは異なってい
ると判定されていることに応じて、前記位相同期ループ
回路に位相ロックはずれが発生していると判定する例え
ばＯＲ回路などの位相ロック状態判定手段とを備えた。
は、セット・リセットタイプの位相比較部にて入力信号
と出力信号を分周した分周信号との位相比較を行う位相
同期ループ回路における位相ロックはずれの発生の検出
を行うロックはずれ検出回路において、前記位相比較部
から出力される位相比較結果信号を所定の第１時間に亙
り遅延させるとともに論理を反転した信号に相当する第
１デューティ監視用信号と前記位相比較部から出力され
る位相比較結果信号を所定の第１時間に亙り遅延した信
号に相当する第２デューティ監視用信号とを生成する、
例えば遅延素子およびＯＲ回路からなるデューティ監視
用信号生成手段と、前記分周信号の論理を反転した信号
に相当する第１タイミング信号と前記分周信号の論理を
反転するとともに所定の第２時間に亙り遅延した信号に
相当する第２タイミング信号とを生成する、例えばＮＯ
Ｔ回路および遅延素子からなるタイミング信号生成手段
と、前記第１タイミング信号に同期した所定のタイミン
グ（例えば前記第１タイミング信号の立上がりタイミン
グ）における前記第１デューティ監視用信号のレベルが
所定の第１レベル（例えば“Ｌ”レベル）であるか否か
の判定を行う例えばフリップフロップなどの第１レベル
判定手段と、前記第２タイミング信号に同期した所定の
タイミング（例えば前記第１タイミング信号の立上がり
タイミング）における前記第２デューティ監視用信号の
レベルが所定の第２レベル（例えば“Ｌ”レベル）であ
るか否かの判定を行う例えばフリップフロップなどの第
２レベル判定手段と、前記第１レベル判定手段により前
記第１デューティ監視用信号のレベルが所定の第１レベ
ルとは異なっていると判定されていることに応じて、ま
たは前記第２レベル判定手段により前記第２デューティ
監視用信号のレベルが所定の第２レベルとは異なってい
ると判定されていることに応じて、前記位相同期ループ
回路に位相ロックはずれが発生していると判定する例え
ばＯＲ回路などの位相ロック状態判定手段とを備えた。
【００１４】このような手段を講じたことにより、第１
の発明によれば、デューティ監視用信号生成手段にて位
相比較部から出力される位相比較結果信号を所定の第１
時間に亙り遅延した信号に相当する第１デューティ監視
用信号が生成され、この第１デューティ監視用信号のレ
ベルが所定の第１レベルであるか否かの判定が、タイミ
ング信号生成手段にて生成される、入力信号の論理を反
転した信号に相当する第１タイミング信号に同期した所
定のタイミングにおいて第１レベル判定手段により行わ
れる。またデューティ監視用信号生成手段にて前記位相
比較部から出力される位相比較結果信号を所定の第１時
間に亙り遅延させるとともに論理を反転した信号に相当
する第２デューティ監視用信号が生成され、この第２デ
ューティ監視用信号のレベルが所定の第２レベルである
か否かの判定が、前記タイミング信号生成手段により生
成される、前記入力信号の論理を反転するとともに所定
の第２時間に亙り遅延した信号に相当する第２タイミン
グ信号に同期した所定のタイミングにおいて第２レベル
判定手段により行われる。そして、前記第１レベル判定
手段により前記第１デューティ監視用信号のレベルが所
定の第１レベルとは異なっていると判定されていること
に応じて、または前記第２レベル判定手段により前記第
２デューティ監視用信号のレベルが所定の第２レベルと
は異なっていると判定されていることに応じて、位相同
期ループ回路に位相ロックはずれが発生していると位相
ロック状態判定手段により判定される。
の発明によれば、デューティ監視用信号生成手段にて位
相比較部から出力される位相比較結果信号を所定の第１
時間に亙り遅延した信号に相当する第１デューティ監視
用信号が生成され、この第１デューティ監視用信号のレ
ベルが所定の第１レベルであるか否かの判定が、タイミ
ング信号生成手段にて生成される、入力信号の論理を反
転した信号に相当する第１タイミング信号に同期した所
定のタイミングにおいて第１レベル判定手段により行わ
れる。またデューティ監視用信号生成手段にて前記位相
比較部から出力される位相比較結果信号を所定の第１時
間に亙り遅延させるとともに論理を反転した信号に相当
する第２デューティ監視用信号が生成され、この第２デ
ューティ監視用信号のレベルが所定の第２レベルである
か否かの判定が、前記タイミング信号生成手段により生
成される、前記入力信号の論理を反転するとともに所定
の第２時間に亙り遅延した信号に相当する第２タイミン
グ信号に同期した所定のタイミングにおいて第２レベル
判定手段により行われる。そして、前記第１レベル判定
手段により前記第１デューティ監視用信号のレベルが所
定の第１レベルとは異なっていると判定されていること
に応じて、または前記第２レベル判定手段により前記第
２デューティ監視用信号のレベルが所定の第２レベルと
は異なっていると判定されていることに応じて、位相同
期ループ回路に位相ロックはずれが発生していると位相
ロック状態判定手段により判定される。
【００１５】従って、前記位相同期ループ回路での位相
ロックはずれの発生に起因して前記位相比較部から出力
される前記位相比較結果信号のデューティが変動する状
態となると、前記第１デューティ監視用信号または前記
第２デューティ監視用信号のデューティが変動し、前記
第１タイミング信号または前記第２タイミング信号に同
期したそれぞれの所定のタイミングにおける前記第１デ
ューティ監視用信号または前記第２デューティ監視用信
号のレベルが正規のレベル（前記第１レベルまたは前記
第２レベル）ではなくなると、これに応じて位相ロック
はずれの発生が検出されることになる。
ロックはずれの発生に起因して前記位相比較部から出力
される前記位相比較結果信号のデューティが変動する状
態となると、前記第１デューティ監視用信号または前記
第２デューティ監視用信号のデューティが変動し、前記
第１タイミング信号または前記第２タイミング信号に同
期したそれぞれの所定のタイミングにおける前記第１デ
ューティ監視用信号または前記第２デューティ監視用信
号のレベルが正規のレベル（前記第１レベルまたは前記
第２レベル）ではなくなると、これに応じて位相ロック
はずれの発生が検出されることになる。
【００１６】また第２の発明によれば、デューティ監視
用信号生成手段にて位相比較部から出力される位相比較
結果信号を所定の第１時間に亙り遅延させるとともに論
理を反転した信号に相当する第１デューティ監視用信号
が生成され、この第１デューティ監視用信号のレベルが
所定の第１レベルであるか否かの判定が、タイミング信
号生成手段にて生成される、分周信号の論理を反転した
信号に相当する第１タイミング信号に同期した所定のタ
イミングにおいて第１レベル判定手段により行われる。
またデューティ監視用信号生成手段にて前記位相比較部
から出力される位相比較結果信号を所定の第１時間に亙
り遅延した信号に相当する第２デューティ監視用信号が
生成され、この第２デューティ監視用信号のレベルが所
定の第２レベルであるか否かの判定が、前記タイミング
信号生成手段により生成される、前記分周信号の論理を
反転するとともに所定の第２時間に亙り遅延した信号に
相当する第２タイミング信号に同期した所定のタイミン
グにおいて第２レベル判定手段により行われる。そし
て、前記第１レベル判定手段により前記第１デューティ
監視用信号のレベルが所定の第１レベルとは異なってい
ると判定されていることに応じて、または前記第２レベ
ル判定手段により前記第２デューティ監視用信号のレベ
ルが所定の第２レベルとは異なっていると判定されてい
ることに応じて、位相同期ループ回路に位相ロックはず
れが発生していると位相ロック状態判定手段により判定
される。
用信号生成手段にて位相比較部から出力される位相比較
結果信号を所定の第１時間に亙り遅延させるとともに論
理を反転した信号に相当する第１デューティ監視用信号
が生成され、この第１デューティ監視用信号のレベルが
所定の第１レベルであるか否かの判定が、タイミング信
号生成手段にて生成される、分周信号の論理を反転した
信号に相当する第１タイミング信号に同期した所定のタ
イミングにおいて第１レベル判定手段により行われる。
またデューティ監視用信号生成手段にて前記位相比較部
から出力される位相比較結果信号を所定の第１時間に亙
り遅延した信号に相当する第２デューティ監視用信号が
生成され、この第２デューティ監視用信号のレベルが所
定の第２レベルであるか否かの判定が、前記タイミング
信号生成手段により生成される、前記分周信号の論理を
反転するとともに所定の第２時間に亙り遅延した信号に
相当する第２タイミング信号に同期した所定のタイミン
グにおいて第２レベル判定手段により行われる。そし
て、前記第１レベル判定手段により前記第１デューティ
監視用信号のレベルが所定の第１レベルとは異なってい
ると判定されていることに応じて、または前記第２レベ
ル判定手段により前記第２デューティ監視用信号のレベ
ルが所定の第２レベルとは異なっていると判定されてい
ることに応じて、位相同期ループ回路に位相ロックはず
れが発生していると位相ロック状態判定手段により判定
される。
【００１７】従って、前記位相同期ループ回路での位相
ロックはずれの発生に起因して前記位相比較部から出力
される前記位相比較結果信号のデューティが変動する状
態となると、前記第１デューティ監視用信号または前記
第２デューティ監視用信号のデューティが変動し、前記
第１タイミング信号または前記第２タイミング信号に同
期したそれぞれの所定のタイミングにおける前記第１デ
ューティ監視用信号または前記第２デューティ監視用信
号のレベルが正規のレベル（前記第１レベルまたは前記
第２レベル）ではなくなると、これに応じて位相ロック
はずれの発生が検出されることになる。
ロックはずれの発生に起因して前記位相比較部から出力
される前記位相比較結果信号のデューティが変動する状
態となると、前記第１デューティ監視用信号または前記
第２デューティ監視用信号のデューティが変動し、前記
第１タイミング信号または前記第２タイミング信号に同
期したそれぞれの所定のタイミングにおける前記第１デ
ューティ監視用信号または前記第２デューティ監視用信
号のレベルが正規のレベル（前記第１レベルまたは前記
第２レベル）ではなくなると、これに応じて位相ロック
はずれの発生が検出されることになる。
【００１８】
（第１の実施の形態）以下、図面を参照して本発明の第
１の実施の形態につき説明する。図１は本実施の形態に
係るロックはずれ検出回路の構成を示す図である。な
お、図４と同一部分には同一符号を付する。
１の実施の形態につき説明する。図１は本実施の形態に
係るロックはずれ検出回路の構成を示す図である。な
お、図４と同一部分には同一符号を付する。
【００１９】図中、１０が本実施の形態のロックはずれ
検出回路であり、ＰＬＬ回路２０における位相ロック状
態の監視を行うものである。ＰＬＬ回路２０は、フィル
タ２、増幅器（ＡＭＰ）３、電圧制御水晶発振器（ＶＣ
ＸＯ）４、カウンタ５および位相比較回路６からなる。
検出回路であり、ＰＬＬ回路２０における位相ロック状
態の監視を行うものである。ＰＬＬ回路２０は、フィル
タ２、増幅器（ＡＭＰ）３、電圧制御水晶発振器（ＶＣ
ＸＯ）４、カウンタ５および位相比較回路６からなる。
【００２０】位相比較回路６は、Ｄ−フリップフロップ
回路を用いたセット・リセットタイプをなしている。す
なわち、Ｄ−フリップフロップ回路のクロック入力端Ｃ
に入力信号INPUT を、データ入力端Ｄに“Ｈ”レベルの
電圧Ｖhighを、またリセット入力端Ｒにカウンタ５が出
力するクロック信号COUNT をそれぞれ入力してなる。そ
して出力端Ｑからの出力を位相比較結果を示す信号とし
てフィルタ２に与える。
回路を用いたセット・リセットタイプをなしている。す
なわち、Ｄ−フリップフロップ回路のクロック入力端Ｃ
に入力信号INPUT を、データ入力端Ｄに“Ｈ”レベルの
電圧Ｖhighを、またリセット入力端Ｒにカウンタ５が出
力するクロック信号COUNT をそれぞれ入力してなる。そ
して出力端Ｑからの出力を位相比較結果を示す信号とし
てフィルタ２に与える。
【００２１】フィルタ２は、位相比較回路６から与えら
れる信号を積分し、増幅器３に与える。増幅器３は、フ
ィルタ２から与えられる信号を増幅してＶＣＸＯ４の制
御電圧Ｖcontを生成する。ＶＣＸＯ４は、増幅器３から
与えられる制御電圧Ｖcontに応じて出力OUTPUTの周波数
を変化させる。
れる信号を積分し、増幅器３に与える。増幅器３は、フ
ィルタ２から与えられる信号を増幅してＶＣＸＯ４の制
御電圧Ｖcontを生成する。ＶＣＸＯ４は、増幅器３から
与えられる制御電圧Ｖcontに応じて出力OUTPUTの周波数
を変化させる。
【００２２】カウンタ５は、ＶＣＸＯ４から出力される
出力信号OUTPUTを分岐入力し、これをカウントダウンさ
せたクロック信号COUNT を生成して位相比較回路６に与
える。
出力信号OUTPUTを分岐入力し、これをカウントダウンさ
せたクロック信号COUNT を生成して位相比較回路６に与
える。
【００２３】さてロックはずれ検出回路１０は、遅延素
子（Ｔ１）１１、ＯＲ回路１２、フリップフロップ１
３，１４、ＮＯＴ回路１５、ＯＲ回路１６，１７、遅延
素子（Ｔ２）１８およびＯＲ回路１９を有してなる。
子（Ｔ１）１１、ＯＲ回路１２、フリップフロップ１
３，１４、ＮＯＴ回路１５、ＯＲ回路１６，１７、遅延
素子（Ｔ２）１８およびＯＲ回路１９を有してなる。
【００２４】遅延素子１１には、位相比較回路６の反転
出力端／Ｑからの出力信号／Ｑoutが入力されており、
この信号／Ｑout を所定時間Ｔ１に亙り遅延させたの
ち、ＯＲ回路１２に与える。ＯＲ回路１２は２つの入力
端を有し、その一方に遅延素子１１の出力信号が入力さ
れ、また他方が接地されている。またＯＲ回路１２は、
非反転出力端と反転出力端とを有し、非反転出力端がフ
リップフロップ１３のデータ入力端Ｄに、また反転出力
端がフリップフロップ１４のデータ入力端Ｄにそれぞれ
接続されている。
出力端／Ｑからの出力信号／Ｑoutが入力されており、
この信号／Ｑout を所定時間Ｔ１に亙り遅延させたの
ち、ＯＲ回路１２に与える。ＯＲ回路１２は２つの入力
端を有し、その一方に遅延素子１１の出力信号が入力さ
れ、また他方が接地されている。またＯＲ回路１２は、
非反転出力端と反転出力端とを有し、非反転出力端がフ
リップフロップ１３のデータ入力端Ｄに、また反転出力
端がフリップフロップ１４のデータ入力端Ｄにそれぞれ
接続されている。
【００２５】ＮＯＴ回路１５には、ＰＬＬ回路２０への
入力信号INPUT が分岐入力されており、この入力信号IN
PUT の論理を反転させた上でＯＲ回路１６，１７にそれ
ぞれ与える。ＯＲ回路１６は２つの入力端を有し、その
一方にＮＯＴ回路１５の出力が入力され、また他方が接
地されている。このＯＲ回路１６の出力端は、フリップ
フロップ１３のクロック端Ｃに接続されている。ＯＲ回
路１７は２つの入力端を有し、その一方にＮＯＴ回路１
５の出力が入力され、また他方が接地されている。この
ＯＲ回路１７の出力端は、遅延素子１８に接続されてい
る。遅延素子１８は、ＯＲ回路１７の出力信号を所定時
間Ｔ２に亙り遅延させたのち、フリップフロップ１４の
クロック端Ｃに与える。
入力信号INPUT が分岐入力されており、この入力信号IN
PUT の論理を反転させた上でＯＲ回路１６，１７にそれ
ぞれ与える。ＯＲ回路１６は２つの入力端を有し、その
一方にＮＯＴ回路１５の出力が入力され、また他方が接
地されている。このＯＲ回路１６の出力端は、フリップ
フロップ１３のクロック端Ｃに接続されている。ＯＲ回
路１７は２つの入力端を有し、その一方にＮＯＴ回路１
５の出力が入力され、また他方が接地されている。この
ＯＲ回路１７の出力端は、遅延素子１８に接続されてい
る。遅延素子１８は、ＯＲ回路１７の出力信号を所定時
間Ｔ２に亙り遅延させたのち、フリップフロップ１４の
クロック端Ｃに与える。
【００２６】フリップフロップ１３は、Ｄ−フリップフ
ロップよりなり、ＯＲ回路１２の非反転出力端から出力
される信号Ｄ１をＯＲ回路１６から出力される信号Ｃ１
の立上がりに同期して取り込み、保持する。そしてフリ
ップフロップ１３は、保持している信号を出力端Ｑより
ＯＲ回路１９へと与える。フリップフロップ１４は、Ｄ
−フリップフロップよりなり、ＯＲ回路１２の反転出力
端から出力される信号Ｄ２を遅延素子１８から出力され
る信号Ｃ２の立上がりに同期して取り込み、保持する。
そしてフリップフロップ１４は、保持している信号を出
力端ＱよりＯＲ回路１９へと与える。ＯＲ回路１９は、
フリップフロップ１３，１４のそれぞれから与えられる
信号の論理和をとり、その結果をロックはずれ検出信号
Ｌout として出力する。
ロップよりなり、ＯＲ回路１２の非反転出力端から出力
される信号Ｄ１をＯＲ回路１６から出力される信号Ｃ１
の立上がりに同期して取り込み、保持する。そしてフリ
ップフロップ１３は、保持している信号を出力端Ｑより
ＯＲ回路１９へと与える。フリップフロップ１４は、Ｄ
−フリップフロップよりなり、ＯＲ回路１２の反転出力
端から出力される信号Ｄ２を遅延素子１８から出力され
る信号Ｃ２の立上がりに同期して取り込み、保持する。
そしてフリップフロップ１４は、保持している信号を出
力端ＱよりＯＲ回路１９へと与える。ＯＲ回路１９は、
フリップフロップ１３，１４のそれぞれから与えられる
信号の論理和をとり、その結果をロックはずれ検出信号
Ｌout として出力する。
【００２７】次に、以上のように構成されたロックはず
れ検出回路１０の動作を説明する。まず、フリップフロ
ップ１３のクロック端Ｃに与えられる信号Ｃ１は、入力
信号INPUT の論理を反転させた信号であり、これが図２
に示すような信号であるとする。そうするとフリップフ
ロップ１４のクロック端Ｃに与えられる信号Ｃ２は、信
号Ｃ１を所定時間Ｔ２に亙り遅延させた同図に示すよう
な信号となる。
れ検出回路１０の動作を説明する。まず、フリップフロ
ップ１３のクロック端Ｃに与えられる信号Ｃ１は、入力
信号INPUT の論理を反転させた信号であり、これが図２
に示すような信号であるとする。そうするとフリップフ
ロップ１４のクロック端Ｃに与えられる信号Ｃ２は、信
号Ｃ１を所定時間Ｔ２に亙り遅延させた同図に示すよう
な信号となる。
【００２８】一方、フリップフロップ１３のデータ入力
端Ｄに与えられる信号Ｄ１は、位相比較回路６の反転出
力端／Ｑからの出力信号／Ｑout を所定時間Ｔ１に亙り
遅延させた信号となり、またフリップフロップ１４のデ
ータ入力端Ｄに与えられる信号Ｄ２は、位相比較回路６
の反転出力端／Ｑからの出力信号／Ｑout を所定時間Ｔ
１に亙り遅延させた上で論理を反転させた信号、すなわ
ち位相比較回路６の出力端Ｑからの出力信号を所定時間
Ｔ１に亙り遅延させたのと同様な信号となる。
端Ｄに与えられる信号Ｄ１は、位相比較回路６の反転出
力端／Ｑからの出力信号／Ｑout を所定時間Ｔ１に亙り
遅延させた信号となり、またフリップフロップ１４のデ
ータ入力端Ｄに与えられる信号Ｄ２は、位相比較回路６
の反転出力端／Ｑからの出力信号／Ｑout を所定時間Ｔ
１に亙り遅延させた上で論理を反転させた信号、すなわ
ち位相比較回路６の出力端Ｑからの出力信号を所定時間
Ｔ１に亙り遅延させたのと同様な信号となる。
【００２９】ここで位相ロック状態における位相比較回
路６の出力端Ｑからの出力が、デューティ５０％で、立
上がり位相が入力信号INPUT の立上がり位相とほぼ等し
くなるとすると、位相ロック状態において信号Ｄ１，Ｄ
２は図２（ａ）に示すような信号となる。なお、図２は
各信号の位相関係を示しているものであり、信号Ｃ１，
Ｃ２および信号Ｄ１，Ｄ２の位相関係は、入力信号INPU
T の周波数に拘らず同図に示す状態となる。
路６の出力端Ｑからの出力が、デューティ５０％で、立
上がり位相が入力信号INPUT の立上がり位相とほぼ等し
くなるとすると、位相ロック状態において信号Ｄ１，Ｄ
２は図２（ａ）に示すような信号となる。なお、図２は
各信号の位相関係を示しているものであり、信号Ｃ１，
Ｃ２および信号Ｄ１，Ｄ２の位相関係は、入力信号INPU
T の周波数に拘らず同図に示す状態となる。
【００３０】さて、遅延素子１１での遅延時間Ｔ１は、
上述の位相ロック状態において、信号Ｃ１の立上がりタ
イミングが信号Ｄ１が“Ｌ”レベルで安定している期間
内（例えば“Ｌ”レベル期間の中央近傍）に位置するよ
う設定されている。また遅延素子１８での遅延時間Ｔ２
は、上述の位相ロック状態において、信号Ｃ２の立上が
りタイミングが信号Ｄ２が“Ｌ”レベルで安定している
期間内（例えば“Ｌ”レベル期間の中央近傍）に位置す
るよう設定されている。
上述の位相ロック状態において、信号Ｃ１の立上がりタ
イミングが信号Ｄ１が“Ｌ”レベルで安定している期間
内（例えば“Ｌ”レベル期間の中央近傍）に位置するよ
う設定されている。また遅延素子１８での遅延時間Ｔ２
は、上述の位相ロック状態において、信号Ｃ２の立上が
りタイミングが信号Ｄ２が“Ｌ”レベルで安定している
期間内（例えば“Ｌ”レベル期間の中央近傍）に位置す
るよう設定されている。
【００３１】従って、ＰＬＬ回路２０が前述のような位
相ロック状態にあれば、信号Ｃ１および信号Ｃ２のそれ
ぞれの立上がりタイミングにおいて、信号Ｄ１および信
号Ｄ２はそれぞれ“Ｌ”レベルであり、フリップフロッ
プ１３，１４の出力端Ｑの出力は図２（ａ）に示すよう
に常時“Ｌ”レベルとなる。よって、ＯＲ回路１９から
出力されるロックはずれ検出信号Ｌout も図２（ａ）に
示すように常時“Ｌ”レベルとなり、ロックはずれが検
出されることはない。なお、入力信号INPUT の周波数が
変化しても、ＰＬＬ回路２０が入力信号INPUT の周波数
変化に追従できていてロック状態のままであれば、信号
Ｃ１，Ｃ２と信号Ｄ１，Ｄ２との位相関係は図２（ａ）
に示す状態のままとなるから、やはり上述の如くロック
はずれが検出されることはない。
相ロック状態にあれば、信号Ｃ１および信号Ｃ２のそれ
ぞれの立上がりタイミングにおいて、信号Ｄ１および信
号Ｄ２はそれぞれ“Ｌ”レベルであり、フリップフロッ
プ１３，１４の出力端Ｑの出力は図２（ａ）に示すよう
に常時“Ｌ”レベルとなる。よって、ＯＲ回路１９から
出力されるロックはずれ検出信号Ｌout も図２（ａ）に
示すように常時“Ｌ”レベルとなり、ロックはずれが検
出されることはない。なお、入力信号INPUT の周波数が
変化しても、ＰＬＬ回路２０が入力信号INPUT の周波数
変化に追従できていてロック状態のままであれば、信号
Ｃ１，Ｃ２と信号Ｄ１，Ｄ２との位相関係は図２（ａ）
に示す状態のままとなるから、やはり上述の如くロック
はずれが検出されることはない。
【００３２】さて、位相ロック状態から位相ロックはず
れが発生すると、位相比較回路６の出力端Ｑからの出力
のデューティが経時的に様々に変動する。ここで位相比
較回路６の出力端Ｑからの出力における“Ｈ”レベルの
デューティが小さくなるような位相ロックはずれが発生
しており、信号Ｄ１，Ｄ２が例えば図２（ｂ）に示すよ
うな状態になると、図２（ｂ）に示すように信号Ｃ２の
立上がりにおいて信号Ｄ２が“Ｈ”レベルとなる（例え
ば図２中のｔ１時点）ので、フリップフロップ１４の出
力端Ｑの出力が“Ｈ”レベルとなる。よって、ＯＲ回路
１９から出力されるロックはずれ検出信号Ｌout が
“Ｈ”レベルとなり、ロックはずれが検出される。
れが発生すると、位相比較回路６の出力端Ｑからの出力
のデューティが経時的に様々に変動する。ここで位相比
較回路６の出力端Ｑからの出力における“Ｈ”レベルの
デューティが小さくなるような位相ロックはずれが発生
しており、信号Ｄ１，Ｄ２が例えば図２（ｂ）に示すよ
うな状態になると、図２（ｂ）に示すように信号Ｃ２の
立上がりにおいて信号Ｄ２が“Ｈ”レベルとなる（例え
ば図２中のｔ１時点）ので、フリップフロップ１４の出
力端Ｑの出力が“Ｈ”レベルとなる。よって、ＯＲ回路
１９から出力されるロックはずれ検出信号Ｌout が
“Ｈ”レベルとなり、ロックはずれが検出される。
【００３３】一方、位相比較回路６の出力端Ｑからの出
力における“Ｈ”レベルのデューティが大きくなるよう
な位相ロックはずれが発生しており、信号Ｄ１，Ｄ２が
例えば図２（ｃ）に示すような状態になると、図２
（ｃ）に示すように信号Ｃ１の立上がりにおいて信号Ｄ
１が“Ｈ”レベルとなる（例えば図２中のｔ２時点）の
で、フリップフロップ１３の出力端Ｑの出力が“Ｈ”レ
ベルとなる。よって、ＯＲ回路１９から出力されるロッ
クはずれ検出信号Ｌout が“Ｈ”レベルとなり、ロック
はずれが検出される。
力における“Ｈ”レベルのデューティが大きくなるよう
な位相ロックはずれが発生しており、信号Ｄ１，Ｄ２が
例えば図２（ｃ）に示すような状態になると、図２
（ｃ）に示すように信号Ｃ１の立上がりにおいて信号Ｄ
１が“Ｈ”レベルとなる（例えば図２中のｔ２時点）の
で、フリップフロップ１３の出力端Ｑの出力が“Ｈ”レ
ベルとなる。よって、ＯＲ回路１９から出力されるロッ
クはずれ検出信号Ｌout が“Ｈ”レベルとなり、ロック
はずれが検出される。
【００３４】以上のように本実施の形態によれば、位相
比較回路６の反転出力端／Ｑからの出力信号／Ｑout に
相当する信号Ｄ１および信号／Ｑout とは論理を反転さ
せた信号Ｄ２とのそれぞれにつき、位相ロック時に
“Ｌ”レベルであるべきタイミングにおいてレベルの監
視を行い、このときに信号Ｄ１および信号Ｄ２のいずれ
かが“Ｈ”レベルとなっていれば、ロックはずれと判定
してロックはずれ検出信号Ｌout を“Ｈ”レベルとす
る。
比較回路６の反転出力端／Ｑからの出力信号／Ｑout に
相当する信号Ｄ１および信号／Ｑout とは論理を反転さ
せた信号Ｄ２とのそれぞれにつき、位相ロック時に
“Ｌ”レベルであるべきタイミングにおいてレベルの監
視を行い、このときに信号Ｄ１および信号Ｄ２のいずれ
かが“Ｈ”レベルとなっていれば、ロックはずれと判定
してロックはずれ検出信号Ｌout を“Ｈ”レベルとす
る。
【００３５】すなわち本実施の形態では、セット・リセ
ットタイプをなす位相比較回路６の反転出力端／Ｑから
の出力信号／Ｑout がロックはずれ発生時にはデューテ
ィが変動することに着目し、位相ロック時に信号／Ｑ
out が“Ｌ“レベルであるべきタイミングおよび“Ｈ”
レベルであるべきタイミングのそれぞれで信号／Ｑout
のレベルを監視し、各タイミングにおける正規のレベル
ではなかった場合にはデューティの変動が発生している
と判断して、ロックはずれが発生していると判断する。
ットタイプをなす位相比較回路６の反転出力端／Ｑから
の出力信号／Ｑout がロックはずれ発生時にはデューテ
ィが変動することに着目し、位相ロック時に信号／Ｑ
out が“Ｌ“レベルであるべきタイミングおよび“Ｈ”
レベルであるべきタイミングのそれぞれで信号／Ｑout
のレベルを監視し、各タイミングにおける正規のレベル
ではなかった場合にはデューティの変動が発生している
と判断して、ロックはずれが発生していると判断する。
【００３６】これにより、ロックはずれが発生した場合
にはこのロックはずれの発生を正しく検出することがで
きるとともに、ＰＬＬ回路２０が追従可能でロックはず
れが発生しない程度の周波数変化が入力信号INPUT に生
じた場合に、これをロックはずれとして誤検出すること
を防止することができる。
にはこのロックはずれの発生を正しく検出することがで
きるとともに、ＰＬＬ回路２０が追従可能でロックはず
れが発生しない程度の周波数変化が入力信号INPUT に生
じた場合に、これをロックはずれとして誤検出すること
を防止することができる。
【００３７】（第２の実施の形態）次に本発明の第２の
実施の形態につき説明する。図３は本実施の形態に係る
ロックはずれ検出回路の構成を示す図である。なお、図
１と同一部分には同一符号を付し、その詳細な説明は省
略する。
実施の形態につき説明する。図３は本実施の形態に係る
ロックはずれ検出回路の構成を示す図である。なお、図
１と同一部分には同一符号を付し、その詳細な説明は省
略する。
【００３８】図中、３０が本実施の形態のロックはずれ
検出回路であり、ＰＬＬ回路２０における位相ロック状
態の監視を行うものである。ロックはずれ検出回路３０
は、遅延素子（Ｔ１）１１、ＯＲ回路１２、フリップフ
ロップ１３，１４、ＮＯＴ回路１５、ＯＲ回路１６，１
７、遅延素子（Ｔ２）１８およびＯＲ回路１９を有して
なる。
検出回路であり、ＰＬＬ回路２０における位相ロック状
態の監視を行うものである。ロックはずれ検出回路３０
は、遅延素子（Ｔ１）１１、ＯＲ回路１２、フリップフ
ロップ１３，１４、ＮＯＴ回路１５、ＯＲ回路１６，１
７、遅延素子（Ｔ２）１８およびＯＲ回路１９を有して
なる。
【００３９】遅延素子１１には、位相比較回路６の反転
出力端／Ｑからの出力信号／Ｑoutが入力されており、
この信号／Ｑout を所定時間Ｔ１に亙り遅延させたの
ち、ＯＲ回路１２に与える。ＯＲ回路１２は２つの入力
端を有し、その一方に遅延素子１１の出力信号が入力さ
れ、また他方が接地されている。またＯＲ回路１２は、
非反転出力端と反転出力端とを有し、反転出力端がフリ
ップフロップ１３のデータ入力端Ｄに、また非反転出力
端がフリップフロップ１４のデータ入力端Ｄにそれぞれ
接続されている。
出力端／Ｑからの出力信号／Ｑoutが入力されており、
この信号／Ｑout を所定時間Ｔ１に亙り遅延させたの
ち、ＯＲ回路１２に与える。ＯＲ回路１２は２つの入力
端を有し、その一方に遅延素子１１の出力信号が入力さ
れ、また他方が接地されている。またＯＲ回路１２は、
非反転出力端と反転出力端とを有し、反転出力端がフリ
ップフロップ１３のデータ入力端Ｄに、また非反転出力
端がフリップフロップ１４のデータ入力端Ｄにそれぞれ
接続されている。
【００４０】ＮＯＴ回路１５には、カウンタ５の出力信
号COUNT が分岐入力されており、この信号COUNT の論理
を反転させた上でＯＲ回路１６，１７にそれぞれ与え
る。ＯＲ回路１６は２つの入力端を有し、その一方にＮ
ＯＴ回路１５の出力が入力され、また他方が接地されて
いる。このＯＲ回路１６の出力端は、フリップフロップ
１３のクロック端Ｃに接続されている。ＯＲ回路１７は
２つの入力端を有し、その一方にＮＯＴ回路１５の出力
が入力され、また他方が接地されている。このＯＲ回路
１７の出力端は、遅延素子１８に接続されている。遅延
素子１８は、ＯＲ回路１７の出力信号を所定時間Ｔ２に
亙り遅延させたのち、フリップフロップ１４のクロック
端Ｃに与える。
号COUNT が分岐入力されており、この信号COUNT の論理
を反転させた上でＯＲ回路１６，１７にそれぞれ与え
る。ＯＲ回路１６は２つの入力端を有し、その一方にＮ
ＯＴ回路１５の出力が入力され、また他方が接地されて
いる。このＯＲ回路１６の出力端は、フリップフロップ
１３のクロック端Ｃに接続されている。ＯＲ回路１７は
２つの入力端を有し、その一方にＮＯＴ回路１５の出力
が入力され、また他方が接地されている。このＯＲ回路
１７の出力端は、遅延素子１８に接続されている。遅延
素子１８は、ＯＲ回路１７の出力信号を所定時間Ｔ２に
亙り遅延させたのち、フリップフロップ１４のクロック
端Ｃに与える。
【００４１】フリップフロップ１３は、Ｄ−フリップフ
ロップよりなり、ＯＲ回路１２の反転出力端から出力さ
れる信号Ｄ３をＯＲ回路１６から出力される信号Ｃ３の
立上がりに同期して取り込み、保持する。そしてフリッ
プフロップ１３は、保持している信号を出力端ＱよりＯ
Ｒ回路１９へと与える。フリップフロップ１４は、Ｄ−
フリップフロップよりなり、ＯＲ回路１２の非反転出力
端から出力される信号Ｄ４を遅延素子１８から出力され
る信号Ｃ４の立上がりに同期して取り込み、保持する。
そしてフリップフロップ１４は、保持している信号を出
力端ＱよりＯＲ回路１９へと与える。ＯＲ回路１９は、
フリップフロップ１３，１４のそれぞれから与えられる
信号の論理和をとり、その結果をロックはずれ検出信号
Ｌout として出力する。
ロップよりなり、ＯＲ回路１２の反転出力端から出力さ
れる信号Ｄ３をＯＲ回路１６から出力される信号Ｃ３の
立上がりに同期して取り込み、保持する。そしてフリッ
プフロップ１３は、保持している信号を出力端ＱよりＯ
Ｒ回路１９へと与える。フリップフロップ１４は、Ｄ−
フリップフロップよりなり、ＯＲ回路１２の非反転出力
端から出力される信号Ｄ４を遅延素子１８から出力され
る信号Ｃ４の立上がりに同期して取り込み、保持する。
そしてフリップフロップ１４は、保持している信号を出
力端ＱよりＯＲ回路１９へと与える。ＯＲ回路１９は、
フリップフロップ１３，１４のそれぞれから与えられる
信号の論理和をとり、その結果をロックはずれ検出信号
Ｌout として出力する。
【００４２】以上のように本実施の形態のロックはずれ
検出回路３０は、前記第１の実施の形態におけるロック
はずれ検出回路１０と同様な構成要素からなるが、ＮＯ
Ｔ回路１５に入力する信号を入力信号INPUT からカウン
タ５の出力信号COUNT に変更した点、ＯＲ回路１２の非
反転出力端から出力される信号の供給先をフリップフロ
ップ１４からフリップフロップ１３に変更した点および
ＯＲ回路１２の反転出力端から出力される信号の供給先
をフリップフロップ１３からフリップフロップ１４に変
更した点が異なっている。
検出回路３０は、前記第１の実施の形態におけるロック
はずれ検出回路１０と同様な構成要素からなるが、ＮＯ
Ｔ回路１５に入力する信号を入力信号INPUT からカウン
タ５の出力信号COUNT に変更した点、ＯＲ回路１２の非
反転出力端から出力される信号の供給先をフリップフロ
ップ１４からフリップフロップ１３に変更した点および
ＯＲ回路１２の反転出力端から出力される信号の供給先
をフリップフロップ１３からフリップフロップ１４に変
更した点が異なっている。
【００４３】次に、以上のように構成されたロックはず
れ検出回路３０の動作を説明する。まず、フリップフロ
ップ１３のクロック端Ｃに与えられる信号Ｃ３は、カウ
ンタ５の出力信号COUNT の論理を反転させた信号であ
り、これが図４に示すような信号であるとする。そうす
るとフリップフロップ１４のクロック端Ｃに与えられる
信号Ｃ４は、信号Ｃ３を所定時間Ｔ２に亙り遅延させた
同図に示すような信号となる。
れ検出回路３０の動作を説明する。まず、フリップフロ
ップ１３のクロック端Ｃに与えられる信号Ｃ３は、カウ
ンタ５の出力信号COUNT の論理を反転させた信号であ
り、これが図４に示すような信号であるとする。そうす
るとフリップフロップ１４のクロック端Ｃに与えられる
信号Ｃ４は、信号Ｃ３を所定時間Ｔ２に亙り遅延させた
同図に示すような信号となる。
【００４４】一方、フリップフロップ１４のデータ入力
端Ｄに与えられる信号Ｄ４は、位相比較回路６の反転出
力端／Ｑからの出力信号／Ｑout を所定時間Ｔ１に亙り
遅延させた信号となり、またフリップフロップ１３のデ
ータ入力端Ｄに与えられる信号Ｄ３は、位相比較回路６
の反転出力端／Ｑからの出力信号／Ｑout を所定時間Ｔ
１に亙り遅延させた上で論理を反転させた信号、すなわ
ち位相比較回路６の出力端Ｑからの出力信号を所定時間
Ｔ１に亙り遅延させたのと同様な信号となる。
端Ｄに与えられる信号Ｄ４は、位相比較回路６の反転出
力端／Ｑからの出力信号／Ｑout を所定時間Ｔ１に亙り
遅延させた信号となり、またフリップフロップ１３のデ
ータ入力端Ｄに与えられる信号Ｄ３は、位相比較回路６
の反転出力端／Ｑからの出力信号／Ｑout を所定時間Ｔ
１に亙り遅延させた上で論理を反転させた信号、すなわ
ち位相比較回路６の出力端Ｑからの出力信号を所定時間
Ｔ１に亙り遅延させたのと同様な信号となる。
【００４５】ここで位相ロック状態における位相比較回
路６の出力端Ｑからの出力が、デューティ５０％で、立
上がり位相が入力信号INPUT の立上がり位相とほぼ等し
くなるとすると、位相ロック状態において信号Ｄ３，Ｄ
４は図４（ａ）に示すような信号となる。なお、図４は
各信号の位相関係を示しているものであり、信号Ｃ３，
Ｃ４および信号Ｄ３，Ｄ４の位相関係は、入力信号INPU
T およびカウンタ５の出力信号COUNT の周波数に拘らず
同図に示す状態となる。
路６の出力端Ｑからの出力が、デューティ５０％で、立
上がり位相が入力信号INPUT の立上がり位相とほぼ等し
くなるとすると、位相ロック状態において信号Ｄ３，Ｄ
４は図４（ａ）に示すような信号となる。なお、図４は
各信号の位相関係を示しているものであり、信号Ｃ３，
Ｃ４および信号Ｄ３，Ｄ４の位相関係は、入力信号INPU
T およびカウンタ５の出力信号COUNT の周波数に拘らず
同図に示す状態となる。
【００４６】さて、遅延素子１１での遅延時間Ｔ１は、
上述の位相ロック状態において、信号Ｃ３の立上がりタ
イミングが信号Ｄ３が“Ｌ”レベルで安定している期間
内（例えば“Ｌ”レベル期間の中央近傍）に位置するよ
う設定されている。また遅延素子１８での遅延時間Ｔ２
は、上述の位相ロック状態において、信号Ｃ４の立上が
りタイミングが信号Ｄ４が“Ｌ”レベルで安定している
期間内（例えば“Ｌ”レベル期間の中央近傍）に位置す
るよう設定されている。
上述の位相ロック状態において、信号Ｃ３の立上がりタ
イミングが信号Ｄ３が“Ｌ”レベルで安定している期間
内（例えば“Ｌ”レベル期間の中央近傍）に位置するよ
う設定されている。また遅延素子１８での遅延時間Ｔ２
は、上述の位相ロック状態において、信号Ｃ４の立上が
りタイミングが信号Ｄ４が“Ｌ”レベルで安定している
期間内（例えば“Ｌ”レベル期間の中央近傍）に位置す
るよう設定されている。
【００４７】従って、ＰＬＬ回路２０が前述のような位
相ロック状態にあれば、信号Ｃ３および信号Ｃ４のそれ
ぞれの立上がりタイミングにおいて、信号Ｄ３および信
号Ｄ４はそれぞれ“Ｌ”レベルであり、フリップフロッ
プ１３，１４の出力端Ｑの出力は図４（ａ）に示すよう
に常時“Ｌ”レベルとなる。よって、ＯＲ回路１９から
出力されるロックはずれ検出信号Ｌout も図４（ａ）に
示すように常時“Ｌ”レベルとなり、ロックはずれが検
出されることはない。なお、入力信号INPUT の周波数が
変化しても、ＰＬＬ回路２０が入力信号INPUT の周波数
変化に追従できていてロック状態のままであれば、信号
Ｃ３，Ｃ４と信号Ｄ３，Ｄ４との位相関係は図４（ａ）
に示す状態のままとなるから、やはり上述の如くロック
はずれが検出されることはない。
相ロック状態にあれば、信号Ｃ３および信号Ｃ４のそれ
ぞれの立上がりタイミングにおいて、信号Ｄ３および信
号Ｄ４はそれぞれ“Ｌ”レベルであり、フリップフロッ
プ１３，１４の出力端Ｑの出力は図４（ａ）に示すよう
に常時“Ｌ”レベルとなる。よって、ＯＲ回路１９から
出力されるロックはずれ検出信号Ｌout も図４（ａ）に
示すように常時“Ｌ”レベルとなり、ロックはずれが検
出されることはない。なお、入力信号INPUT の周波数が
変化しても、ＰＬＬ回路２０が入力信号INPUT の周波数
変化に追従できていてロック状態のままであれば、信号
Ｃ３，Ｃ４と信号Ｄ３，Ｄ４との位相関係は図４（ａ）
に示す状態のままとなるから、やはり上述の如くロック
はずれが検出されることはない。
【００４８】さて、位相ロック状態から位相ロックはず
れが発生すると、位相比較回路６の出力端Ｑからの出力
のデューティが経時的に様々に変動する。ここで位相比
較回路６の出力端Ｑからの出力における“Ｈ”レベルの
デューティが小さくなるような位相ロックはずれが発生
しており、信号Ｄ３，Ｄ４が例えば図４（ｂ）に示すよ
うな状態になると、図４（ｂ）に示すように信号Ｃ３の
立上がりにおいて信号Ｄ３が“Ｈ”レベルとなる（例え
ば図４中のｔ３時点）ので、フリップフロップ１３の出
力端Ｑの出力が“Ｈ”レベルとなる。よって、ＯＲ回路
１９から出力されるロックはずれ検出信号Ｌout が
“Ｈ”レベルとなり、ロックはずれが検出される。
れが発生すると、位相比較回路６の出力端Ｑからの出力
のデューティが経時的に様々に変動する。ここで位相比
較回路６の出力端Ｑからの出力における“Ｈ”レベルの
デューティが小さくなるような位相ロックはずれが発生
しており、信号Ｄ３，Ｄ４が例えば図４（ｂ）に示すよ
うな状態になると、図４（ｂ）に示すように信号Ｃ３の
立上がりにおいて信号Ｄ３が“Ｈ”レベルとなる（例え
ば図４中のｔ３時点）ので、フリップフロップ１３の出
力端Ｑの出力が“Ｈ”レベルとなる。よって、ＯＲ回路
１９から出力されるロックはずれ検出信号Ｌout が
“Ｈ”レベルとなり、ロックはずれが検出される。
【００４９】一方、位相比較回路６の出力端Ｑからの出
力における“Ｈ”レベルのデューティが大きくなるよう
な位相ロックはずれが発生しており、信号Ｄ３，Ｄ４が
例えば図４（ｃ）に示すような状態になると、図４
（ｃ）に示すように信号Ｃ４の立上がりにおいて信号Ｄ
４が“Ｈ”レベルとなる（例えば図４中のｔ４時点）の
で、フリップフロップ１４の出力端Ｑの出力が“Ｈ”レ
ベルとなる。よって、ＯＲ回路１９から出力されるロッ
クはずれ検出信号Ｌout が“Ｈ”レベルとなり、ロック
はずれが検出される。
力における“Ｈ”レベルのデューティが大きくなるよう
な位相ロックはずれが発生しており、信号Ｄ３，Ｄ４が
例えば図４（ｃ）に示すような状態になると、図４
（ｃ）に示すように信号Ｃ４の立上がりにおいて信号Ｄ
４が“Ｈ”レベルとなる（例えば図４中のｔ４時点）の
で、フリップフロップ１４の出力端Ｑの出力が“Ｈ”レ
ベルとなる。よって、ＯＲ回路１９から出力されるロッ
クはずれ検出信号Ｌout が“Ｈ”レベルとなり、ロック
はずれが検出される。
【００５０】以上のように本実施の形態によれば、位相
比較回路６の反転出力端／Ｑからの出力信号／Ｑout に
相当する信号Ｄ４および信号／Ｑout とは論理を反転さ
せた信号Ｄ３とのそれぞれにつき、位相ロック時に
“Ｌ”レベルであるべきタイミングにおいてレベルの監
視を行い、このときに信号Ｄ３および信号Ｄ４のいずれ
かが“Ｈ”レベルとなっていれば、ロックはずれと判定
してロックはずれ検出信号Ｌout を“Ｈ”レベルとす
る。
比較回路６の反転出力端／Ｑからの出力信号／Ｑout に
相当する信号Ｄ４および信号／Ｑout とは論理を反転さ
せた信号Ｄ３とのそれぞれにつき、位相ロック時に
“Ｌ”レベルであるべきタイミングにおいてレベルの監
視を行い、このときに信号Ｄ３および信号Ｄ４のいずれ
かが“Ｈ”レベルとなっていれば、ロックはずれと判定
してロックはずれ検出信号Ｌout を“Ｈ”レベルとす
る。
【００５１】すなわち本実施の形態では、セット・リセ
ットタイプをなす位相比較回路６の反転出力端／Ｑから
の出力信号／Ｑout がロックはずれ発生時にはデューテ
ィが変動することに着目し、位相ロック時に信号／Ｑ
out が“Ｌ“レベルであるべきタイミングおよび“Ｈ”
レベルであるべきタイミングのそれぞれで信号／Ｑout
のレベルを監視し、各タイミングにおける正規のレベル
ではなかった場合にはデューティの変動が発生している
と判断して、ロックはずれが発生していると判断する。
ットタイプをなす位相比較回路６の反転出力端／Ｑから
の出力信号／Ｑout がロックはずれ発生時にはデューテ
ィが変動することに着目し、位相ロック時に信号／Ｑ
out が“Ｌ“レベルであるべきタイミングおよび“Ｈ”
レベルであるべきタイミングのそれぞれで信号／Ｑout
のレベルを監視し、各タイミングにおける正規のレベル
ではなかった場合にはデューティの変動が発生している
と判断して、ロックはずれが発生していると判断する。
【００５２】これにより、ロックはずれが発生した場合
にはこのロックはずれの発生を正しく検出することがで
きるとともに、ＰＬＬ回路２０が追従可能でロックはず
れが発生しない程度の周波数変化が入力信号INPUT に生
じた場合に、これをロックはずれとして誤検出すること
を防止することができる。
にはこのロックはずれの発生を正しく検出することがで
きるとともに、ＰＬＬ回路２０が追従可能でロックはず
れが発生しない程度の周波数変化が入力信号INPUT に生
じた場合に、これをロックはずれとして誤検出すること
を防止することができる。
【００５３】なお本発明は上記各実施の形態に限定され
るものではない。例えば信号Ｄ１，Ｄ２，Ｄ３，Ｄ４お
よび信号Ｃ１，Ｃ２，Ｃ３，Ｃ４を生成するための具体
的な構成は上記各実施の形態に挙げたものには限定され
ず、同様な信号を生成できれば如何なる構成であっても
良い。例えば、第１の実施の形態における信号Ｄ１，Ｄ
２は、出力端Ｑからの出力に基づいて生成することもで
きる。このほか、本発明の要旨を逸脱しない範囲で種々
の変形実施が可能である。
るものではない。例えば信号Ｄ１，Ｄ２，Ｄ３，Ｄ４お
よび信号Ｃ１，Ｃ２，Ｃ３，Ｃ４を生成するための具体
的な構成は上記各実施の形態に挙げたものには限定され
ず、同様な信号を生成できれば如何なる構成であっても
良い。例えば、第１の実施の形態における信号Ｄ１，Ｄ
２は、出力端Ｑからの出力に基づいて生成することもで
きる。このほか、本発明の要旨を逸脱しない範囲で種々
の変形実施が可能である。
【００５４】
【発明の効果】本発明は、セット・リセットタイプの位
相比較部にて入力信号と出力信号を分周した分周信号と
の位相比較を行う位相同期ループ回路における位相ロッ
クはずれの発生の検出を行うロックはずれ検出回路にお
いて、前記位相比較部から出力される位相比較結果信号
を所定の第１時間に亙り遅延した信号に相当する第１デ
ューティ監視用信号と前記位相比較部から出力される位
相比較結果信号を所定の第１時間に亙り遅延させるとと
もに論理を反転した信号に相当する第２デューティ監視
用信号とを生成する、例えば遅延素子およびＯＲ回路か
らなるデューティ監視用信号生成手段と、前記入力信号
の論理を反転した信号に相当する第１タイミング信号と
前記入力信号の論理を反転するとともに所定の第２時間
に亙り遅延した信号に相当する第２タイミング信号とを
生成する、例えばＮＯＴ回路および遅延素子からなるタ
イミング信号生成手段と、前記第１タイミング信号に同
期した所定のタイミング（例えば前記第１タイミング信
号の立上がりタイミング）における前記第１デューティ
監視用信号のレベルが所定の第１レベル（例えば“Ｌ”
レベル）であるか否かの判定を行う例えばフリップフロ
ップなどの第１レベル判定手段と、前記第２タイミング
信号に同期した所定のタイミング（例えば前記第２タイ
ミング信号の立上がりタイミング）における前記第２デ
ューティ監視用信号のレベルが所定の第２レベル（例え
ば“Ｌ”レベル）であるか否かの判定を行う例えばフリ
ップフロップなどの第２レベル判定手段と、前記第１レ
ベル判定手段により前記第１デューティ監視用信号のレ
ベルが所定の第１レベルとは異なっていると判定されて
いることに応じて、または前記第２レベル判定手段によ
り前記第２デューティ監視用信号のレベルが所定の第２
レベルとは異なっていると判定されていることに応じ
て、前記位相同期ループ回路に位相ロックはずれが発生
していると判定する例えばＯＲ回路などの位相ロック状
態判定手段とを備えたので、ＰＬＬ回路における位相ロ
ックはずれを誤りなく正確に検出することができるロッ
クはずれ検出回路となる。
相比較部にて入力信号と出力信号を分周した分周信号と
の位相比較を行う位相同期ループ回路における位相ロッ
クはずれの発生の検出を行うロックはずれ検出回路にお
いて、前記位相比較部から出力される位相比較結果信号
を所定の第１時間に亙り遅延した信号に相当する第１デ
ューティ監視用信号と前記位相比較部から出力される位
相比較結果信号を所定の第１時間に亙り遅延させるとと
もに論理を反転した信号に相当する第２デューティ監視
用信号とを生成する、例えば遅延素子およびＯＲ回路か
らなるデューティ監視用信号生成手段と、前記入力信号
の論理を反転した信号に相当する第１タイミング信号と
前記入力信号の論理を反転するとともに所定の第２時間
に亙り遅延した信号に相当する第２タイミング信号とを
生成する、例えばＮＯＴ回路および遅延素子からなるタ
イミング信号生成手段と、前記第１タイミング信号に同
期した所定のタイミング（例えば前記第１タイミング信
号の立上がりタイミング）における前記第１デューティ
監視用信号のレベルが所定の第１レベル（例えば“Ｌ”
レベル）であるか否かの判定を行う例えばフリップフロ
ップなどの第１レベル判定手段と、前記第２タイミング
信号に同期した所定のタイミング（例えば前記第２タイ
ミング信号の立上がりタイミング）における前記第２デ
ューティ監視用信号のレベルが所定の第２レベル（例え
ば“Ｌ”レベル）であるか否かの判定を行う例えばフリ
ップフロップなどの第２レベル判定手段と、前記第１レ
ベル判定手段により前記第１デューティ監視用信号のレ
ベルが所定の第１レベルとは異なっていると判定されて
いることに応じて、または前記第２レベル判定手段によ
り前記第２デューティ監視用信号のレベルが所定の第２
レベルとは異なっていると判定されていることに応じ
て、前記位相同期ループ回路に位相ロックはずれが発生
していると判定する例えばＯＲ回路などの位相ロック状
態判定手段とを備えたので、ＰＬＬ回路における位相ロ
ックはずれを誤りなく正確に検出することができるロッ
クはずれ検出回路となる。
【００５５】また別の本発明は、セット・リセットタイ
プの位相比較部にて入力信号と出力信号を分周した分周
信号との位相比較を行う位相同期ループ回路における位
相ロックはずれの発生の検出を行うロックはずれ検出回
路において、前記位相比較部から出力される位相比較結
果信号を所定の第１時間に亙り遅延させるとともに論理
を反転した信号に相当する第１デューティ監視用信号と
前記位相比較部から出力される位相比較結果信号を所定
の第１時間に亙り遅延した信号に相当する第２デューテ
ィ監視用信号とを生成する、例えば遅延素子およびＯＲ
回路からなるデューティ監視用信号生成手段と、前記分
周信号の論理を反転した信号に相当する第１タイミング
信号と前記分周信号の論理を反転するとともに所定の第
２時間に亙り遅延した信号に相当する第２タイミング信
号とを生成する、例えばＮＯＴ回路および遅延素子から
なるタイミング信号生成手段と、前記第１タイミング信
号に同期した所定のタイミング（例えば前記第１タイミ
ング信号の立上がりタイミング）における前記第１デュ
ーティ監視用信号のレベルが所定の第１レベル（例えば
“Ｌ”レベル）であるか否かの判定を行う例えばフリッ
プフロップなどの第１レベル判定手段と、前記第２タイ
ミング信号に同期した所定のタイミング（例えば前記第
１タイミング信号の立上がりタイミング）における前記
第２デューティ監視用信号のレベルが所定の第２レベル
（例えば“Ｌ”レベル）であるか否かの判定を行う例え
ばフリップフロップなどの第２レベル判定手段と、前記
第１レベル判定手段により前記第１デューティ監視用信
号のレベルが所定の第１レベルとは異なっていると判定
されていることに応じて、または前記第２レベル判定手
段により前記第２デューティ監視用信号のレベルが所定
の第２レベルとは異なっていると判定されていることに
応じて、前記位相同期ループ回路に位相ロックはずれが
発生していると判定する例えばＯＲ回路などの位相ロッ
ク状態判定手段とを備えたので、ＰＬＬ回路における位
相ロックはずれを誤りなく正確に検出することができる
ロックはずれ検出回路となる。
プの位相比較部にて入力信号と出力信号を分周した分周
信号との位相比較を行う位相同期ループ回路における位
相ロックはずれの発生の検出を行うロックはずれ検出回
路において、前記位相比較部から出力される位相比較結
果信号を所定の第１時間に亙り遅延させるとともに論理
を反転した信号に相当する第１デューティ監視用信号と
前記位相比較部から出力される位相比較結果信号を所定
の第１時間に亙り遅延した信号に相当する第２デューテ
ィ監視用信号とを生成する、例えば遅延素子およびＯＲ
回路からなるデューティ監視用信号生成手段と、前記分
周信号の論理を反転した信号に相当する第１タイミング
信号と前記分周信号の論理を反転するとともに所定の第
２時間に亙り遅延した信号に相当する第２タイミング信
号とを生成する、例えばＮＯＴ回路および遅延素子から
なるタイミング信号生成手段と、前記第１タイミング信
号に同期した所定のタイミング（例えば前記第１タイミ
ング信号の立上がりタイミング）における前記第１デュ
ーティ監視用信号のレベルが所定の第１レベル（例えば
“Ｌ”レベル）であるか否かの判定を行う例えばフリッ
プフロップなどの第１レベル判定手段と、前記第２タイ
ミング信号に同期した所定のタイミング（例えば前記第
１タイミング信号の立上がりタイミング）における前記
第２デューティ監視用信号のレベルが所定の第２レベル
（例えば“Ｌ”レベル）であるか否かの判定を行う例え
ばフリップフロップなどの第２レベル判定手段と、前記
第１レベル判定手段により前記第１デューティ監視用信
号のレベルが所定の第１レベルとは異なっていると判定
されていることに応じて、または前記第２レベル判定手
段により前記第２デューティ監視用信号のレベルが所定
の第２レベルとは異なっていると判定されていることに
応じて、前記位相同期ループ回路に位相ロックはずれが
発生していると判定する例えばＯＲ回路などの位相ロッ
ク状態判定手段とを備えたので、ＰＬＬ回路における位
相ロックはずれを誤りなく正確に検出することができる
ロックはずれ検出回路となる。
【図１】本発明の第１の実施の形態に係るロックはずれ
検出回路の構成を示す図。
検出回路の構成を示す図。
【図２】図１に示すロックはずれ検出回路１０での各信
号の位相関係を示す図。
号の位相関係を示す図。
【図３】本発明の第２の実施の形態に係るロックはずれ
検出回路の構成を示す図。
検出回路の構成を示す図。
【図４】図３に示すロックはずれ検出回路３０での各信
号の位相関係を示す図。
号の位相関係を示す図。
【図５】一般的なＰＬＬ回路の構成を示すブロック図。
【図６】従来のロックはずれ検出回路の構成例を示すブ
ロック図。
ロック図。
１０，３０…ロックはずれ検出回路 ２０…ＰＬＬ回路 ２…フィルタ ３…増幅器（ＡＭＰ） ４…電圧制御水晶発振器（ＶＣＸＯ） ５…カウンタ ６…位相比較回路 １１…遅延素子（Ｔ１） １２…ＯＲ回路 １３，１４…フリップフロップ １５…ＮＯＴ回路 １６，１７…ＯＲ回路 １８…遅延素子（Ｔ２） １９…ＯＲ回路
Claims (2)
- 【請求項１】 セット・リセットタイプの位相比較部に
て入力信号と出力信号を分周した分周信号との位相比較
を行う位相同期ループ回路における位相ロックはずれの
発生の検出を行うロックはずれ検出回路において、 前記位相比較部から出力される位相比較結果信号を所定
の第１時間に亙り遅延した信号に相当する第１デューテ
ィ監視用信号と前記位相比較部から出力される位相比較
結果信号を所定の第１時間に亙り遅延させるとともに論
理を反転した信号に相当する第２デューティ監視用信号
とを生成するデューティ監視用信号生成手段と、 前記入力信号の論理を反転した信号に相当する第１タイ
ミング信号と前記入力信号の論理を反転するとともに所
定の第２時間に亙り遅延した信号に相当する第２タイミ
ング信号とを生成するタイミング信号生成手段と、 前記第１タイミング信号に同期した所定のタイミングに
おける前記第１デューティ監視用信号のレベルが所定の
第１レベルであるか否かの判定を行う第１レベル判定手
段と、 前記第２タイミング信号に同期した所定のタイミングに
おける前記第２デューティ監視用信号のレベルが所定の
第２レベルであるか否かの判定を行う第２レベル判定手
段と、 前記第１レベル判定手段により前記第１デューティ監視
用信号のレベルが所定の第１レベルとは異なっていると
判定されていることに応じて、または前記第２レベル判
定手段により前記第２デューティ監視用信号のレベルが
所定の第２レベルとは異なっていると判定されているこ
とに応じて、前記位相同期ループ回路に位相ロックはず
れが発生していると判定する位相ロック状態判定手段と
を具備したことを特徴とするロックはずれ検出回路。 - 【請求項２】 セット・リセットタイプの位相比較部に
て入力信号と出力信号を分周した分周信号との位相比較
を行う位相同期ループ回路における位相ロックはずれの
発生の検出を行うロックはずれ検出回路において、 前記位相比較部から出力される位相比較結果信号を所定
の第１時間に亙り遅延させるとともに論理を反転した信
号に相当する第１デューティ監視用信号と前記位相比較
部から出力される位相比較結果信号を所定の第１時間に
亙り遅延した信号に相当する第２デューティ監視用信号
とを生成するデューティ監視用信号生成手段と、 前記分周信号の論理を反転した信号に相当する第１タイ
ミング信号と前記分周信号の論理を反転するとともに所
定の第２時間に亙り遅延した信号に相当する第２タイミ
ング信号とを生成するタイミング信号生成手段と、 前記第１タイミング信号に同期した所定のタイミングに
おける前記第１デューティ監視用信号のレベルが所定の
第１レベルであるか否かの判定を行う第１レベル判定手
段と、 前記第２タイミング信号に同期した所定のタイミングに
おける前記第２デューティ監視用信号のレベルが所定の
第２レベルであるか否かの判定を行う第２レベル判定手
段と、 前記第１レベル判定手段により前記第１デューティ監視
用信号のレベルが所定の第１レベルとは異なっていると
判定されていることに応じて、または前記第２レベル判
定手段により前記第２デューティ監視用信号のレベルが
所定の第２レベルとは異なっていると判定されているこ
とに応じて、前記位相同期ループ回路に位相ロックはず
れが発生していると判定する位相ロック状態判定手段と
を具備したことを特徴とするロックはずれ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181608A JPH0936735A (ja) | 1995-07-18 | 1995-07-18 | ロックはずれ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181608A JPH0936735A (ja) | 1995-07-18 | 1995-07-18 | ロックはずれ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936735A true JPH0936735A (ja) | 1997-02-07 |
Family
ID=16103788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7181608A Pending JPH0936735A (ja) | 1995-07-18 | 1995-07-18 | ロックはずれ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936735A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346838B1 (ko) * | 2000-09-21 | 2002-08-03 | 삼성전자 주식회사 | Ｐｌｌ 락 검출기회로 및 락 검출방법 |
| US7183861B2 (en) | 2004-07-27 | 2007-02-27 | Samsung Electronics, Co., Ltd. | Circuits and methods for detecting phase lock |
-
1995
- 1995-07-18 JP JP7181608A patent/JPH0936735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346838B1 (ko) * | 2000-09-21 | 2002-08-03 | 삼성전자 주식회사 | Ｐｌｌ 락 검출기회로 및 락 검출방법 |
| US7183861B2 (en) | 2004-07-27 | 2007-02-27 | Samsung Electronics, Co., Ltd. | Circuits and methods for detecting phase lock |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6731709B2 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
| US6466058B1 (en) | PLL lock detection using a cycle slip detector with clock presence detection | |
| US7759990B2 (en) | Clock switching circuit | |
| JP2682401B2 (ja) | クロック信号発生回路 | |
| WO2021184632A1 (zh) | 锁相环的锁定检测方法、锁相环及其频率锁定检测控制器 | |
| US6590949B1 (en) | Circuit and method for compensating a phase detector | |
| JP3984245B2 (ja) | 位相ロックループ及び位相ロックループにおいてロック状況を検出する方法 | |
| US6351154B2 (en) | Phase detector | |
| JPH06216767A (ja) | 安定化位相弁別器を備えるフェーズロックドループ用回路 | |
| US6614317B2 (en) | Variable lock window for a phase locked loop | |
| US6990165B2 (en) | Phase and frequency lock detector | |
| US6339833B1 (en) | Automatic recovery from clock signal loss | |
| JPH0936735A (ja) | ロックはずれ検出回路 | |
| US6496077B2 (en) | Phase detector for automatically controlling offset current and phase locked loop including the same | |
| JPH11317729A (ja) | クロックデータリカバリ回路 | |
| JPH1070457A (ja) | Ｐｌｌ回路 | |
| JPH11289253A (ja) | Ｐｌｌ回路 | |
| JPH0734547B2 (ja) | ミューティング制御回路 | |
| JPH03206725A (ja) | Ｐｌｌロック検出回路 | |
| JPH04286214A (ja) | 位相同期回路の同期外れ検出回路 | |
| JPH04334127A (ja) | 位相同期回路 | |
| JP2002190735A (ja) | 半導体集積回路 | |
| JPH0851359A (ja) | デジタル位相比較器 | |
| JPH09331254A (ja) | Ｐｌｌ回路 | |
| JPH10242821A (ja) | 位相比較回路 |