JPH03206725A - Ｐｌｌロック検出回路 - Google Patents
Ｐｌｌロック検出回路Info
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- JPH03206725A JPH03206725A JP2002138A JP213890A JPH03206725A JP H03206725 A JPH03206725 A JP H03206725A JP 2002138 A JP2002138 A JP 2002138A JP 213890 A JP213890 A JP 213890A JP H03206725 A JPH03206725 A JP H03206725A
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- JP
- Japan
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- output
- signal
- outputs
- phase
- lock
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- 238000001514 detection method Methods 0.000 title claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000001052 transient effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000015607 signal release Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＰＬＬ （Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏ
ｐ）回路に関し、特にデイジタル方式のＰＬＬロック検
出回路に関するものである。
ｐ）回路に関し、特にデイジタル方式のＰＬＬロック検
出回路に関するものである。
［従来の技術］
従来、ＰＬＬ回路は、基準信号とＶＣＯからの入力信号
との位相差を検出するための位相比較器か組込まれてい
る。
との位相差を検出するための位相比較器か組込まれてい
る。
第３図はＰＬＬ回路の概略ブロック図であり、第４図は
位相比較器の回路図であり、第５図は第３図のｂからｆ
点の波形を示すタイミングチャ−ト図である。
位相比較器の回路図であり、第５図は第３図のｂからｆ
点の波形を示すタイミングチャ−ト図である。
第３図を参照して、位相比較器１ｏはＶＣＯ２０におい
て生成されるしの基準信号と、Ｃの被同期信号とを比較
し、ｂの基準信号がＣの被同期信号に比べ周波数が低い
か、または位相が遅れている場合には、その位相差に相
当する間“Ｌ”レベルとなり、このときｅの出力は“Ｈ
”レベルのままである。逆に、ｂの基準信号がＣの被同
期信信号に比べて周波数が高いか、あるいは位相が進ん
でいるときには、その位相差に相当する間“Ｌ”レベル
の信号をｅに出力する。またｄの出力はこのとき“Ｈ“
レベルとなる。すなわち、ｂとＣの両方の入力信号の位
相が一致したときｔとｅの出力は、ともに“Ｈ”レベル
となる。積分回路３ｏは上記位相比較器１０の出力（負
のパルス）を積分し、さらにローバスフィルタ４ｏを通
してディジタル量をアナログ量（誤差電圧）に変換する
。
て生成されるしの基準信号と、Ｃの被同期信号とを比較
し、ｂの基準信号がＣの被同期信号に比べ周波数が低い
か、または位相が遅れている場合には、その位相差に相
当する間“Ｌ”レベルとなり、このときｅの出力は“Ｈ
”レベルのままである。逆に、ｂの基準信号がＣの被同
期信信号に比べて周波数が高いか、あるいは位相が進ん
でいるときには、その位相差に相当する間“Ｌ”レベル
の信号をｅに出力する。またｄの出力はこのとき“Ｈ“
レベルとなる。すなわち、ｂとＣの両方の入力信号の位
相が一致したときｔとｅの出力は、ともに“Ｈ”レベル
となる。積分回路３ｏは上記位相比較器１０の出力（負
のパルス）を積分し、さらにローバスフィルタ４ｏを通
してディジタル量をアナログ量（誤差電圧）に変換する
。
これをＶＣＯ２０に与えて、ＶＣＯ２０の発信周波数を
制御し、基準信号と入力信号の位相を一致させ、この同
期した状態（ロック状態において入力信号からデータを
抽出する。論理的ゲート回路５０は上記ロック状態を検
出するための回路であり、位相比較器１０の出力ｄ，
ｅの論理的ＡＮＤ（あるいはＮＡＮＤ）をとることに
より、ロック状態ては“Ｈ“レベル、アンロック状態で
は゛Ｌ”レヘルをｅに出力する。すなわち、位相比較器
１０と論理的ゲート回路５０とてＰＬＬロック検出回路
を構成する。
制御し、基準信号と入力信号の位相を一致させ、この同
期した状態（ロック状態において入力信号からデータを
抽出する。論理的ゲート回路５０は上記ロック状態を検
出するための回路であり、位相比較器１０の出力ｄ，
ｅの論理的ＡＮＤ（あるいはＮＡＮＤ）をとることに
より、ロック状態ては“Ｈ“レベル、アンロック状態で
は゛Ｌ”レヘルをｅに出力する。すなわち、位相比較器
１０と論理的ゲート回路５０とてＰＬＬロック検出回路
を構成する。
［発明か解決しようとする課題］
しかしなから、上述したＰＬＬロック検出回路では基準
信号と入力信号の位相が一致すると、即座にロング出力
を出すため次の問題がある。
信号と入力信号の位相が一致すると、即座にロング出力
を出すため次の問題がある。
ロノク状態からロックが外れ、再び位相を合わせようと
ロノクイン動作をするぱあいにおいて、被同期信号の位
相か基準信号の位相を中心にして、進み遅れを繰返しな
がら、同期信号の位相へと収束していく。この過渡特性
はループゲインとダンピンク定数という振動要素による
固有の周波数を持つ。したがって、過渡応答中において
、被同期信号が基準信号の位相に収束中に位相か一致す
る点を通過するとき、ロック出力を出す。すなわち、ロ
ックか不安定な状態において、誤ってロック出力を出す
可能性がある。本発明は、上記問題に鑑みてなされたも
のであり、過渡応答中において誤ってロック出力を出す
のを防止することかできるＰＬＬロック検出回路を提供
することを目的とする。
ロノクイン動作をするぱあいにおいて、被同期信号の位
相か基準信号の位相を中心にして、進み遅れを繰返しな
がら、同期信号の位相へと収束していく。この過渡特性
はループゲインとダンピンク定数という振動要素による
固有の周波数を持つ。したがって、過渡応答中において
、被同期信号が基準信号の位相に収束中に位相か一致す
る点を通過するとき、ロック出力を出す。すなわち、ロ
ックか不安定な状態において、誤ってロック出力を出す
可能性がある。本発明は、上記問題に鑑みてなされたも
のであり、過渡応答中において誤ってロック出力を出す
のを防止することかできるＰＬＬロック検出回路を提供
することを目的とする。
［諌題を解決するための手段コ
上記目的を達成するための本発明のＰＬＬロック検出回
路は、ＶＣＯからのクロツク信号と被同期信号との位相
比較し、位相差がある場きは、アンロック出力を出し、
位相が一致した場合には、ロック出力を出す回路であっ
て、 ＶＣＯからのクロソク信号をｎ回分周するカウント手段
と、上記カウント手段からの信号と披同期信号との位相
を比較し、位相誤差を検出する位相比較手段と、位相比
較手段から位相誤差検出信号が入力された場合には、Ｖ
ＣＯからのクロックをＮ回カウントした後にアンロック
を出力し、Ｎ回カウント中に位相一致信号が入力された
場合には、直ちにロック出力を出す第１のシフト手段と
、上記第１のシフト手段からのアンロック出力に応じて
、直ちにアンロソクを外部に出し、上記カウント後にロ
ック出力か入力された場合には、上記カウント手段から
の信号のクロックを所定回数カウントした後にロック出
力を外部に出力する第２のシフト手段と、上記カウント
手段の分周回数ｎと、上記第１のシフト手段のシフト段
数Ｎとをｎ〉Ｎ≧１の条件の下に変更することができる
制御手段とを有することを特徴とする。
路は、ＶＣＯからのクロツク信号と被同期信号との位相
比較し、位相差がある場きは、アンロック出力を出し、
位相が一致した場合には、ロック出力を出す回路であっ
て、 ＶＣＯからのクロソク信号をｎ回分周するカウント手段
と、上記カウント手段からの信号と披同期信号との位相
を比較し、位相誤差を検出する位相比較手段と、位相比
較手段から位相誤差検出信号が入力された場合には、Ｖ
ＣＯからのクロックをＮ回カウントした後にアンロック
を出力し、Ｎ回カウント中に位相一致信号が入力された
場合には、直ちにロック出力を出す第１のシフト手段と
、上記第１のシフト手段からのアンロック出力に応じて
、直ちにアンロソクを外部に出し、上記カウント後にロ
ック出力か入力された場合には、上記カウント手段から
の信号のクロックを所定回数カウントした後にロック出
力を外部に出力する第２のシフト手段と、上記カウント
手段の分周回数ｎと、上記第１のシフト手段のシフト段
数Ｎとをｎ〉Ｎ≧１の条件の下に変更することができる
制御手段とを有することを特徴とする。
［発明の作用］
上記構成の本発明であれば、制御手段によりカウント手
段の分周回数ｎおよび第１のシフトレジスタのシフト段
数Ｎをｎ＞Ｎ≧１に設定しておく。
段の分周回数ｎおよび第１のシフトレジスタのシフト段
数Ｎをｎ＞Ｎ≧１に設定しておく。
モして餘相比較手段から位相誤差検出信号か入力された
場合には、第１のシフト手段はＶＣＯからのクロソクを
Ｎ回カウントした後に第２のシフト手段にアンロックを
出力し、第２のシフト手段は第１のシフト手段からのア
ンロック出力に応じて、直ちにアンロック出力を出す。
場合には、第１のシフト手段はＶＣＯからのクロソクを
Ｎ回カウントした後に第２のシフト手段にアンロックを
出力し、第２のシフト手段は第１のシフト手段からのア
ンロック出力に応じて、直ちにアンロック出力を出す。
但し、上記第１のシフト手股はＶＣＯからのクロソクを
Ｎ回カウント後に、１立…比較手段からロック出力か入
力された場合には、直ちに第２のシフト手段にロック出
力を出し、第２のシフト手段はこれに応してカウント手
段からの信号のクロックを所定回数カウントした後にロ
ノク出力を出す。すなわち、位相誤工険出に余裕を持た
せてかつ一度位相誤差を検出すると、位相比較手段かロ
ック状態を検知しても、すくにはロック出力を出さない
ようにしている。
Ｎ回カウント後に、１立…比較手段からロック出力か入
力された場合には、直ちに第２のシフト手段にロック出
力を出し、第２のシフト手段はこれに応してカウント手
段からの信号のクロックを所定回数カウントした後にロ
ノク出力を出す。すなわち、位相誤工険出に余裕を持た
せてかつ一度位相誤差を検出すると、位相比較手段かロ
ック状態を検知しても、すくにはロック出力を出さない
ようにしている。
［実施例］
以下、本発明に係るＰＬＬロック検出回路を添付図面を
参照して詳細に説明する。第１図は本発明の一実施例を
示すブロノク図であり、第２図は第１図のａからｈ点の
信号波形を示すタイミングチャート図である。第１図を
参照して、制御回路１は、カウンタ回路２の分周段数ｎ
、第１のシフトレジスタ３のシフト段数Ｎ１第２のシフ
トレジスタ４のシフト段数Ｍを設定しておく回路である
。
参照して詳細に説明する。第１図は本発明の一実施例を
示すブロノク図であり、第２図は第１図のａからｈ点の
信号波形を示すタイミングチャート図である。第１図を
参照して、制御回路１は、カウンタ回路２の分周段数ｎ
、第１のシフトレジスタ３のシフト段数Ｎ１第２のシフ
トレジスタ４のシフト段数Ｍを設定しておく回路である
。
上記互いの段数は、ｎ＞Ｎ≧１の関係であり、制御回路
１により、カウンタ回路２、第１のシフトレシスタ３、
第２のシフトレジスタ４のそれぞれに組込まれる複数の
フリップフロツブ回路（図示しない）の段数か上記ｎ＞
Ｎ≧１の関係に基づいて選択される。
１により、カウンタ回路２、第１のシフトレシスタ３、
第２のシフトレジスタ４のそれぞれに組込まれる複数の
フリップフロツブ回路（図示しない）の段数か上記ｎ＞
Ｎ≧１の関係に基づいて選択される。
ａには、ＶＣＯの出力信号が与えられ、これがカウンタ
回路２、および第１のシフトレジスタ３のクロック入力
端子に与えられる。位相比較器５はカウンタ回路２より
分周された信号ｂと、この信号ｂと同じ周波数に設定さ
れた被同期信号Ｃとの位相差を検出し、出力信号ｄ，ｅ
を生成し論理的ゲート回路６に与える。論理的ゲート回
路６は上記２つの信号ｄ， ｅの論理的ＡＮＤをとり
、信号ｆを第１のシフトレジスタ３のリセット入力（Ｒ
ｅ ｓ ｅ ｔ）に与える。第１のシフトレジスタ３は
前述のごとく夕ロック入力がａに接続され、データ入力
（ｉｎ）かアースレベルにされている。
回路２、および第１のシフトレジスタ３のクロック入力
端子に与えられる。位相比較器５はカウンタ回路２より
分周された信号ｂと、この信号ｂと同じ周波数に設定さ
れた被同期信号Ｃとの位相差を検出し、出力信号ｄ，ｅ
を生成し論理的ゲート回路６に与える。論理的ゲート回
路６は上記２つの信号ｄ， ｅの論理的ＡＮＤをとり
、信号ｆを第１のシフトレジスタ３のリセット入力（Ｒ
ｅ ｓ ｅ ｔ）に与える。第１のシフトレジスタ３は
前述のごとく夕ロック入力がａに接続され、データ入力
（ｉｎ）かアースレベルにされている。
したがって、第１のンフトレジスタ３はリセット入力ｆ
か“Ｌ”レベルのときリセットされ、′Ｈ″レベルを出
力し、逆にリセット入力が“Ｈ”レベルのときリセット
解除される。このリセット解除の瞬間からデータ入力（
ｉｎ）をＶＣＯの出力信号ａの立ドかりクロツクでＮ回
シフトさせ、この後に第２のシフトレジスタ４のリセッ
ト端子（Ｔｅｓｅｔ）に与える。
か“Ｌ”レベルのときリセットされ、′Ｈ″レベルを出
力し、逆にリセット入力が“Ｈ”レベルのときリセット
解除される。このリセット解除の瞬間からデータ入力（
ｉｎ）をＶＣＯの出力信号ａの立ドかりクロツクでＮ回
シフトさせ、この後に第２のシフトレジスタ４のリセッ
ト端子（Ｔｅｓｅｔ）に与える。
第２のシフトレジスタ４は、前述のごとくクロノク入力
端子かカウンタ回路２に接続され、データ入力端子か常
時“Ｈ“レヘルにされている。したかって第１のシフト
レジスタ３からの信号ｇが“Ｈ“レヘルのときリセソト
解除され、逆にリセット入力ｄが“Ｌ″レヘルのとき無
条件でリセットされる。そしてリセット解除の瞬間から
カウンタ回路２からの信号のクロック信号ｂの立上がり
タイミングでデータ入力をＭ回シフトさせた後ロック検
出出力ｈを出力する。
端子かカウンタ回路２に接続され、データ入力端子か常
時“Ｈ“レヘルにされている。したかって第１のシフト
レジスタ３からの信号ｇが“Ｈ“レヘルのときリセソト
解除され、逆にリセット入力ｄが“Ｌ″レヘルのとき無
条件でリセットされる。そしてリセット解除の瞬間から
カウンタ回路２からの信号のクロック信号ｂの立上がり
タイミングでデータ入力をＭ回シフトさせた後ロック検
出出力ｈを出力する。
次に、第２図を参照して第１図のＰＬＬロック検出回路
の動作を説明する。なお、ｎ−２、Ｎ−１、Ｍ＝１とす
る。Ｔ１の時点て位相比較器５の入力ｔ，ｃの位相か一
致した状態から位相かずれたとする。位相比較器５の出
力ｄ，ｅは入力の位相差に対応する期間“Ｌ”レベルの
信号を出力し、この結果論理的ゲート回路６の出力ｆは
“Ｈ″レベルとなる。この“Ｈ″レベルの信号は第１の
シフトレジスタ回路３のリセット状態を解除し、この瞬
間から第１のシフトレジスタ３は“Ｌ” レベルのデー
タ入力（ｉｎ）をＶＣＯの出力信号ａの立下がりクロッ
クで１回出力側にシフトさせる。
の動作を説明する。なお、ｎ−２、Ｎ−１、Ｍ＝１とす
る。Ｔ１の時点て位相比較器５の入力ｔ，ｃの位相か一
致した状態から位相かずれたとする。位相比較器５の出
力ｄ，ｅは入力の位相差に対応する期間“Ｌ”レベルの
信号を出力し、この結果論理的ゲート回路６の出力ｆは
“Ｈ″レベルとなる。この“Ｈ″レベルの信号は第１の
シフトレジスタ回路３のリセット状態を解除し、この瞬
間から第１のシフトレジスタ３は“Ｌ” レベルのデー
タ入力（ｉｎ）をＶＣＯの出力信号ａの立下がりクロッ
クで１回出力側にシフトさせる。
この１回シフトさせる間に位相が一致し、論理的ゲート
回路６の出力は、“Ｌ“レベルとなるので、第１のシフ
トレジスタ３はリセットされる。したかって、Ｔ２の時
点では第１のシフトレジスタの出力は“Ｈ′レベルのま
まで、アンロックは出力されない。
回路６の出力は、“Ｌ“レベルとなるので、第１のシフ
トレジスタ３はリセットされる。したかって、Ｔ２の時
点では第１のシフトレジスタの出力は“Ｈ′レベルのま
まで、アンロックは出力されない。
次に、Ｔ３の時点で検出された位相誤差信号は、期間か
長く、第１のシフトレジスタ３は、信号ａのクロツクを
１回シフトさせた後に（Ｔ４の時点）に“Ｌ”レベルを
出力する。したがって信号ｇはＴ４の時点で“Ｌ″レベ
ルとなる。次に、Ｔ５の時点で位相が一致して信号ｆが
“Ｌ”レベルとなると第１のシフトレジスタ３はリセッ
トされ、信号ｇは直ちに“Ｈ”レベルに立上がる。第２
のシフトレジスタ４も前述のＴ４の時点で入力されたリ
セット入力（“Ｌ′レベル）によりリセットされ、出力
信号ｈは“Ｌ”レベルの状態であり、Ｔ５の時点で第１
のシフトレジスタ３から入力されるリセット解除信号（
“Ｈ”レベル）により直ちにロック解除し、カウンタ回
路２の信号出力ｂの立上がりクロックで、“Ｈ”レベル
のデータ入力を１回出力側にシフトした後にロック検出
出力ｈを出す。すなわち第２のシフトレジスタ４は１度
アンロック状態を出力すると、再度ロック状態に戻って
も、設定された段数カウントした後でないとロック状態
を示す信号を出力しない。
長く、第１のシフトレジスタ３は、信号ａのクロツクを
１回シフトさせた後に（Ｔ４の時点）に“Ｌ”レベルを
出力する。したがって信号ｇはＴ４の時点で“Ｌ″レベ
ルとなる。次に、Ｔ５の時点で位相が一致して信号ｆが
“Ｌ”レベルとなると第１のシフトレジスタ３はリセッ
トされ、信号ｇは直ちに“Ｈ”レベルに立上がる。第２
のシフトレジスタ４も前述のＴ４の時点で入力されたリ
セット入力（“Ｌ′レベル）によりリセットされ、出力
信号ｈは“Ｌ”レベルの状態であり、Ｔ５の時点で第１
のシフトレジスタ３から入力されるリセット解除信号（
“Ｈ”レベル）により直ちにロック解除し、カウンタ回
路２の信号出力ｂの立上がりクロックで、“Ｈ”レベル
のデータ入力を１回出力側にシフトした後にロック検出
出力ｈを出す。すなわち第２のシフトレジスタ４は１度
アンロック状態を出力すると、再度ロック状態に戻って
も、設定された段数カウントした後でないとロック状態
を示す信号を出力しない。
なお上記動作の説明では分周段数ｎを２、第１のシフト
レジスタの段数Ｎを１、第２のシフトレジスタのシフト
段数Ｍを１に設定して説明したが、これは説明を簡単に
するために、最も簡単でかつロック判断基準をシビアに
設定した場合であり、各段数はｎ＞Ｎ≧１の条件であれ
ば同様に動作する。但し、設定段数を大きくすれば大き
くするほど判断基準か緩和される。この判断基準の設定
はユーザが制御回路１を操作することにより自由に行な
うことができる。
レジスタの段数Ｎを１、第２のシフトレジスタのシフト
段数Ｍを１に設定して説明したが、これは説明を簡単に
するために、最も簡単でかつロック判断基準をシビアに
設定した場合であり、各段数はｎ＞Ｎ≧１の条件であれ
ば同様に動作する。但し、設定段数を大きくすれば大き
くするほど判断基準か緩和される。この判断基準の設定
はユーザが制御回路１を操作することにより自由に行な
うことができる。
［発明の効果］
以上の本発明であれば、過渡応答により位相誤差検出信
号が出力されても、第１のシフト手段により一定時間保
持し、さらに第２のシフト手段がＶＣＯに同期した信号
を出力するようにしているので、安定したロック状態に
おいてロック判定を行なうことかでき、確実なロック判
定を素早く行なうことができる。また第１のシフト手段
の段数Ｎおよびカウント手段の段数ｎを外部より可変で
きるので、ロック判定基準を自由に設定できることかで
きるという効果か得れる。
号が出力されても、第１のシフト手段により一定時間保
持し、さらに第２のシフト手段がＶＣＯに同期した信号
を出力するようにしているので、安定したロック状態に
おいてロック判定を行なうことかでき、確実なロック判
定を素早く行なうことができる。また第１のシフト手段
の段数Ｎおよびカウント手段の段数ｎを外部より可変で
きるので、ロック判定基準を自由に設定できることかで
きるという効果か得れる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のタイミングチャート、第３図はＰＬＬ回路の概略図
、第４図は位相比較器、第５図は第３図のＰＬＬ回路の
タイミングチャートである。 図において、１は制御回路、２はカウンタ回路、３は第
１のシフトレジスタ、４は第２のシフトレジスタ、 ５は僚相比較器、 ６は論理的ゲート回路 てある。
図のタイミングチャート、第３図はＰＬＬ回路の概略図
、第４図は位相比較器、第５図は第３図のＰＬＬ回路の
タイミングチャートである。 図において、１は制御回路、２はカウンタ回路、３は第
１のシフトレジスタ、４は第２のシフトレジスタ、 ５は僚相比較器、 ６は論理的ゲート回路 てある。
Claims (1)
- 【特許請求の範囲】 ＶＣＯからのクロック信号と被同期信号との位相を比較
し、位相差がある場合は、アンロック出力を出し、位相
が一致した場合には、ロック出力を出すＰＬＬロック検
出回路において、 ＶＣＯからのクロック信号をｎ回分周するカウント手段
と、 上記カウント手段からの信号と被同期信号との位相を比
較し、位相誤差を検出する位相比較手段と、 位相比較手段から位相誤差検出信号が入力された場合に
は、ＶＣＯからのクロックをＮ回カウントした後にアン
ロックを出力し、Ｎ回カウント中に位相一致信号が入力
された場合には、直ちにロック出力を出す第１のシフト
手段と、 上記第１のシフト手段からのアンロック出力に応じて、
直ちにアンロックを外部に出し、上記カウント後にロッ
ク出力が入力された場合には、上記カウント手段からの
信号のクロックを所定回数カウントした後にロック出力
を外部に出力する第２のシフト手段と、 上記カウント手段の分周回数ｎと、上記第１のシフト手
段のシフト段数Ｎとをｎ＞Ｎ≧１の条件の下に変更する
ことができる制御手段とを有することを特徴とするＰＬ
Ｌロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138A JPH03206725A (ja) | 1990-01-08 | 1990-01-08 | Ｐｌｌロック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138A JPH03206725A (ja) | 1990-01-08 | 1990-01-08 | Ｐｌｌロック検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206725A true JPH03206725A (ja) | 1991-09-10 |
Family
ID=11520980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002138A Pending JPH03206725A (ja) | 1990-01-08 | 1990-01-08 | Ｐｌｌロック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206725A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112814A (ja) * | 1992-09-28 | 1994-04-22 | Yamaha Corp | 位相ロックループ回路 |
| US5555278A (en) * | 1992-09-21 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit having phase lock function |
| US6411141B1 (en) | 1998-04-02 | 2002-06-25 | Nec Corporation | PLL circuit |
| US8368439B2 (en) | 2010-03-18 | 2013-02-05 | Samsung Electronics Co., Ltd. | Phase locked loop circuit, method of detecting lock, and system having the circuit |
-
1990
- 1990-01-08 JP JP2002138A patent/JPH03206725A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555278A (en) * | 1992-09-21 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit having phase lock function |
| JPH06112814A (ja) * | 1992-09-28 | 1994-04-22 | Yamaha Corp | 位相ロックループ回路 |
| US6411141B1 (en) | 1998-04-02 | 2002-06-25 | Nec Corporation | PLL circuit |
| US8368439B2 (en) | 2010-03-18 | 2013-02-05 | Samsung Electronics Co., Ltd. | Phase locked loop circuit, method of detecting lock, and system having the circuit |
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