JPH02124637A - 同期検出回路 - Google Patents

同期検出回路

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JPH02124637A
JPH02124637A JP63278884A JP27888488A JPH02124637A JP H02124637 A JPH02124637 A JP H02124637A JP 63278884 A JP63278884 A JP 63278884A JP 27888488 A JP27888488 A JP 27888488A JP H02124637 A JPH02124637 A JP H02124637A
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JP
Japan
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frequency
output
signal
synchronization detection
comparator
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JP63278884A
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Kunitaka Mori
森　邦孝
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NEC Corp
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NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフェーズロックドループ発振器の同期検出回路
に関する。
〔従来の技術〕
従来この種のフェーズブロックドルーフ（以下ＰＬＬと
略す）発振器の同期検出回路はＰＬＬ発振器の出力とそ
の比較入力とを１：１で比較する方法をとっていた。こ
れは比較入力の１周期の間にＰＬＬ発振器出力の立ち上
がり又は立ち下りエツジが１回しか現れないことを検出
する方法である。比較入力の１周期の間に２回以上のＰ
ＬＬ発振器出力の立ち上り又は立ち下りを検出した場合
及び１度も検出できなかった場合は非同期とする。非同
期状態においても偶然的に比較入力の１周期の間に１回
の立ち上がり又は立ち下がりを検出することがあるため
同期状態が数周期連続していることを合わせて確認し同
期検出を判断していた。
もちろんこの逆つまりＰＬＬ発振器出力の１周期の間に
現れる比較入力の立ち上がり又は立ち下がりを検出して
いるものやこれら２つを共に行なっているものもあった
。
〔発明が解決しようとする課題〕
上述した従来の同期検出回路は同期状態をより正しく判
断するために比較入力又はＰＬＬ発振器の出力の１周期
の間にただ１回のＰＬＬ発振器の出力又は比較入力の立
ち上がり若しくは立ち下がりが出現する状態が数周期間
連続することを確認しなければならないため同期状態の
確認に数周期の遅れが生じる欠点とさらに検出精度を上
げようとすると計測する周期数を増さなければならず、
同期確認までに時間がかかってしまうという欠点があっ
た。
〔課題を解決するための手段〕
本発明の同期検出回路は入力信号の周波数の整数倍の周
波数を原発振するフェーズロックドループ発振器を用い
る機器において前記整数倍の周波数パルスをカウントす
るカウンタと入力信号とを１／２分周する分周器とこの
１／２分周した信号により前記カウンタをリセットする
リセット回路と前記カウンタ値が規定値にあることを判
断するコンパレータとコンパレータ出力を前記１／２分
周した信号でラッチするラッチ回路を有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ＰＬＬ発振器１は位相比較器２．ローバルフィルタ３．
電圧制御発振器４２分局器５によって構成される。力、
ウンタ６は前記ＰＬＬ発振器１内の電圧制御発振器４の
出力の立ち下がりエツジでカウントアツプする同期リセ
ット形カウンタである。
カウンタ出力はデジタル式のコンパレータ７の入力とゲ
ート回路９とフリップフロップ１０によって構成される
リセット回路８のゲート回路９０入力につながる。リセ
ット回路８のフリップフロップ１０の出力はカウンタ６
のリセット入力に接続される。コンパレータ７の出力は
ラッチ回路１１の入力に接続される。フリップフロップ
１０とラッチ回路１１のクロック入力には１／２分周器
１２の出力がつながる。ＰＬＬ発振器１が追従目標とす
る比較入力パルス信号ＰＤＴはＰＬＬ発振器１および１
／２分周器１２に入力される。
本実施例においてＰＬＬ発振器１の原発振周波数つまり
電圧制御発振器４の出力周波数は比較入力パルス信号Ｐ
ＤＴの周波数のｎ倍になっている。
このｎは次の分局器５の分周比である。ｎは一般的に正
の整数に設定される。本実施例では具体的な説明をする
ためにこのｎを４と仮定して説明する。
ＰＬＬ発振器１に比較入力パルス信号ＰＤＴが入って来
るとその位相検出器２はＰＬＬ発振器１の出力パルスＣ
ＬＫとの周波数差位相差を検出し誤差があれば誤差パル
スを出力する。この誤差パルスをローバルフィルタ３は
平準化し、電圧制御発振器４の発振周波数を制御する。
この出力が次に来る分局器５で１／ｎつまりここでは１
／４され比較入力パルス信号と同じ周波数になるように
ＰＬＬ発振器１は動くから出力ＯＬ’にの周波数は比較
入力パルス信号ＰＤＴの周波数のｎ倍つまり４倍になる
ように制御される。
一方比較入力パルス信号ＰＤＴは１／２分周器１２で１
／２に分周され分周パルス信号ＰＤＤとなる。リセット
回路８は分周パルス信号ＰＤＤの立ち上がりでカウンタ
６にリセット信号ＣＥＮを出す。カウンタ６は同期リセ
ット形カウンタであるからリセット信号ＣＥＮが入って
いる時に到来する電圧制御発振器４の出力ｖＣＯの立ち
下がりでその出力を０にリセットされる。リセット回路
８はそのゲート回路９でカウンタ６の出力がＯにリセッ
トされたことを検出してリセット信号ＣＥＮを解除する
。比較人力パルス信号ＰＤＴは１／２分周器１２で１／
２に分周され分周パルス信号ＰＤＤとなる。従ってカウ
ンタ６は比較入力パルス信号ＰＤＴのある立ち上がりか
ら２つ次の立ち上がりまでの電圧制御発振器４の出力Ｖ
ＣＯの立ち下がり回数を０からカウントすることになる
。
デジタル式コンパレータ７はその比較値を２ｎ−１にセ
ットされる。この例場合は８−１＝７でアル。このコン
パレータ７はカウンタ６の出カモ常時比較値１１７１＋
と比較し同一になったとき出力を出す。ラッチ回路１１
はこのコンパレータ７の出力を分周パルス信号ＰＤＤの
立ち上がりでラッチするラッチされた信号が同期検出信
号となる。
第２図はこの動作をタイムチャートで示したものである
。このチャート上でＰＬＬ発振器１の出力ＯＬＫは徐々
に比較入力パルス信号ＰＤＴに近づいてゆきＰＤＤのＰ
３とＰ４の間でカウンタ６はカウント値７を出力しコン
パレータ７はこれを検出してその出力をラッチ回路１１
がＰ４の立ち上がりでラッチする。このラッチ回路１１
の出力が同期検出信号である。この例での同期検出確度
は比較入力パルス信号ＰＤＴの周波数をｆｏとすると７
／８ｆ、〜９／８Ｌとなる。ｎを用いた一般式で示せば
（２ｎ−１）／２ｎｆｏ〜　（２ｎ＋１　）　／　２　
ｎ　ｆ　ｏである。このような高確度の同期検出が比較
人力パルス信号ＰＤＴの２周期長で行なえる。もちろん
精度の要求がなく低コストの限定があれば１／２分周期
１２を省き比較入力パルス信号ＰＤＴの１周期でカウン
トしてもよい。しかし、例えば磁気テープ装置の読出し
回路におけるＰＬＬ発振器の場合磁気テープからの再生
波形はそのピーク位置が負極、正極の波形の非対象性や
ピークシフトなどでその周期が第２図Ｔ２のように変化
する。この信号が比較人力パルス信号ＰＤＴとなるため
その一周期長が変化する。しかし隣接する二周期の平均
値は均一になるため本実施例の同期検出回路はこの影響
を受けず安定な同期検出ができる。
〔発明の効果〕
以上説明したように本発明は、同期検出回路を特許請求
の範囲に記載したように構成することにより短時間で確
度が高く、さらに磁気テープ装置などに応用した場合、
その再生波形の非対象性やピークシフトなどの影響を受
けず安定な同期検出ができるＰＬＬ発振器の同期検出回
路を供給できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の動作を示すタイムチャートである。 １・・・・・・ＰＬＬ発振回路、２・・・・・・位相比
較器、３・・・・・・ローパスフィルタ、４・・・・・
・電圧制御発振器、５・・・・・・分周器、６・・・・
・・カウンタ、７・・・・・・コンパレータ、８・・・
・・・リセット回路、９・・・・・・ゲート回路、１０
・・・・・・フリップフロップ、１１・・・・・・ラッ
チ回路、１２・・・・・・１／２分周器。 代理人　弁理士　　内　原　　　晋

Claims (3)

    【特許請求の範囲】
  1. （１）入力信号の整数倍の周波数を原発振し、その原発
    振信号を分周することにより入力信号と同位相の出力信
    号を生成するＰＬＬ（フェイズ・ロックド・ループ）発
    振器の、前記入力信号に対する前記出力信号の同期検出
    回路において、前記入力信号の１周期中に現われる前記
    原発振信号のパルスを数えるカウント手段と、そのパル
    スの数が規定値になった時を同期と判断する判断手段と
    を有する同期検出回路。
  2. （２）前記カウント手段は、前記原発振信号のパルスを
    数えるパルスカウンタと、そのパルスカウンタを入力信
    号の１周期ごとにリセットをかけるリセット回路とから
    成ることを特徴とする前記請求項（１）記載の同期検出
    回路。
  3. （３）前記リセット回路が入力信号の１／２分周信号の
    １周期ごとにリセットをかける回路であることを特徴と
    する前記請求項（２）記載の同期検出回路。
JP63278884A 1988-11-02 1988-11-02 同期検出回路 Pending JPH02124637A (ja)

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JP63278884A JPH02124637A (ja) 1988-11-02 1988-11-02 同期検出回路
US07/429,409 US5214677A (en) 1988-11-02 1989-10-31 Phase-locked loop with sync detector
EP89311211A EP0367548B1 (en) 1988-11-02 1989-10-31 Sync detection circuit for phase-locked loop having frequency divider
DE68920004T DE68920004T2 (de) 1988-11-02 1989-10-31 Sync-Detektorschaltung für Phasenregelschleife mit Frequenzteiler.

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EP0367548A2 (en) 1990-05-09
US5214677A (en) 1993-05-25
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