JP3331711B2 - クロック信号生成装置 - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N9/79—Processing of colour television signals in connection with recording
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- H04N9/83—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal
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- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号をディジタ
ル処理する装置におけるクロック信号の生成装置に関す
るものである。
ル処理する装置におけるクロック信号の生成装置に関す
るものである。
【０００２】
【従来の技術】ビデオ信号処理回路をディジタル化した
ＶＴＲが知られている（例えば、エレクトロニクスライ
フ，１９８８年７月号，ＰＰ．４７−５３）。
ＶＴＲが知られている（例えば、エレクトロニクスライ
フ，１９８８年７月号，ＰＰ．４７−５３）。
【０００３】図１１はこのようなＶＴＲにおける再生ビ
デオ信号処理回路の構成の１例を示すブロックである。
この図において、再生ヘッド１により磁気テープ（図示
せず）から再生されたＦＭ−Ｙ信号と低域変換Ｃ信号の
合成信号は、ヘッドアンプ２により増幅される。そし
て、ＦＭ−Ｙ信号はハイパスフィルタ３により分離さ
れ、Ａ−Ｄ変換器４に供給される。また、低域変換Ｃ信
号はローパスフィルタ（図示せず）により分離され、色
信号再生処理回路（図示せず）に供給される。本発明は
Ｃ信号の処理系とは直接関係ないので、以下色信号再生
処理回路については言及しない。Ａ−Ｄ変換器４は入力
されたＦＭ−Ｙ信号をディジタル化し、ＦＭ復調器５に
供給する。ディジタル化されたＦＭ−Ｙ信号はここでＦ
Ｍ復調されてディジタル化されたＹ信号となされ、次の
ディエンファシス回路６でディエンファシス処理を受
け、さらにシャープネス回路７で尖鋭度の調整を受け、
ＴＢＣ８で時間軸補正を受けた後出力される。ＴＢＣ８
の出力はＤ−Ａ変換器（図示せず）によりアナログのＹ
信号に変換される。
デオ信号処理回路の構成の１例を示すブロックである。
この図において、再生ヘッド１により磁気テープ（図示
せず）から再生されたＦＭ−Ｙ信号と低域変換Ｃ信号の
合成信号は、ヘッドアンプ２により増幅される。そし
て、ＦＭ−Ｙ信号はハイパスフィルタ３により分離さ
れ、Ａ−Ｄ変換器４に供給される。また、低域変換Ｃ信
号はローパスフィルタ（図示せず）により分離され、色
信号再生処理回路（図示せず）に供給される。本発明は
Ｃ信号の処理系とは直接関係ないので、以下色信号再生
処理回路については言及しない。Ａ−Ｄ変換器４は入力
されたＦＭ−Ｙ信号をディジタル化し、ＦＭ復調器５に
供給する。ディジタル化されたＦＭ−Ｙ信号はここでＦ
Ｍ復調されてディジタル化されたＹ信号となされ、次の
ディエンファシス回路６でディエンファシス処理を受
け、さらにシャープネス回路７で尖鋭度の調整を受け、
ＴＢＣ８で時間軸補正を受けた後出力される。ＴＢＣ８
の出力はＤ−Ａ変換器（図示せず）によりアナログのＹ
信号に変換される。
【０００４】以上のように構成されたＹ信号の再生系に
おいて、Ａ−Ｄ変換器４及びＦＭ復調器５では水平同期
信号周波数の９１０倍の周波数（以下、９１０ｆＨと略
す）を持つシステムクロックのさらに２倍の周波数のク
ロックが用いられ、ディエンファシス回路６、シャープ
ネス回路７及びＴＢＣ８では周波数９１０ｆＨのシステ
ムクロックが用いられる。そして、このシステムクロッ
クはディエンファシス回路６の出力をＤ−Ａ変換器９で
アナログのＹ信号に変換し、このＹ信号から水平同期分
離回路１０により水平同期信号を分離し、この水平同期
信号をＰＬＬ回路１１に供給することにより生成してい
る。このＰＬＬ回路１１は水平同期信号と内部の比較信
号との位相を比較する位相比較回路１２、ローパスフィ
ルタ１３、周波数９１０ｆＨのシステムクロックを発生
するＶＣＯ１４、ＶＣＯ１４の出力を９１０個カウント
する毎にリセットされる１／９１０カウンタ１５及び１
／９１０カウンタ１５のカウント値から矩形波等の比較
信号を生成して位相比較回路１２に供給する比較信号生
成回路１６から構成されている。
おいて、Ａ−Ｄ変換器４及びＦＭ復調器５では水平同期
信号周波数の９１０倍の周波数（以下、９１０ｆＨと略
す）を持つシステムクロックのさらに２倍の周波数のク
ロックが用いられ、ディエンファシス回路６、シャープ
ネス回路７及びＴＢＣ８では周波数９１０ｆＨのシステ
ムクロックが用いられる。そして、このシステムクロッ
クはディエンファシス回路６の出力をＤ−Ａ変換器９で
アナログのＹ信号に変換し、このＹ信号から水平同期分
離回路１０により水平同期信号を分離し、この水平同期
信号をＰＬＬ回路１１に供給することにより生成してい
る。このＰＬＬ回路１１は水平同期信号と内部の比較信
号との位相を比較する位相比較回路１２、ローパスフィ
ルタ１３、周波数９１０ｆＨのシステムクロックを発生
するＶＣＯ１４、ＶＣＯ１４の出力を９１０個カウント
する毎にリセットされる１／９１０カウンタ１５及び１
／９１０カウンタ１５のカウント値から矩形波等の比較
信号を生成して位相比較回路１２に供給する比較信号生
成回路１６から構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＶＴＲでは、ディジタル処理装置に用いるクロ
ック信号を生成するために、ディジタル化したＹ信号を
一旦Ｄ−Ａ変換するため、Ｄ−Ａ変換器が別に必要とな
るという問題点があった。
た従来のＶＴＲでは、ディジタル処理装置に用いるクロ
ック信号を生成するために、ディジタル化したＹ信号を
一旦Ｄ−Ａ変換するため、Ｄ−Ａ変換器が別に必要とな
るという問題点があった。
【０００６】また、ヘッド切換時のスキューや垂直ブラ
ンキング期間の水平同期信号周期の変化が原因で大きな
位相エラーを発生するため、画面の上部等で動作が安定
しないという問題点があった。
ンキング期間の水平同期信号周期の変化が原因で大きな
位相エラーを発生するため、画面の上部等で動作が安定
しないという問題点があった。
【０００７】本発明はこのような問題点を解決するため
になされたものであって、ディジタル化したＹ信号から
直接水平同期信号の位相情報を取り出すようにしたクロ
ック信号生成装置を提供することを目的とする。
になされたものであって、ディジタル化したＹ信号から
直接水平同期信号の位相情報を取り出すようにしたクロ
ック信号生成装置を提供することを目的とする。
【０００８】また、本発明は、ヘッド切換時や垂直ブラ
ンキング期間においても大きな位相エラーの発生を防止
できるクロック信号生成装置を提供することを目的とす
る。
ンキング期間においても大きな位相エラーの発生を防止
できるクロック信号生成装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上述の問題点を解決する
ために、本発明に係るクロック信号生成装置は、ビデオ
信号の同期信号に位相ロックしたクロック信号を生成す
るクロック信号生成装置において、ディジタル化された
ビデオ信号の振幅情報を、内部で生成したウィンドウ信
号の期間中積分することにより、同期信号とウィンドウ
信号との位相エラーを検出するエラー検出手段と、エラ
ー検出手段の出力に基づいて発振周波数が可変制御され
るクロック信号発生手段と、クロック信号発生手段から
出力されるクロック信号をカウントするカウント手段
と、カウント手段のカウント値に基づいてウィンドウ信
号を生成するウィンドウ信号生成手段とを備える。
ために、本発明に係るクロック信号生成装置は、ビデオ
信号の同期信号に位相ロックしたクロック信号を生成す
るクロック信号生成装置において、ディジタル化された
ビデオ信号の振幅情報を、内部で生成したウィンドウ信
号の期間中積分することにより、同期信号とウィンドウ
信号との位相エラーを検出するエラー検出手段と、エラ
ー検出手段の出力に基づいて発振周波数が可変制御され
るクロック信号発生手段と、クロック信号発生手段から
出力されるクロック信号をカウントするカウント手段
と、カウント手段のカウント値に基づいてウィンドウ信
号を生成するウィンドウ信号生成手段とを備える。
【００１０】さらに、本発明に係るクロック信号生成装
置は、ウィンドウ信号生成手段の出力を切り換える切換
手段を備え、エラー検出手段は同期信号の立上りエッジ
及び立下りエッジから選択的に位相エラーを検出する。
置は、ウィンドウ信号生成手段の出力を切り換える切換
手段を備え、エラー検出手段は同期信号の立上りエッジ
及び立下りエッジから選択的に位相エラーを検出する。
【００１１】
【作用】本発明によれば、エラー検出手段はディジタル
化されたビデオ信号の同期信号から直接位相エラーを検
出し、クロック信号発生手段はこの位相エラーに基づい
て発振周波数が可変制御されるクロック信号を発生す
る。
化されたビデオ信号の同期信号から直接位相エラーを検
出し、クロック信号発生手段はこの位相エラーに基づい
て発振周波数が可変制御されるクロック信号を発生す
る。
【００１２】また、本発明によれば、エラー検出手段は
ディジタル化されたビデオ信号の振幅情報を積分して位
相エラーを検出するので、クロック信号より高い分解能
を持つ位相エラーを検出できる。
ディジタル化されたビデオ信号の振幅情報を積分して位
相エラーを検出するので、クロック信号より高い分解能
を持つ位相エラーを検出できる。
【００１３】さらに、本発明によれば、エラー検出手段
は同期信号の立上りエッジ及び立下りエッジから選択的
に位相エラーを検出するので、垂直同期信号期間及び等
化パルス期間のような立下りエッジに時間的連続性があ
る期間では、立下りエッジを選択し、その他の期間は画
像の内容に影響されない立上りエッジを選択することが
できる。
は同期信号の立上りエッジ及び立下りエッジから選択的
に位相エラーを検出するので、垂直同期信号期間及び等
化パルス期間のような立下りエッジに時間的連続性があ
る期間では、立下りエッジを選択し、その他の期間は画
像の内容に影響されない立上りエッジを選択することが
できる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
ながら、〔１〕クロック信号生成装置の基本構成、
〔２〕ディジタル位相比較回路の動作及び構成、〔３〕
ディジタル位相エラーのアナログ化、〔４〕立下りエッ
ジと立上りエッジの選択、〔５〕擬似ロックの防止と引
込みの高速化、〔６〕同期信号の不連続点に対する対応
の順序で詳細に説明する。
ながら、〔１〕クロック信号生成装置の基本構成、
〔２〕ディジタル位相比較回路の動作及び構成、〔３〕
ディジタル位相エラーのアナログ化、〔４〕立下りエッ
ジと立上りエッジの選択、〔５〕擬似ロックの防止と引
込みの高速化、〔６〕同期信号の不連続点に対する対応
の順序で詳細に説明する。
【００１５】〔１〕クロック信号生成装置の基本構成 図１は本発明を適用したＶＴＲの再生系の構成を示すブ
ロック図である。ここで、ビデオ信号の処理系は図１１
と同一なので説明を省略する。
ロック図である。ここで、ビデオ信号の処理系は図１１
と同一なので説明を省略する。
【００１６】このＶＴＲではクロック信号を生成する装
置（クロック信号生成装置）の構成が図１１と異なる。
すなわち、本実施例では、ディエンファシス回路６の出
力であるディジタル化されたＹ信号を直接ＰＬＬ回路１
７に供給している。
置（クロック信号生成装置）の構成が図１１と異なる。
すなわち、本実施例では、ディエンファシス回路６の出
力であるディジタル化されたＹ信号を直接ＰＬＬ回路１
７に供給している。
【００１７】ＰＬＬ回路１７は、ディジタル位相比較回
路１８、Ｄ−Ａ変換器１９、ローパスフィルタ２０、Ｖ
ＣＯ２１、１／９１０カウンタ２２及びウィンドウ信号
生成回路２３から構成されている。ここで、ローパスフ
ィルタ２０、ＶＣＯ２１及び１／９１０カウンタ２２
は、図１１におけるローパスフィルタ１３、ＶＣＯ１４
及び１／９１０カウンタ１５と基本的に同一である。
路１８、Ｄ−Ａ変換器１９、ローパスフィルタ２０、Ｖ
ＣＯ２１、１／９１０カウンタ２２及びウィンドウ信号
生成回路２３から構成されている。ここで、ローパスフ
ィルタ２０、ＶＣＯ２１及び１／９１０カウンタ２２
は、図１１におけるローパスフィルタ１３、ＶＣＯ１４
及び１／９１０カウンタ１５と基本的に同一である。
【００１８】〔２〕ディジタル位相比較回路の動作及び
構成 ディジタル位相比較回路１８は、例えば図２に示されて
いるように、ウィンドウ信号生成回路２３が生成するウ
ィンドウが開いている期間、入力されるＹ信号の水平同
期信号の立上りエッジの前後をシステムクロックを用い
て６４個サンプリングし、それらを加算することによ
り、水平同期信号とウィンドウ信号との位相エラーを検
出する。図２の場合、水平同期信号の−２０ＩＲＥレベ
ルを１０ビットのディジタル信号の０レベルに対応さ
せ、−４０ＩＲＥレベルから０ＩＲＥレベルの間を１４
０ステップで量子化している。そして、サンプリングし
たディジタル値を加算した値のうちマイナスの部分ΣＡ
とプラスの部分ΣＢが等しければ正しい位相ロック点で
あり、ΣＡ＜ΣＢであればウィンドウ信号の位相が遅れ
ており、ΣＡ＞ΣＢであればウィンドウ信号の位相が進
んでいる。
構成 ディジタル位相比較回路１８は、例えば図２に示されて
いるように、ウィンドウ信号生成回路２３が生成するウ
ィンドウが開いている期間、入力されるＹ信号の水平同
期信号の立上りエッジの前後をシステムクロックを用い
て６４個サンプリングし、それらを加算することによ
り、水平同期信号とウィンドウ信号との位相エラーを検
出する。図２の場合、水平同期信号の−２０ＩＲＥレベ
ルを１０ビットのディジタル信号の０レベルに対応さ
せ、−４０ＩＲＥレベルから０ＩＲＥレベルの間を１４
０ステップで量子化している。そして、サンプリングし
たディジタル値を加算した値のうちマイナスの部分ΣＡ
とプラスの部分ΣＢが等しければ正しい位相ロック点で
あり、ΣＡ＜ΣＢであればウィンドウ信号の位相が遅れ
ており、ΣＡ＞ΣＢであればウィンドウ信号の位相が進
んでいる。
【００１９】図３はディジタル位相比較回路１８の具体
的構成の１例を示す。この図において、図１のディエン
ファシス回路６から供給されるディジタルＹ信号はスイ
ッチング回路３１を通って加算器３２に供給される。ス
イッチング回路３１はウィンドウ信号によりＯＮ／ＯＦ
Ｆ制御され、図２における６４サンプルを順次加算器３
２に出力する。
的構成の１例を示す。この図において、図１のディエン
ファシス回路６から供給されるディジタルＹ信号はスイ
ッチング回路３１を通って加算器３２に供給される。ス
イッチング回路３１はウィンドウ信号によりＯＮ／ＯＦ
Ｆ制御され、図２における６４サンプルを順次加算器３
２に出力する。
【００２０】スイッチング回路３１をＯＮ／ＯＦＦ制御
するウィンドウ信号はウィンドウ信号生成回路２３によ
り生成される。ウィンドウ信号生成回路２３は１／９１
０カウンタ２２のカウント値が所定の値（例えば１〜６
４）の期間にアクティブな信号を出力するデコーダによ
り構成されている。
するウィンドウ信号はウィンドウ信号生成回路２３によ
り生成される。ウィンドウ信号生成回路２３は１／９１
０カウンタ２２のカウント値が所定の値（例えば１〜６
４）の期間にアクティブな信号を出力するデコーダによ
り構成されている。
【００２１】加算器３２はラッチ回路３３の出力とスイ
ッチング回路３１の出力が加算されるように構成されて
いるので、加算器３２は前のサンプルまでの合計値と今
回のサンプルの値とを順次６４個加算する動作を行うこ
とになる。このようにして６４サンプルの値を加算した
結果がディジタル位相エラーとして次段のＤ−Ａ変換器
１９に供給される。ラッチ回路３３は水平走査期間毎に
クリアされるが、本実施例では、このクリアパルスはウ
ィンドウ信号生成回路２３が１／９１０カウンタ２２の
カウント値が所定の値（例えば０）になったときに出力
されるようにしている。このクリアパルスを後述するデ
ィジタル同期分離回路からの水平同期信号から生成する
ことも可能である。
ッチング回路３１の出力が加算されるように構成されて
いるので、加算器３２は前のサンプルまでの合計値と今
回のサンプルの値とを順次６４個加算する動作を行うこ
とになる。このようにして６４サンプルの値を加算した
結果がディジタル位相エラーとして次段のＤ−Ａ変換器
１９に供給される。ラッチ回路３３は水平走査期間毎に
クリアされるが、本実施例では、このクリアパルスはウ
ィンドウ信号生成回路２３が１／９１０カウンタ２２の
カウント値が所定の値（例えば０）になったときに出力
されるようにしている。このクリアパルスを後述するデ
ィジタル同期分離回路からの水平同期信号から生成する
ことも可能である。
【００２２】〔３〕ディジタル位相エラーのアナログ化 Ｄ−Ａ変換器１９は１５ｋサンプル／ｓｅｃ程度の低速
のもので十分である。また、図４に示されているように
位相エラー値をパルス幅に変換してもよい。図４（ａ）
において、符号検出器４１はディジタルの位相エラーの
符号を検出し、トライステート回路４４に出力する。ま
た、絶対値検出器４２がディジタルの位相エラーの絶対
値を検出し、パルス幅発生器４３に出力する。ここでデ
ィジタルの位相エラーの絶対値がパルス幅に変換され、
その出力によりトライステート回路４４の状態を制御す
る。この結果、トライステート回路４４から図４（ｂ）
に示されているような信号が出力される。
のもので十分である。また、図４に示されているように
位相エラー値をパルス幅に変換してもよい。図４（ａ）
において、符号検出器４１はディジタルの位相エラーの
符号を検出し、トライステート回路４４に出力する。ま
た、絶対値検出器４２がディジタルの位相エラーの絶対
値を検出し、パルス幅発生器４３に出力する。ここでデ
ィジタルの位相エラーの絶対値がパルス幅に変換され、
その出力によりトライステート回路４４の状態を制御す
る。この結果、トライステート回路４４から図４（ｂ）
に示されているような信号が出力される。
【００２３】ところで、ディジタル位相比較回路１８の
位相エラー値の幅は、同期信号振幅を１４０ステップ、
ウィンドウ幅を６４サンプルとすると、＋４４８０〜−
４４８０となり、１４ビットで表せる。これに対して、
図４の回路では位相エラー値を＋９１０〜−９１０まで
しか表すことができない。
位相エラー値の幅は、同期信号振幅を１４０ステップ、
ウィンドウ幅を６４サンプルとすると、＋４４８０〜−
４４８０となり、１４ビットで表せる。これに対して、
図４の回路では位相エラー値を＋９１０〜−９１０まで
しか表すことができない。
【００２４】そこで、図５のように、ディジタルの位相
エラーの絶対値をゲイン１としたバッファ５３→パルス
幅発生器５４→スイッチング回路５９→トライステート
回路５１→抵抗値１６Ｒの抵抗器の系統と、ゲインを１
／１６としたバッファ５５→パルス幅発生器５６→スイ
ッチング回路６０→トライステート回路５２→抵抗値Ｒ
の抵抗器の系統との２系統に分ける。そして、ディジタ
ルの位相エラーの絶対値をエラーレベル検出器５７で検
出し、絶対値が９１０以下のときは前者を選択し、９１
０を越えるときは後者を選択するように制御する。これ
により、絶対値が９１０以下のディジタルの位相エラー
は高い分解能で出力でき、絶対値が９１０を越えるディ
ジタルの位相エラーは、分解能は低下するもののリニア
リティーは保たれる。
エラーの絶対値をゲイン１としたバッファ５３→パルス
幅発生器５４→スイッチング回路５９→トライステート
回路５１→抵抗値１６Ｒの抵抗器の系統と、ゲインを１
／１６としたバッファ５５→パルス幅発生器５６→スイ
ッチング回路６０→トライステート回路５２→抵抗値Ｒ
の抵抗器の系統との２系統に分ける。そして、ディジタ
ルの位相エラーの絶対値をエラーレベル検出器５７で検
出し、絶対値が９１０以下のときは前者を選択し、９１
０を越えるときは後者を選択するように制御する。これ
により、絶対値が９１０以下のディジタルの位相エラー
は高い分解能で出力でき、絶対値が９１０を越えるディ
ジタルの位相エラーは、分解能は低下するもののリニア
リティーは保たれる。
【００２５】〔４〕立下りエッジと立上りエッジの選択 以上説明したクロック信号生成装置は水平同期信号の立
上りエッジをサンプリングすることにより位相エラーを
検出している。このように水平同期信号の立上りエッジ
を検出すると画像の内容に影響を受けないが、垂直ブラ
ンキング期間（以下、Ｖ ＢＬＫという）において位相
エラー波形が不安定になる。すなわち、Ｖ ＢＬＫ内の
垂直同期信号期間にその前後の等化パルス期間を加えた
９ラインの期間では、図６のＹ信号波形の下に実線で示
されている水平同期信号の立下りエッジに時間的連続性
があるのに対し、点線で示されている立上りエッジには
時間的連続性がない。そのため、垂直同期信号期間の前
後の等化パルス期間ではハイレベルの部分を多くサンプ
リングするため、位相エラー値が漸増し、垂直同期信号
期間ではローレベルの部分を多くサンプリングするため
位相エラー値が漸減することになり、Ｖ ＢＬＫ毎に位
相エラー波形のレベルが変動する。
上りエッジをサンプリングすることにより位相エラーを
検出している。このように水平同期信号の立上りエッジ
を検出すると画像の内容に影響を受けないが、垂直ブラ
ンキング期間（以下、Ｖ ＢＬＫという）において位相
エラー波形が不安定になる。すなわち、Ｖ ＢＬＫ内の
垂直同期信号期間にその前後の等化パルス期間を加えた
９ラインの期間では、図６のＹ信号波形の下に実線で示
されている水平同期信号の立下りエッジに時間的連続性
があるのに対し、点線で示されている立上りエッジには
時間的連続性がない。そのため、垂直同期信号期間の前
後の等化パルス期間ではハイレベルの部分を多くサンプ
リングするため、位相エラー値が漸増し、垂直同期信号
期間ではローレベルの部分を多くサンプリングするため
位相エラー値が漸減することになり、Ｖ ＢＬＫ毎に位
相エラー波形のレベルが変動する。
【００２６】そこで、図６に示されているように、上述
した９ラインの期間では水平同期信号の立上りエッジを
検出するように切り換えることにより、位相エラー波形
が不安定になることに防止する。
した９ラインの期間では水平同期信号の立上りエッジを
検出するように切り換えることにより、位相エラー波形
が不安定になることに防止する。
【００２７】これを実現するための回路の１例を図７に
示す。ここで、図１と対応する部分には同一の番号が付
してある。この図において、図１のディエンファシス回
路６から出力されたディジタル化されたＹ信号は、ディ
ジタル同期分離回路６１において水平同期信号及び垂直
同期信号が分離され、９ライン検出回路６２に供給され
る。９ライン検出回路６２は垂直同期信号を基準にして
水平同期信号をカウントすることにより、上述した９ラ
インの期間を検出し、スイッチング回路６３の切換制御
する。一方、１／９１０カウンタ２２でシステムクロッ
クをカウントし、ウィンドウ信号生成回路６４で所定の
カウント値をデコードすることにより立上りエッジ検出
ウィンドウ信号及び立下りエッジ検出ウィンドウ信号を
生成する。ここで、立上りエッジ検出ウィンドウ信号は
図２に示されているウィンドウ信号であり、立下りエッ
ジ検出ウィンドウ信号は図２における水平同期信号の立
下りエッジの前後を６４個サンプルするためのウィンド
ウ信号である。これらのウィンドウ信号はスイッチング
回路６３において、Ｖ ＢＬＫ内の９ラインの期間には
立上りエッジ検出ウィンドウ信号が選択され、他の期間
には立下りエッジ検出ウィンドウ信号が選択されてディ
ジタル位相比較回路１８に供給される。
示す。ここで、図１と対応する部分には同一の番号が付
してある。この図において、図１のディエンファシス回
路６から出力されたディジタル化されたＹ信号は、ディ
ジタル同期分離回路６１において水平同期信号及び垂直
同期信号が分離され、９ライン検出回路６２に供給され
る。９ライン検出回路６２は垂直同期信号を基準にして
水平同期信号をカウントすることにより、上述した９ラ
インの期間を検出し、スイッチング回路６３の切換制御
する。一方、１／９１０カウンタ２２でシステムクロッ
クをカウントし、ウィンドウ信号生成回路６４で所定の
カウント値をデコードすることにより立上りエッジ検出
ウィンドウ信号及び立下りエッジ検出ウィンドウ信号を
生成する。ここで、立上りエッジ検出ウィンドウ信号は
図２に示されているウィンドウ信号であり、立下りエッ
ジ検出ウィンドウ信号は図２における水平同期信号の立
下りエッジの前後を６４個サンプルするためのウィンド
ウ信号である。これらのウィンドウ信号はスイッチング
回路６３において、Ｖ ＢＬＫ内の９ラインの期間には
立上りエッジ検出ウィンドウ信号が選択され、他の期間
には立下りエッジ検出ウィンドウ信号が選択されてディ
ジタル位相比較回路１８に供給される。
【００２８】〔５〕擬似ロックの防止と引込みの高速化 次に、図８及び図９を参照しながら擬似ロックの防止と
引込みの高速化を行うようにしたクロック信号生成装置
について説明する。
引込みの高速化を行うようにしたクロック信号生成装置
について説明する。
【００２９】図８（ａ）に示されている水平同期信号に
対して、立上りエッジを検出するウィンドウ信号は図８
（ｂ）の位置になる。このとき、図２におけるΣＡ＝Σ
Ｂの条件が満たされた位置が正しい位相ロック点であ
る。ところが、ウィンドウ信号の位置に対する位相エラ
ー値の特性が図８（ｄ）のようになるため、図８（ｃ）
に示されている位置で擬似ロックを起こしてしまうこと
がある。また、引込み時における応答速度が遅くなる。
対して、立上りエッジを検出するウィンドウ信号は図８
（ｂ）の位置になる。このとき、図２におけるΣＡ＝Σ
Ｂの条件が満たされた位置が正しい位相ロック点であ
る。ところが、ウィンドウ信号の位置に対する位相エラ
ー値の特性が図８（ｄ）のようになるため、図８（ｃ）
に示されている位置で擬似ロックを起こしてしまうこと
がある。また、引込み時における応答速度が遅くなる。
【００３０】そこで、図８（ｅ）に示されているよう
に、ウィンドウ信号が水平走査期間の中間点から水平同
期信号の立下りエッジに存在するとき（期間Ｃ）には、
位相エラー値をマイナスの最大値に固定するようにす
る。これにより、期間Ａでは引込みの応答性が改善さ
れ、期間Ｂでは擬似ロックが防止される。
に、ウィンドウ信号が水平走査期間の中間点から水平同
期信号の立下りエッジに存在するとき（期間Ｃ）には、
位相エラー値をマイナスの最大値に固定するようにす
る。これにより、期間Ａでは引込みの応答性が改善さ
れ、期間Ｂでは擬似ロックが防止される。
【００３１】図９はこれを実現するための回路の１例で
ある。ここで、図７と対応する部分には同一の番号が付
してある。この図において、ディジタル位相比較回路１
８の出力側にはスイッチング回路７１が設けられてい
る。このスイッチング回路７１はウィンドウ信号が図８
の期間Ｃに存在するときは固定値（マイナスの最大値）
を選択し、その他の期間に存在するときはディジタル位
相比較回路１８の出力を選択する。
ある。ここで、図７と対応する部分には同一の番号が付
してある。この図において、ディジタル位相比較回路１
８の出力側にはスイッチング回路７１が設けられてい
る。このスイッチング回路７１はウィンドウ信号が図８
の期間Ｃに存在するときは固定値（マイナスの最大値）
を選択し、その他の期間に存在するときはディジタル位
相比較回路１８の出力を選択する。
【００３２】期間Ｃを検出するために、ディジタル同期
分離回路６１において、ディジタル化されたＹ信号から
水平同期信号及び垂直同期分離信号を分離する。これら
は９ライン検出回路６２及び期間Ｃ検出回路７２に供給
される。期間Ｃ検出回路７２は垂直同期信号を基準にし
て水平同期信号をカウントすることにより、期間Ｃにお
いてアクティブな信号を生成し、擬似ロック検出回路７
３に供給する。擬似ロック検出回路７３はウィンドウ信
号生成回路６４から供給されるウィンドウ信号が期間Ｃ
に存在することを検出したときには、スイッチング回路
７１を固定値側に切り換えるように制御する。ただし、
図６及び図７を参照しながら説明したように、Ｖ ＢＬ
Ｋ内の９ラインの期間では立下りエッジを検出するの
で、９ライン検出回路６２の出力を擬似ロック検出回路
７３に供給し、この期間には固定値側への切換を行わな
いように制御する。
分離回路６１において、ディジタル化されたＹ信号から
水平同期信号及び垂直同期分離信号を分離する。これら
は９ライン検出回路６２及び期間Ｃ検出回路７２に供給
される。期間Ｃ検出回路７２は垂直同期信号を基準にし
て水平同期信号をカウントすることにより、期間Ｃにお
いてアクティブな信号を生成し、擬似ロック検出回路７
３に供給する。擬似ロック検出回路７３はウィンドウ信
号生成回路６４から供給されるウィンドウ信号が期間Ｃ
に存在することを検出したときには、スイッチング回路
７１を固定値側に切り換えるように制御する。ただし、
図６及び図７を参照しながら説明したように、Ｖ ＢＬ
Ｋ内の９ラインの期間では立下りエッジを検出するの
で、９ライン検出回路６２の出力を擬似ロック検出回路
７３に供給し、この期間には固定値側への切換を行わな
いように制御する。
【００３３】〔６〕同期信号の不連続点に対する対応次
に、図１０を参照しながらヘッド切換時、ドロップアウ
ト時及びＶ ＢＬＫにおいては、位相エラーを検出せず
に、前の位相エラーをホールドするように構成したクロ
ック信号生成装置について説明する。
に、図１０を参照しながらヘッド切換時、ドロップアウ
ト時及びＶ ＢＬＫにおいては、位相エラーを検出せず
に、前の位相エラーをホールドするように構成したクロ
ック信号生成装置について説明する。
【００３４】ヘッド切換時、ドロップアウト時及びＶ
ＢＬＫ内の９ラインでは、水平同期信号の間隔に連続性
がなくなるため、大きな位相エラー値を検出してしま
い、再度引き込むのに時間がかかってしまう。そこで、
ヘッド切換信号、ドロップアウト検出信号及びＶ ＢＬ
Ｋの９ラインを検出した信号をＯＲゲート８１に入力
し、このＯＲゲート８１の出力とディジタル同期分離回
路６１が分離した水平同期信号をＡＮＤゲート８２に入
力し、このＡＮＤゲート８２の出力でスイッチング回路
８３を開くとともに、１／９１０カウンタ２２をリセッ
トするように構成したのが図１０の装置である。これに
より大きな位相エラー値を検出することなく安定した動
作となる。
ＢＬＫ内の９ラインでは、水平同期信号の間隔に連続性
がなくなるため、大きな位相エラー値を検出してしま
い、再度引き込むのに時間がかかってしまう。そこで、
ヘッド切換信号、ドロップアウト検出信号及びＶ ＢＬ
Ｋの９ラインを検出した信号をＯＲゲート８１に入力
し、このＯＲゲート８１の出力とディジタル同期分離回
路６１が分離した水平同期信号をＡＮＤゲート８２に入
力し、このＡＮＤゲート８２の出力でスイッチング回路
８３を開くとともに、１／９１０カウンタ２２をリセッ
トするように構成したのが図１０の装置である。これに
より大きな位相エラー値を検出することなく安定した動
作となる。
【００３５】なお、上述の実施例（図６〜図１０）では
Ｖ ＢＬＫの９ラインのみ立下りエッジを検出するよう
に構成したが、Ｖ ＢＬＫ全体にわたって立下りエッジ
を検出するように構成してもよい。
Ｖ ＢＬＫの９ラインのみ立下りエッジを検出するよう
に構成したが、Ｖ ＢＬＫ全体にわたって立下りエッジ
を検出するように構成してもよい。
【００３６】また、上述の実施例（図９）ではウィンド
ウ信号の位相が水平走査期間の中間点から水平同期信号
の立下りエッジに存在するとき（期間Ｃ）に位相エラー
値をマイナスの最大値に固定するように構成したが、位
相エラー値をマイナスの最大値に固定する期間を期間Ｂ
のみ、又は（期間Ｂ＋期間Ａの後部）にしてもよい。
ウ信号の位相が水平走査期間の中間点から水平同期信号
の立下りエッジに存在するとき（期間Ｃ）に位相エラー
値をマイナスの最大値に固定するように構成したが、位
相エラー値をマイナスの最大値に固定する期間を期間Ｂ
のみ、又は（期間Ｂ＋期間Ａの後部）にしてもよい。
【００３７】さらに、上述の実施例はＦＭ−Ｙ信号と低
域変換Ｃ信号とを合成して記録したＶＴＲの再生系に適
用したものであるが、本発明は、例えばＣ信号とＹ信号
を別トラックに記録したＶＴＲのＹ信号再生系に適用す
ることもできる。
域変換Ｃ信号とを合成して記録したＶＴＲの再生系に適
用したものであるが、本発明は、例えばＣ信号とＹ信号
を別トラックに記録したＶＴＲのＹ信号再生系に適用す
ることもできる。
【００３８】また、上述の実施例ではディジタル位相比
較回路１８からのディジタルの位相エラーをアナログ値
に変換し、ローパスフィルタ２０、ＶＣＯ２１に供給し
ているが、ローパスフィルタ２０、ＶＣＯ２１を全てデ
ィジタル回路で構成することもできる。
較回路１８からのディジタルの位相エラーをアナログ値
に変換し、ローパスフィルタ２０、ＶＣＯ２１に供給し
ているが、ローパスフィルタ２０、ＶＣＯ２１を全てデ
ィジタル回路で構成することもできる。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ディジタル化されたビデオ信号の同期信号から
直接位相情報を検出するので、Ｄ−Ａ変換器が不要にな
る。
よれば、ディジタル化されたビデオ信号の同期信号から
直接位相情報を検出するので、Ｄ−Ａ変換器が不要にな
る。
【００４０】また、ディジタル化されたビデオ信号の振
幅情報を積分して位相エラーを検出するので、システム
クロックよりも高い分解能を持つ位相エラーの検出がで
きる。
幅情報を積分して位相エラーを検出するので、システム
クロックよりも高い分解能を持つ位相エラーの検出がで
きる。
【００４１】さらに、同期信号の立上りエッジと立下り
エッジを状況により選択しながら位相エラーを検出する
ので、例えば映像期間は画像内容の影響を受けない立上
りエッジを選択し、垂直同期信号期間及び等化パルス期
間のような立下りエッジに時間の連続性がある期間は立
下りエッジを選択できる。
エッジを状況により選択しながら位相エラーを検出する
ので、例えば映像期間は画像内容の影響を受けない立上
りエッジを選択し、垂直同期信号期間及び等化パルス期
間のような立下りエッジに時間の連続性がある期間は立
下りエッジを選択できる。
【図１】本発明を適用したＶＴＲの再生系の構成を示す
ブロック図である。
ブロック図である。
【図２】ディジタル位相比較回路の動作を示す図であ
る。
る。
【図３】ディジタル位相比較回路の具体的構成の１例を
示すブロック図である。
示すブロック図である。
【図４】ディジタル位相比較回路の位相エラー値をパル
ス幅に変換する回路の１例を示す図である。
ス幅に変換する回路の１例を示す図である。
【図５】ダイナミックレンジの拡大と高分解能を両立さ
せた位相エラー値をパルス幅に変換する回路の１例を示
す図である。
せた位相エラー値をパルス幅に変換する回路の１例を示
す図である。
【図６】Ｖ ＢＬＫ内における水平同期信号のエッジの
時間的連続性と位相エラー検出動作との関連を示す図で
ある。
時間的連続性と位相エラー検出動作との関連を示す図で
ある。
【図７】図６の動作を実現する回路の１例を示す図であ
る。
る。
【図８】擬似ロック防止及び引込み動作の改善を説明す
る図である。
る図である。
【図９】擬似ロック防止及び引込み動作の改善を実現し
たクロック信号生成装置の１例を示す図である。
たクロック信号生成装置の１例を示す図である。
【図１０】同期信号に時間的不連続があったときにも安
定に動作するクロック信号生成装置の構成を示すブロッ
ク図である。
定に動作するクロック信号生成装置の構成を示すブロッ
ク図である。
【図１１】従来のＶＴＲにおけるクロック信号生成装置
を示すブロック図である。
を示すブロック図である。
１８…ディジタル位相比較回路、２１…ＶＣＯ、２２…
１／９１０カウンタ、２３，６４…ウィンドウ信号生成
回路、３２…加算回路、３３…ラッチ、６２…９ライン
検出回路、７２…Ｃ期間検出回路
１／９１０カウンタ、２３，６４…ウィンドウ信号生成
回路、３２…加算回路、３３…ラッチ、６２…９ライン
検出回路、７２…Ｃ期間検出回路
Claims (2)
- 【請求項１】 ビデオ信号の同期信号に位相ロックした
クロック信号を生成するクロック信号生成装置におい
て、 （ａ）ディジタル化された上記ビデオ信号の振幅情報
を、内部で生成したウィンドウ信号の期間中積分するこ
とにより、上記同期信号と上記ウィンドウ信号との位相
エラーを検出するエラー検出手段と、 （ｂ）上記エラー検出手段の出力に基づいて発振周波数
が可変制御されるクロック信号発生手段と、 （ｃ）上記クロック信号発生手段から出力される上記ク
ロック信号をカウントするカウント手段と、 （ｄ）上記カウント手段のカウント値に基づいて上記ウ
ィンドウ信号を生成するウィンドウ信号生成手段とを備
えるクロック信号生成装置。 - 【請求項２】 上記ウィンドウ信号生成手段の出力を切
り換える切換手段を備え、上記エラー検出手段は同期信
号の立上りエッジ及び立下りエッジから選択的に位相エ
ラーを検出することを特徴とする請求項１記載のクロッ
ク信号生成装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31742793A JP3331711B2 (ja) | 1993-11-24 | 1993-11-24 | クロック信号生成装置 |
| US08/341,995 US5568201A (en) | 1993-11-24 | 1994-11-16 | Clock signal generating apparatus |
| KR1019940030839A KR100316675B1 (ko) | 1993-11-24 | 1994-11-23 | 클록신호생성장치 |
| CN94118416A CN1051421C (zh) | 1993-11-24 | 1994-11-24 | 时钟信号产生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31742793A JP3331711B2 (ja) | 1993-11-24 | 1993-11-24 | クロック信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147644A JPH07147644A (ja) | 1995-06-06 |
| JP3331711B2 true JP3331711B2 (ja) | 2002-10-07 |
Family
ID=18088106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31742793A Expired - Fee Related JP3331711B2 (ja) | 1993-11-24 | 1993-11-24 | クロック信号生成装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568201A (ja) |
| JP (1) | JP3331711B2 (ja) |
| KR (1) | KR100316675B1 (ja) |
| CN (1) | CN1051421C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3358432B2 (ja) * | 1996-02-29 | 2002-12-16 | ソニー株式会社 | クロック信号発生装置及び方法 |
| JP3487119B2 (ja) * | 1996-05-07 | 2004-01-13 | 松下電器産業株式会社 | ドットクロック再生装置 |
| JP2007219854A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | 出力制御装置および記録媒体駆動装置用制御装置 |
| CN100442665C (zh) * | 2006-03-27 | 2008-12-10 | 华为技术有限公司 | 时钟鉴相装置和方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200635A (ja) * | 1984-03-26 | 1985-10-11 | Victor Co Of Japan Ltd | デジタル信号復調装置のビツトクロツク信号発生装置 |
| US4775890A (en) * | 1987-06-11 | 1988-10-04 | Rca Licensing Corporation | Phase detector |
| JPS6446318A (en) * | 1987-08-14 | 1989-02-20 | Nec Corp | Phase locked loop circuit |
| JPH02124637A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | 同期検出回路 |
| US5170297A (en) * | 1990-07-13 | 1992-12-08 | Standard Microsystems Corporation | Current averaging data separator |
| US5278702A (en) * | 1991-04-12 | 1994-01-11 | Western Digital Corporation | Data synchronizer with symmetric window generation |
| US5184091A (en) * | 1991-06-04 | 1993-02-02 | Zenith Electronics Corporation | Circuit for phase locking an oscillator within any one of a plurality of frequency ranges |
| US5124671A (en) * | 1991-06-04 | 1992-06-23 | Zenith Electronics Corporation | Lock detector and confidence system for multiple frequency range oscillator control |
| JPH04371024A (ja) * | 1991-06-19 | 1992-12-24 | Sony Corp | Ｐｌｌ周波数シンセサイザ |
| US5414741A (en) * | 1993-10-14 | 1995-05-09 | Litton Systems, Inc. | Low phase noise oscillator frequency control apparatus and method |
-
1993
- 1993-11-24 JP JP31742793A patent/JP3331711B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-16 US US08/341,995 patent/US5568201A/en not_active Expired - Lifetime
- 1994-11-23 KR KR1019940030839A patent/KR100316675B1/ko not_active IP Right Cessation
- 1994-11-24 CN CN94118416A patent/CN1051421C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1116386A (zh) | 1996-02-07 |
| CN1051421C (zh) | 2000-04-12 |
| KR100316675B1 (ko) | 2002-02-19 |
| JPH07147644A (ja) | 1995-06-06 |
| US5568201A (en) | 1996-10-22 |
| KR950016217A (ko) | 1995-06-17 |
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|---|---|---|---|
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