JPH07147644A - クロック信号生成装置 - Google Patents
クロック信号生成装置Info
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- JPH07147644A JPH07147644A JP5317427A JP31742793A JPH07147644A JP H07147644 A JPH07147644 A JP H07147644A JP 5317427 A JP5317427 A JP 5317427A JP 31742793 A JP31742793 A JP 31742793A JP H07147644 A JPH07147644 A JP H07147644A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/82—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only
- H04N9/83—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only the recorded chrominance signal occupying a frequency band under the frequency band of the recorded brightness signal
-
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- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ビデオ信号の同期信号に位相ロックしたクロ
ック信号を生成する装置において、ディジタル化された
ビデオ信号から直接水平同期信号の位相情報を取り出
す。 【構成】 ディエンファシス回路６の出力であるディジ
タル化されたＹ信号は直接ＰＬＬ回路１７へ供給され
る。ＰＬＬ回路１７内のディジタル位相比較回路１８
は、ウィンドウ生成回路２３が生成するウィンドウが開
いている期間、入力されたＹ信号の水平同期信号の立ち
上がりエッジの前後をＶＣＯ２１が生成するシステムク
ロックを用いて例えば６４個サンプリングし、それらを
加算することにより、水平同期信号とウィンドウとの位
相エラーを検出する。
ック信号を生成する装置において、ディジタル化された
ビデオ信号から直接水平同期信号の位相情報を取り出
す。 【構成】 ディエンファシス回路６の出力であるディジ
タル化されたＹ信号は直接ＰＬＬ回路１７へ供給され
る。ＰＬＬ回路１７内のディジタル位相比較回路１８
は、ウィンドウ生成回路２３が生成するウィンドウが開
いている期間、入力されたＹ信号の水平同期信号の立ち
上がりエッジの前後をＶＣＯ２１が生成するシステムク
ロックを用いて例えば６４個サンプリングし、それらを
加算することにより、水平同期信号とウィンドウとの位
相エラーを検出する。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号をディジタ
ル処理するシステムにおけるクロック信号の生成装置に
関するものである。
ル処理するシステムにおけるクロック信号の生成装置に
関するものである。
【０００２】
【従来の技術】ビデオ信号処理回路をディジタル化した
ＶＴＲが知られている（例えば、エレクトロニクスライ
フ，１９８８年７月号，ＰＰ．４７−５３）。
ＶＴＲが知られている（例えば、エレクトロニクスライ
フ，１９８８年７月号，ＰＰ．４７−５３）。
【０００３】図１１はこのようなＶＴＲにおける再生ビ
デオ信号処理回路の構成の１例を示すブロックである。
この図において、再生ヘッド１により磁気テープ（図示
せず）から再生されたＦＭ−Ｙ信号と低域変換Ｃ信号の
合成信号は、ヘッドアンプ２により増幅される。そし
て、ＦＭ−Ｙ信号はハイパスフィルタ３により分離さ
れ、Ａ−Ｄ変換器４へ供給される。また、低域変換Ｃ信
号はローパスフィルタ（図示せず）により分離され、色
信号再生処理回路（図示せず）へ供給される。本発明は
Ｃ信号の処理系とは直接関係ないので、以下色信号再生
処理回路については言及しない。Ａ−Ｄ変換器４は入力
されたＦＭ−Ｙ信号をディジタル化し、ＦＭ復調器５へ
供給する。ディジタル化されたＦＭ−Ｙ信号はここでＦ
Ｍ復調されてディジタル化されたＹ信号となされ、次の
ディエンファシス回路６でディエンファシス処理を受
け、さらにシャープネス回路７で尖鋭度の調整を受け、
ＴＢＣ８で時間軸補正を受けた後出力される。ＴＢＣ８
の出力はＤ−Ａ変換器（図示せず）によりアナログのＹ
信号に変換される。
デオ信号処理回路の構成の１例を示すブロックである。
この図において、再生ヘッド１により磁気テープ（図示
せず）から再生されたＦＭ−Ｙ信号と低域変換Ｃ信号の
合成信号は、ヘッドアンプ２により増幅される。そし
て、ＦＭ−Ｙ信号はハイパスフィルタ３により分離さ
れ、Ａ−Ｄ変換器４へ供給される。また、低域変換Ｃ信
号はローパスフィルタ（図示せず）により分離され、色
信号再生処理回路（図示せず）へ供給される。本発明は
Ｃ信号の処理系とは直接関係ないので、以下色信号再生
処理回路については言及しない。Ａ−Ｄ変換器４は入力
されたＦＭ−Ｙ信号をディジタル化し、ＦＭ復調器５へ
供給する。ディジタル化されたＦＭ−Ｙ信号はここでＦ
Ｍ復調されてディジタル化されたＹ信号となされ、次の
ディエンファシス回路６でディエンファシス処理を受
け、さらにシャープネス回路７で尖鋭度の調整を受け、
ＴＢＣ８で時間軸補正を受けた後出力される。ＴＢＣ８
の出力はＤ−Ａ変換器（図示せず）によりアナログのＹ
信号に変換される。
【０００４】以上のように構成されたＹ信号の再生系に
おいて、Ａ−Ｄ変換器４及びＦＭ復調器５では水平同期
信号周波数の９１０倍の周波数（以下、９１０ｆＨと略
す）を持つシステムクロックのさらに２倍の周波数のク
ロックが用いられ、ディエンファシス回路６、シャープ
ネス回路７及びＴＢＣ８では周波数９１０ｆＨのシステ
ムクロックが用いられる。そして、このシステムクロッ
クはディエンファシス回路６の出力をＤ−Ａ変換器９で
アナログのＹ信号に変換し、このＹ信号から水平同期分
離回路１０により水平同期信号を分離し、この水平同期
信号をＰＬＬ回路１１へ供給することにより生成してい
る。このＰＬＬ回路１１は水平同期信号と内部の比較信
号との位相を比較する位相比較回路１２、ローパスフィ
ルタ１３、周波数９１０ｆＨのシステムクロックを発生
するＶＣＯ１４、ＶＣＯ１４の出力を９１０個カウント
する毎にリセットされる１／９１０カウンタ１５及び１
／９１０カウンタ１５のカウント値から矩形波等の比較
信号を生成して位相比較回路１２へ供給する比較信号生
成回路１６から構成されている。
おいて、Ａ−Ｄ変換器４及びＦＭ復調器５では水平同期
信号周波数の９１０倍の周波数（以下、９１０ｆＨと略
す）を持つシステムクロックのさらに２倍の周波数のク
ロックが用いられ、ディエンファシス回路６、シャープ
ネス回路７及びＴＢＣ８では周波数９１０ｆＨのシステ
ムクロックが用いられる。そして、このシステムクロッ
クはディエンファシス回路６の出力をＤ−Ａ変換器９で
アナログのＹ信号に変換し、このＹ信号から水平同期分
離回路１０により水平同期信号を分離し、この水平同期
信号をＰＬＬ回路１１へ供給することにより生成してい
る。このＰＬＬ回路１１は水平同期信号と内部の比較信
号との位相を比較する位相比較回路１２、ローパスフィ
ルタ１３、周波数９１０ｆＨのシステムクロックを発生
するＶＣＯ１４、ＶＣＯ１４の出力を９１０個カウント
する毎にリセットされる１／９１０カウンタ１５及び１
／９１０カウンタ１５のカウント値から矩形波等の比較
信号を生成して位相比較回路１２へ供給する比較信号生
成回路１６から構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のＶＴＲでは、ディジタル処理システムに用いるクロ
ック信号を生成するために、ディジタル化したＹ信号を
一度Ｄ−Ａ変換するため、Ｄ−Ａ変換器が別に必要とな
るという問題点があった。
来のＶＴＲでは、ディジタル処理システムに用いるクロ
ック信号を生成するために、ディジタル化したＹ信号を
一度Ｄ−Ａ変換するため、Ｄ−Ａ変換器が別に必要とな
るという問題点があった。
【０００６】また、ヘッド切替時のスキューや垂直ブラ
ンキング期間の水平同期信号周期の変化が原因で大きな
位相エラーを発生するため、画面の上部等で動作が安定
しないという問題点があった。
ンキング期間の水平同期信号周期の変化が原因で大きな
位相エラーを発生するため、画面の上部等で動作が安定
しないという問題点があった。
【０００７】本発明はこのような問題点を解決するため
になされたものであって、ディジタル化したＹ信号から
直接水平同期信号の位相情報を取り出すようにしたクロ
ック信号生成装置を提供することを目的とする。
になされたものであって、ディジタル化したＹ信号から
直接水平同期信号の位相情報を取り出すようにしたクロ
ック信号生成装置を提供することを目的とする。
【０００８】また、本発明は、ヘッド切替時や垂直ブラ
ンキング期間においても大きな位相エラーの発生を防止
できるクロック信号生成装置を提供することを目的とす
る。
ンキング期間においても大きな位相エラーの発生を防止
できるクロック信号生成装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】前記問題点を解決するた
めに、請求項１に係る発明は、ビデオ信号の同期信号に
位相ロックしたクロック信号を生成する装置において、
ディジタル化されたビデオ信号の同期信号と内部で生成
した比較信号との位相エラーを検出するエラー検出手段
と、エラー検出手段の出力に基づいて発振周波数が可変
制御されるクロック信号発生手段と、クロック信号発生
手段の出力をカウントするカウント手段と、カウント手
段のカウント値に基づいて前記比較信号を生成する手段
とを備えることを特徴とするものである。
めに、請求項１に係る発明は、ビデオ信号の同期信号に
位相ロックしたクロック信号を生成する装置において、
ディジタル化されたビデオ信号の同期信号と内部で生成
した比較信号との位相エラーを検出するエラー検出手段
と、エラー検出手段の出力に基づいて発振周波数が可変
制御されるクロック信号発生手段と、クロック信号発生
手段の出力をカウントするカウント手段と、カウント手
段のカウント値に基づいて前記比較信号を生成する手段
とを備えることを特徴とするものである。
【００１０】また、請求項２に係る発明は、請求項１に
係る発明において、エラー検出手段はディジタル化され
たビデオ信号の振幅情報を積分して位相エラーを検出す
ることを特徴とするものである。
係る発明において、エラー検出手段はディジタル化され
たビデオ信号の振幅情報を積分して位相エラーを検出す
ることを特徴とするものである。
【００１１】さらに、請求項３に係る発明は、請求項１
又は２に係る発明において、エラー検出手段は同期信号
の立ち上がりエッジ及び立ち下がりエッジから選択的に
位相エラーを検出することを特徴とするものである。
又は２に係る発明において、エラー検出手段は同期信号
の立ち上がりエッジ及び立ち下がりエッジから選択的に
位相エラーを検出することを特徴とするものである。
【００１２】そして、請求項４に係る発明は、請求項１
又は２に係る発明において、比較信号があらかじめ定め
られた位相を有する時には、エラー検出手段の出力を固
定値に置き換えることを特徴とするものである。
又は２に係る発明において、比較信号があらかじめ定め
られた位相を有する時には、エラー検出手段の出力を固
定値に置き換えることを特徴とするものである。
【００１３】また、請求項５に係る発明は、請求項１又
は２に係る発明において、同期信号の不連続を検出した
時には、位相エラーの保持とカウント手段の初期化を行
うことを特徴とするものである。
は２に係る発明において、同期信号の不連続を検出した
時には、位相エラーの保持とカウント手段の初期化を行
うことを特徴とするものである。
【００１４】
【作用】請求項１に係る発明によれば、エラー検出手段
はディジタル化されたビデオ信号の同期信号から直接位
相エラーを検出し、クロック信号発生手段はこの位相エ
ラーに基づいて発振周波数が可変制御されるクロック信
号を発生する。
はディジタル化されたビデオ信号の同期信号から直接位
相エラーを検出し、クロック信号発生手段はこの位相エ
ラーに基づいて発振周波数が可変制御されるクロック信
号を発生する。
【００１５】また、請求項２に係る発明によれば、エラ
ー検出手段はディジタル化されたビデオ信号の振幅情報
を積分して位相エラーを検出するので、クロック信号よ
り高い分解能を持つ位相エラーを検出できる。
ー検出手段はディジタル化されたビデオ信号の振幅情報
を積分して位相エラーを検出するので、クロック信号よ
り高い分解能を持つ位相エラーを検出できる。
【００１６】さらに、請求項３に係る発明によれば、エ
ラー検出手段は同期信号の立ち上がりエッジ及び立ち下
がりエッジから選択的に位相エラーを検出するので、垂
直同期信号期間及び等化パルス期間のような立ち下がり
エッジに時間的連続性がある期間では、立ち下がりエッ
ジを選択し、その他の期間は画像の内容に影響されない
立ち上がりエッジを選択することができる。
ラー検出手段は同期信号の立ち上がりエッジ及び立ち下
がりエッジから選択的に位相エラーを検出するので、垂
直同期信号期間及び等化パルス期間のような立ち下がり
エッジに時間的連続性がある期間では、立ち下がりエッ
ジを選択し、その他の期間は画像の内容に影響されない
立ち上がりエッジを選択することができる。
【００１７】そして、請求項４に係る発明によれば、例
えば比較信号の位相が水平走査期間の中間点から水平同
期信号の立ち下がりエッジ迄の期間に存在する時は、エ
ラー検出手段の出力を固定値に置き換える。
えば比較信号の位相が水平走査期間の中間点から水平同
期信号の立ち下がりエッジ迄の期間に存在する時は、エ
ラー検出手段の出力を固定値に置き換える。
【００１８】また、請求項５に係る発明によれば、ヘッ
ド切替、ドロップアウト等、同期信号の不連続を検出し
た時には、位相エラーの保持とカウント手段の初期化を
行う。
ド切替、ドロップアウト等、同期信号の不連続を検出し
た時には、位相エラーの保持とカウント手段の初期化を
行う。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
ながら、 〔１〕クロック信号生成装置の基本構成 〔２〕ディジタル位相比較回路の動作及び構成 〔３〕ディジタル位相エラーのアナログ化 〔４〕立ち下がりエッジと立ち上がりエッジの選択 〔５〕疑似ロックの防止と引込みの高速化 〔６〕同期信号の不連続点に対する対応 の順序で詳細に説明する。
ながら、 〔１〕クロック信号生成装置の基本構成 〔２〕ディジタル位相比較回路の動作及び構成 〔３〕ディジタル位相エラーのアナログ化 〔４〕立ち下がりエッジと立ち上がりエッジの選択 〔５〕疑似ロックの防止と引込みの高速化 〔６〕同期信号の不連続点に対する対応 の順序で詳細に説明する。
【００２０】〔１〕クロック信号生成装置の基本構成 図１は本発明を適用したＶＴＲの再生系の構成を示すブ
ロック図である。ここで、ビデオ信号の処理系は図１１
と同一なので説明を省略する。
ロック図である。ここで、ビデオ信号の処理系は図１１
と同一なので説明を省略する。
【００２１】このＶＴＲではクロック信号を生成する装
置の構成が図１１と異なる。すなわち、本実施例では、
ディエンファシス回路６の出力であるディジタル化され
たＹ信号を直接ＰＬＬ回路１７へ供給している。
置の構成が図１１と異なる。すなわち、本実施例では、
ディエンファシス回路６の出力であるディジタル化され
たＹ信号を直接ＰＬＬ回路１７へ供給している。
【００２２】ＰＬＬ回路１７は、ディジタル位相比較回
路１８、Ｄ−Ａ変換器１９、ローパスフィルタ２０、Ｖ
ＣＯ２１、１／９１０カウンタ２２及びウィンドウ生成
回路２３から構成されている。ここで、ローパスフィル
タ２０、ＶＣＯ２１及び１／９１０カウンタ２２は、図
１１におけるローパスフィルタ１３、ＶＣＯ１４及び１
／９１０カウンタ１５と基本的に同一である。
路１８、Ｄ−Ａ変換器１９、ローパスフィルタ２０、Ｖ
ＣＯ２１、１／９１０カウンタ２２及びウィンドウ生成
回路２３から構成されている。ここで、ローパスフィル
タ２０、ＶＣＯ２１及び１／９１０カウンタ２２は、図
１１におけるローパスフィルタ１３、ＶＣＯ１４及び１
／９１０カウンタ１５と基本的に同一である。
【００２３】〔２〕ディジタル位相比較回路の動作及び
構成 ディジタル位相比較回路１８は、例えば図２に示されて
いるように、ウィンドウ生成回路２３が生成するウィン
ドウが開いている期間、入力されるＹ信号の水平同期信
号の立ち上がりエッジの前後をシステムクロックを用い
て６４個サンプリングし、それらを加算することによ
り、水平同期信号とウィンドウとの位相エラーを検出す
る。図２の場合、水平同期信号の−２０ＩＲＥレベルを
１０ビットのディジタル信号の０レベルに対応させ、−
４０ＩＲＥレベルから０ＩＲＥレベルの間を１４０ステ
ップで量子化している。そして、サンプリングしたディ
ジタル値を加算した値のうちマイナスの部分ΣＡとプラ
スの部分ΣＢが等しければ正しい位相ロック点であり、
ΣＡ＜ΣＢであればウィンドウの位相が進んでおり、Σ
Ａ＞ΣＢであればウィンドウの位相が遅れている。
構成 ディジタル位相比較回路１８は、例えば図２に示されて
いるように、ウィンドウ生成回路２３が生成するウィン
ドウが開いている期間、入力されるＹ信号の水平同期信
号の立ち上がりエッジの前後をシステムクロックを用い
て６４個サンプリングし、それらを加算することによ
り、水平同期信号とウィンドウとの位相エラーを検出す
る。図２の場合、水平同期信号の−２０ＩＲＥレベルを
１０ビットのディジタル信号の０レベルに対応させ、−
４０ＩＲＥレベルから０ＩＲＥレベルの間を１４０ステ
ップで量子化している。そして、サンプリングしたディ
ジタル値を加算した値のうちマイナスの部分ΣＡとプラ
スの部分ΣＢが等しければ正しい位相ロック点であり、
ΣＡ＜ΣＢであればウィンドウの位相が進んでおり、Σ
Ａ＞ΣＢであればウィンドウの位相が遅れている。
【００２４】図３はディジタル位相比較回路１８の具体
的構成の１例を示す。この図において、図１のディエン
ファシス回路６から供給されるディジタルＹ信号はスイ
ッチング回路３１を通って加算器３２へ供給される。ス
イッチング回路３１はウィンドウによりＯＮ／ＯＦＦ制
御され、図２における６４サンプルを順次加算器３２へ
出力する。
的構成の１例を示す。この図において、図１のディエン
ファシス回路６から供給されるディジタルＹ信号はスイ
ッチング回路３１を通って加算器３２へ供給される。ス
イッチング回路３１はウィンドウによりＯＮ／ＯＦＦ制
御され、図２における６４サンプルを順次加算器３２へ
出力する。
【００２５】スイッチング回路３１をＯＮ／ＯＦＦ制御
するウィンドウはウィンドウ生成回路２３により生成さ
れる。ウィンドウ信号生成回路２３は１／９１０カウン
タ２２のカウント値が所定の値（例、１〜６４）の期間
にアクティブな信号を出力するデコーダにより構成され
ている。
するウィンドウはウィンドウ生成回路２３により生成さ
れる。ウィンドウ信号生成回路２３は１／９１０カウン
タ２２のカウント値が所定の値（例、１〜６４）の期間
にアクティブな信号を出力するデコーダにより構成され
ている。
【００２６】加算器３２はラッチ回路３３の出力とスイ
ッチング回路３１の出力が加算されるように構成されて
いるので、加算器３２は前のサンプルの値と今回のサン
プルの値とを順次６４個加算する動作を行うことにな
る。このようにして６４サンプルの値を加算した結果が
ディジタル位相エラーとして次段のＤ−Ａ変換器１９へ
供給される。ラッチ回路３３は水平走査期間毎にクリア
されるが、本実施例では、このクリアパルスはウィンド
ウ信号生成回路２３が１／９１０カウンタ２２のカウン
ト値が所定の値（例、０）になったときに出力するよう
に構成した。このクリアパルスを後述するディジタル同
期分離回路からの水平同期信号から生成することも可能
である。
ッチング回路３１の出力が加算されるように構成されて
いるので、加算器３２は前のサンプルの値と今回のサン
プルの値とを順次６４個加算する動作を行うことにな
る。このようにして６４サンプルの値を加算した結果が
ディジタル位相エラーとして次段のＤ−Ａ変換器１９へ
供給される。ラッチ回路３３は水平走査期間毎にクリア
されるが、本実施例では、このクリアパルスはウィンド
ウ信号生成回路２３が１／９１０カウンタ２２のカウン
ト値が所定の値（例、０）になったときに出力するよう
に構成した。このクリアパルスを後述するディジタル同
期分離回路からの水平同期信号から生成することも可能
である。
【００２７】〔３〕ディジタル位相エラーのアナログ化 Ｄ−Ａ変換器１９は１５ｋサンプル／ｓｅｃ程度の低速
のもので十分である。また、図４に示されているように
エラー値をパルス幅に変換してもよい。図４（ａ）にお
いて、符号検出器４１はディジタルエラーの符号を検出
し、トライステート回路４４へ出力する。また、絶対値
検出器４２がディジタルエラーの絶対値を検出し、パル
ス幅発生器４３へ出力する。ここでディジタルエラーの
絶対値がパルス幅に変換され、その出力によりトライス
テート回路４４の状態を制御する。この結果、トライス
テート回路４４から図４（ｂ）に示されているような信
号が出力される。
のもので十分である。また、図４に示されているように
エラー値をパルス幅に変換してもよい。図４（ａ）にお
いて、符号検出器４１はディジタルエラーの符号を検出
し、トライステート回路４４へ出力する。また、絶対値
検出器４２がディジタルエラーの絶対値を検出し、パル
ス幅発生器４３へ出力する。ここでディジタルエラーの
絶対値がパルス幅に変換され、その出力によりトライス
テート回路４４の状態を制御する。この結果、トライス
テート回路４４から図４（ｂ）に示されているような信
号が出力される。
【００２８】ところで、ディジタル位相比較回路１８の
エラー値の幅は、同期信号振幅を１４０ステップ、ウィ
ンドウ幅を６４サンプルとすると、＋４４８０〜−４４
８０となり、１４ビットで表せる。これに対して、図４
の回路ではエラー値を＋９１０〜−９１０までしか表す
ことができない。
エラー値の幅は、同期信号振幅を１４０ステップ、ウィ
ンドウ幅を６４サンプルとすると、＋４４８０〜−４４
８０となり、１４ビットで表せる。これに対して、図４
の回路ではエラー値を＋９１０〜−９１０までしか表す
ことができない。
【００２９】そこで、図５のように、ディジタルエラー
の絶対値をゲイン１としたバッファ５３→パルス幅発生
器５４→スイッチング回路５９→トライステート回路５
１→抵抗値１６Ｒの抵抗の系統とゲインを１／１６とし
たバッファ５５→パルス幅発生器５６→スイッチング回
路６０→トライステート回路５２→抵抗値Ｒの抵抗の２
系統に分ける。そして、ディジタルエラーの絶対値をエ
ラーレベル検出器５７で検出し、絶対値が９１０以下の
時は前者を選択し、９１０を越える時は後者を選択する
ように制御する。これにより、絶対値が９１０以下のデ
ィジタルエラーは高い分解能で出力でき、絶対値が９１
０を越えるディジタルエラーは、分解能は低下するもの
のリニアリティーは保たれる。
の絶対値をゲイン１としたバッファ５３→パルス幅発生
器５４→スイッチング回路５９→トライステート回路５
１→抵抗値１６Ｒの抵抗の系統とゲインを１／１６とし
たバッファ５５→パルス幅発生器５６→スイッチング回
路６０→トライステート回路５２→抵抗値Ｒの抵抗の２
系統に分ける。そして、ディジタルエラーの絶対値をエ
ラーレベル検出器５７で検出し、絶対値が９１０以下の
時は前者を選択し、９１０を越える時は後者を選択する
ように制御する。これにより、絶対値が９１０以下のデ
ィジタルエラーは高い分解能で出力でき、絶対値が９１
０を越えるディジタルエラーは、分解能は低下するもの
のリニアリティーは保たれる。
【００３０】〔４〕立ち下がりエッジと立ち上がりエッ
ジの選択 以上説明したクロック信号生成回路は水平同期信号の立
ち上がりエッジをサンプリングすることにより位相エラ
ーを検出している。このように水平同期信号の立ち上が
りエッジを検出すると画像の内容に影響を受けないが、
垂直ブランキング期間（以下、Ｖ ＢＬＫという）にお
いてエラー波形が不安定になる。すなわち、Ｖ ＢＬＫ
内の垂直同期信号期間にその前後の等化パルス期間を加
えた９ラインの期間では、図６のＹ信号波形の下に実線
で示されている水平同期信号の立ち下がりエッジに時間
的連続性があるのに対し、点線で示されている立ち上が
りエッジには時間的連続性がない。そのため、垂直同期
信号期間の前後の等化パルス期間ではハイレベルの部分
を多くサンプリングするため、エラー値が漸増し、垂直
同期信号期間ではローレベルの部分を多くサンプリング
するためエラー値が漸減することになり、Ｖ ＢＬＫ毎
にエラー波形のレベルが変動する。
ジの選択 以上説明したクロック信号生成回路は水平同期信号の立
ち上がりエッジをサンプリングすることにより位相エラ
ーを検出している。このように水平同期信号の立ち上が
りエッジを検出すると画像の内容に影響を受けないが、
垂直ブランキング期間（以下、Ｖ ＢＬＫという）にお
いてエラー波形が不安定になる。すなわち、Ｖ ＢＬＫ
内の垂直同期信号期間にその前後の等化パルス期間を加
えた９ラインの期間では、図６のＹ信号波形の下に実線
で示されている水平同期信号の立ち下がりエッジに時間
的連続性があるのに対し、点線で示されている立ち上が
りエッジには時間的連続性がない。そのため、垂直同期
信号期間の前後の等化パルス期間ではハイレベルの部分
を多くサンプリングするため、エラー値が漸増し、垂直
同期信号期間ではローレベルの部分を多くサンプリング
するためエラー値が漸減することになり、Ｖ ＢＬＫ毎
にエラー波形のレベルが変動する。
【００３１】そこで、図６に示されているように、前記
９ラインの期間では水平同期信号の立ち上がりエッジを
検出するように切替えることにより、エラー波形が不安
定になることに防止する。
９ラインの期間では水平同期信号の立ち上がりエッジを
検出するように切替えることにより、エラー波形が不安
定になることに防止する。
【００３２】これを実現するための回路の１例を図７に
示す。ここで、図１と対応する部分には同一の番号が付
してある。この図において、図１のディエンファシス回
路６から出力されたディジタル化されたＹ信号は、ディ
ジタル同期分離回路６１において水平同期信号及び垂直
同期信号が分離され、９ライン検出回路６２へ供給され
る。９ライン検出回路６２は垂直同期信号を基準にして
水平同期信号をカウントすることにより、前記９ライン
の期間を検出し、スイッチング回路６３の切替を制御す
る。一方、１／９１０カウンタ２２でシステムクロック
をカウントし、ウィンドウ生成回路６４で所定のカウン
ト値をデコードすることにより立ち上がりエッジ検出ウ
ィンドウ及び立ち下がりエッジ検出ウィンドウを生成す
る。ここで、立ち上がりエッジ検出ウィンドウは図２に
示されているウィンドウであり、立ち下がりエッジ検出
ウィンドウは図２における水平同期信号の立ち下がりエ
ッジの前後を６４個サンプルするためのウィンドウであ
る。これらのウィンドウはスイッチング回路６３におい
て、Ｖ ＢＬＫ内の９ラインの期間には立ち上がりエッ
ジ検出ウィンドウが選択され、他の期間には立ち下がり
エッジ検出ウィンドウが選択されてディジタル位相比較
回路へ供給される。
示す。ここで、図１と対応する部分には同一の番号が付
してある。この図において、図１のディエンファシス回
路６から出力されたディジタル化されたＹ信号は、ディ
ジタル同期分離回路６１において水平同期信号及び垂直
同期信号が分離され、９ライン検出回路６２へ供給され
る。９ライン検出回路６２は垂直同期信号を基準にして
水平同期信号をカウントすることにより、前記９ライン
の期間を検出し、スイッチング回路６３の切替を制御す
る。一方、１／９１０カウンタ２２でシステムクロック
をカウントし、ウィンドウ生成回路６４で所定のカウン
ト値をデコードすることにより立ち上がりエッジ検出ウ
ィンドウ及び立ち下がりエッジ検出ウィンドウを生成す
る。ここで、立ち上がりエッジ検出ウィンドウは図２に
示されているウィンドウであり、立ち下がりエッジ検出
ウィンドウは図２における水平同期信号の立ち下がりエ
ッジの前後を６４個サンプルするためのウィンドウであ
る。これらのウィンドウはスイッチング回路６３におい
て、Ｖ ＢＬＫ内の９ラインの期間には立ち上がりエッ
ジ検出ウィンドウが選択され、他の期間には立ち下がり
エッジ検出ウィンドウが選択されてディジタル位相比較
回路へ供給される。
【００３３】〔５〕疑似ロックの防止と引込みの高速化 次に、図８及び図９を参照しながら疑似ロックの防止と
引込みの高速化を行うようにしたクロック信号生成装置
について説明する。
引込みの高速化を行うようにしたクロック信号生成装置
について説明する。
【００３４】図８（ａ）に示されている水平同期信号に
対して、立ち上がりエッジを検出するウィンドウは図８
（ｂ）の位置になる。この時、図２におけるΣＡ＝ΣＢ
の条件が満たされた位置が正しい位相ロック点である。
ところが、ウィンドウの位置に対するエラー値の特性が
図８（ｄ）のようになるため、図８（ｃ）に示されてい
る位置でミスロックを起こしてしまうことがある。ま
た、引込み時における応答速度が遅くなる。
対して、立ち上がりエッジを検出するウィンドウは図８
（ｂ）の位置になる。この時、図２におけるΣＡ＝ΣＢ
の条件が満たされた位置が正しい位相ロック点である。
ところが、ウィンドウの位置に対するエラー値の特性が
図８（ｄ）のようになるため、図８（ｃ）に示されてい
る位置でミスロックを起こしてしまうことがある。ま
た、引込み時における応答速度が遅くなる。
【００３５】そこで、図８（ｅ）に示されているうよう
に、ウィンドウが水平走査期間の中間点から水平同期信
号の立ち下がりエッジに存在する時（期間Ｃ）には、エ
ラー値をマイナスの最大値に固定するように構成する。
これにより、期間Ａでは引込みの応答性が改善され、期
間Ｂでは疑似ロックが防止される。
に、ウィンドウが水平走査期間の中間点から水平同期信
号の立ち下がりエッジに存在する時（期間Ｃ）には、エ
ラー値をマイナスの最大値に固定するように構成する。
これにより、期間Ａでは引込みの応答性が改善され、期
間Ｂでは疑似ロックが防止される。
【００３６】図９はこれを実現するための回路の１例で
ある。ここで、図７と対応する部分には同一の番号が付
してある。この図において、ディジタル位相比較回路１
８の出力側にはスイッチング回路７１が設けられてい
る。このスイッチング回路７１はウィンドウが図８の期
間Ｃに存在する時は固定値（マイナスの最大値）を選択
し、その他の期間に存在する時はディジタル位相比較回
路１８の出力を選択する。
ある。ここで、図７と対応する部分には同一の番号が付
してある。この図において、ディジタル位相比較回路１
８の出力側にはスイッチング回路７１が設けられてい
る。このスイッチング回路７１はウィンドウが図８の期
間Ｃに存在する時は固定値（マイナスの最大値）を選択
し、その他の期間に存在する時はディジタル位相比較回
路１８の出力を選択する。
【００３７】期間Ｃを検出するために、ディジタル同期
分離回路６１において、ディジタル化されたＹ信号から
水平同期信号及び垂直同期分離信号を分離する。これら
は９ライン検出回路６２及び期間Ｃ検出回路７２へ供給
される。期間Ｃ検出回路７２は垂直同期信号を基準にし
て水平同期信号をカウントすることにより、期間Ｃにお
いてアクティブな信号を生成し，疑似ロック検出回路７
３へ供給する。疑似ロック検出回路７３はウィンドウ生
成回路６４から供給されるウィンドウが期間Ｃに存在す
ることを検出した時には、スイッチング回路７１を固定
値側に切替えるように制御する。ただし、図６及び図７
を参照しながら説明したように、Ｖ ＢＬＫ内の９ライ
ンの期間では立ち下がりエッジを検出するので、９ライ
ン検出回路６２の出力を疑似ロック検出回路７３へ供給
し、この期間には固定値側への切替を行わないように制
御する。
分離回路６１において、ディジタル化されたＹ信号から
水平同期信号及び垂直同期分離信号を分離する。これら
は９ライン検出回路６２及び期間Ｃ検出回路７２へ供給
される。期間Ｃ検出回路７２は垂直同期信号を基準にし
て水平同期信号をカウントすることにより、期間Ｃにお
いてアクティブな信号を生成し，疑似ロック検出回路７
３へ供給する。疑似ロック検出回路７３はウィンドウ生
成回路６４から供給されるウィンドウが期間Ｃに存在す
ることを検出した時には、スイッチング回路７１を固定
値側に切替えるように制御する。ただし、図６及び図７
を参照しながら説明したように、Ｖ ＢＬＫ内の９ライ
ンの期間では立ち下がりエッジを検出するので、９ライ
ン検出回路６２の出力を疑似ロック検出回路７３へ供給
し、この期間には固定値側への切替を行わないように制
御する。
【００３８】〔６〕同期信号の不連続点に対する対応 次に、図１０を参照しながらヘッド切替時、ドロップア
ウト時及びＶ ＢＬＫにおいては、エラーを検出せず
に、前のエラーをホールドするように構成した回路につ
いて説明する。
ウト時及びＶ ＢＬＫにおいては、エラーを検出せず
に、前のエラーをホールドするように構成した回路につ
いて説明する。
【００３９】ヘッド切替時、ドロップアウト時及びＶ
ＢＬＫ内の９ラインでは、水平同期信号の間隔に連続性
がなくなるため、大きなエラー値を検出してしまい、再
度引き込むのに時間がかかってしまう。そこで、ヘッド
切替信号、ドロップアウト検出信号及びＶ ＢＬＫの９
ラインを検出した信号をＯＲゲート８１へ入力し、この
ＯＲゲート８１の出力とディジタル同期分離回路６１が
分離した水平同期信号をＡＮＤゲート８２へ入力し、こ
のＡＮＤゲート８２の出力でスイッチング回路８３を開
くと共に、１／９１０カウンタ２２をリセットするよう
に構成したのが図１０の回路である。これにより大きな
エラー値を検出することなく安定した動作となる。
ＢＬＫ内の９ラインでは、水平同期信号の間隔に連続性
がなくなるため、大きなエラー値を検出してしまい、再
度引き込むのに時間がかかってしまう。そこで、ヘッド
切替信号、ドロップアウト検出信号及びＶ ＢＬＫの９
ラインを検出した信号をＯＲゲート８１へ入力し、この
ＯＲゲート８１の出力とディジタル同期分離回路６１が
分離した水平同期信号をＡＮＤゲート８２へ入力し、こ
のＡＮＤゲート８２の出力でスイッチング回路８３を開
くと共に、１／９１０カウンタ２２をリセットするよう
に構成したのが図１０の回路である。これにより大きな
エラー値を検出することなく安定した動作となる。
【００４０】なお、前記実施例（図６〜図１０）ではＶ
ＢＬＫの９ラインのみ立ち下がりエッジを検出するよ
うに構成したが、Ｖ ＢＬＫ全体にわたって立ち下がり
エッジを検出するように構成してもよい。
ＢＬＫの９ラインのみ立ち下がりエッジを検出するよ
うに構成したが、Ｖ ＢＬＫ全体にわたって立ち下がり
エッジを検出するように構成してもよい。
【００４１】また、前記実施例（図９）ではウィンドウ
の位相が水平走査期間の中間点から水平同期信号の立ち
下がりエッジに存在する時（期間Ｃ）にエラー値をマイ
ナスの最大値に固定するように構成したが、エラー値を
マイナスの最大値に固定する期間を期間Ｂのみ、又は
（期間Ｂ＋期間Ａの後部）にしてもよい。
の位相が水平走査期間の中間点から水平同期信号の立ち
下がりエッジに存在する時（期間Ｃ）にエラー値をマイ
ナスの最大値に固定するように構成したが、エラー値を
マイナスの最大値に固定する期間を期間Ｂのみ、又は
（期間Ｂ＋期間Ａの後部）にしてもよい。
【００４２】さらに、前記実施例はＦＭ−Ｙ信号と低域
変換Ｃ信号とを合成して記録したＶＴＲの再生系に適用
したものであるが、本発明は、例えばＣ信号とＹ信号を
別トラックに記録したＶＴＲのＹ信号再生系に適用する
こともできる。
変換Ｃ信号とを合成して記録したＶＴＲの再生系に適用
したものであるが、本発明は、例えばＣ信号とＹ信号を
別トラックに記録したＶＴＲのＹ信号再生系に適用する
こともできる。
【００４３】また、前記実施例ではディジタル位相比較
回路からのディジタルエラーをアナログ値に変換し、ロ
ーパスフィルタ、ＶＣＯへ供給しているが、ローパスフ
ィルタ、ＶＣＯを全てディジタル回路で構成することも
できる。
回路からのディジタルエラーをアナログ値に変換し、ロ
ーパスフィルタ、ＶＣＯへ供給しているが、ローパスフ
ィルタ、ＶＣＯを全てディジタル回路で構成することも
できる。
【００４４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ディジタル化されたビデオ信号の同期信号から
直接位相情報を検出するので、Ｄ−Ａ変換器が不要にな
る。
よれば、ディジタル化されたビデオ信号の同期信号から
直接位相情報を検出するので、Ｄ−Ａ変換器が不要にな
る。
【００４５】また、ディジタル化されたビデオ信号の振
幅情報を積分して位相エラーを検出するので、システム
クロックよりも高い分解能を持つ位相エラーの検出がで
きる。
幅情報を積分して位相エラーを検出するので、システム
クロックよりも高い分解能を持つ位相エラーの検出がで
きる。
【００４６】さらに、同期信号の立ち上がりエッジと立
ち下がりエッジを状況により選択しながら位相エラーを
検出するので、例えば映像期間は画像内容の影響を受け
ない立ち上がりエッジを選択し、垂直同期信号期間及び
等化パルス期間のような立ち下がりエッジに時間の連続
性がある期間は立ち下がりエッジを選択できる。
ち下がりエッジを状況により選択しながら位相エラーを
検出するので、例えば映像期間は画像内容の影響を受け
ない立ち上がりエッジを選択し、垂直同期信号期間及び
等化パルス期間のような立ち下がりエッジに時間の連続
性がある期間は立ち下がりエッジを選択できる。
【００４７】そして、例えば比較信号の位相が水平走査
期間の中間部から水平同期信号の立ち下がりエッジ迄の
期間に存在する時はエラー検出手段の出力を固定値に置
き換えることにより、ミスロックの防止と引込みの高速
化を実現できる。
期間の中間部から水平同期信号の立ち下がりエッジ迄の
期間に存在する時はエラー検出手段の出力を固定値に置
き換えることにより、ミスロックの防止と引込みの高速
化を実現できる。
【００４８】また、ヘッド切替時、ドロップアウト時
等、同期信号に時間的な不連続点がある時にも大きなエ
ラー値を検出することなく安定に動作する。
等、同期信号に時間的な不連続点がある時にも大きなエ
ラー値を検出することなく安定に動作する。
【図１】本発明を適用したＶＴＲの再生系の構成を示す
ブロック図である。
ブロック図である。
【図２】ディジタル位相比較回路の動作を示す図であ
る。
る。
【図３】ディジタル位相比較回路の具体的構成の１例を
示すブロック図である。
示すブロック図である。
【図４】ディジタル位相比較回路のエラー値をパルス幅
に変換する回路の１例を示す図である。
に変換する回路の１例を示す図である。
【図５】ダイナミックレンジの拡大と高分解能を両立さ
せたエラー値をパルス幅に変換する回路の１例を示す図
である。
せたエラー値をパルス幅に変換する回路の１例を示す図
である。
【図６】Ｖ ＢＬＫ内における水平同期信号のエッジの
時間的連続性と位相エラー検出動作との関連を示す図で
ある。
時間的連続性と位相エラー検出動作との関連を示す図で
ある。
【図７】図６の動作を実現する回路の１例を示す図であ
る。
る。
【図８】ミスロック防止及び引込み動作の改善を説明す
る図である。
る図である。
【図９】ミスロック防止及び引込み動作の改善を実現し
たクロック信号生成装置の１例を示す図である。
たクロック信号生成装置の１例を示す図である。
【図１０】同期信号に時間的不連続があった時にも安定
に動作するクロック信号生成装置の構成を示すブロック
図である。
に動作するクロック信号生成装置の構成を示すブロック
図である。
【図１１】従来のＶＴＲにおけるクロック信号生成装置
を示すブロック図である。
を示すブロック図である。
１８…ディジタル位相比較回路、２１…ＶＣＯ、２２…
１／９１０カウンタ、２３，６４…ウィンドウ生成回
路、３２…加算回路、３３…ラッチ、６２…９ライン検
出回路、７２…Ｃ期間検出回路
１／９１０カウンタ、２３，６４…ウィンドウ生成回
路、３２…加算回路、３３…ラッチ、６２…９ライン検
出回路、７２…Ｃ期間検出回路
Claims (5)
- 【請求項１】 ビデオ信号の同期信号に位相ロックした
クロック信号を生成する装置において、 （ａ） ディジタル化されたビデオ信号の同期信号と内
部で生成した比較信号との位相エラーを検出するエラー
検出手段と、 （ｂ）該エラー検出手段の出力に基づいて発振周波数が
可変制御されるクロック信号発生手段と、 （ｃ）該クロック信号発生手段の出力をカウントするカ
ウント手段と、 （ｄ）該カウント手段のカウント値に基づいて前記比較
信号を生成する手段とを備えることを特徴とするクロッ
ク信号生成装置。 - 【請求項２】 エラー検出手段はディジタル化されたビ
デオ信号の振幅情報を積分して位相エラーを検出するこ
とを特徴とする請求項１記載のクロック信号生成装置。 - 【請求項３】 エラー検出手段は同期信号の立ち上がり
エッジ及び立ち下がりエッジから選択的に位相エラーを
検出することを特徴とする請求項１又は２記載のクロッ
ク信号生成装置。 - 【請求項４】 比較信号があらかじめ定められた位相を
有する時には、エラー検出手段の出力を固定値に置き換
えることを特徴とする請求項１又は２記載のクロック信
号生成装置。 - 【請求項５】 同期信号の不連続を検出した時には、位
相エラーの保持とカウント手段の初期化を行うことを特
徴とする請求項１又は２記載のクロック信号生成装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31742793A JP3331711B2 (ja) | 1993-11-24 | 1993-11-24 | クロック信号生成装置 |
| US08/341,995 US5568201A (en) | 1993-11-24 | 1994-11-16 | Clock signal generating apparatus |
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| CN94118416A CN1051421C (zh) | 1993-11-24 | 1994-11-24 | 时钟信号产生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31742793A JP3331711B2 (ja) | 1993-11-24 | 1993-11-24 | クロック信号生成装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH07147644A true JPH07147644A (ja) | 1995-06-06 |
| JP3331711B2 JP3331711B2 (ja) | 2002-10-07 |
Family
ID=18088106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31742793A Expired - Fee Related JP3331711B2 (ja) | 1993-11-24 | 1993-11-24 | クロック信号生成装置 |
Country Status (4)
| Country | Link |
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| JP (1) | JP3331711B2 (ja) |
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| JP3487119B2 (ja) * | 1996-05-07 | 2004-01-13 | 松下電器産業株式会社 | ドットクロック再生装置 |
| JP2007219854A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | 出力制御装置および記録媒体駆動装置用制御装置 |
| CN100442665C (zh) * | 2006-03-27 | 2008-12-10 | 华为技术有限公司 | 时钟鉴相装置和方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6446318A (en) * | 1987-08-14 | 1989-02-20 | Nec Corp | Phase locked loop circuit |
| JPH02124637A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | 同期検出回路 |
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| US5278702A (en) * | 1991-04-12 | 1994-01-11 | Western Digital Corporation | Data synchronizer with symmetric window generation |
| US5124671A (en) * | 1991-06-04 | 1992-06-23 | Zenith Electronics Corporation | Lock detector and confidence system for multiple frequency range oscillator control |
| US5184091A (en) * | 1991-06-04 | 1993-02-02 | Zenith Electronics Corporation | Circuit for phase locking an oscillator within any one of a plurality of frequency ranges |
| JPH04371024A (ja) * | 1991-06-19 | 1992-12-24 | Sony Corp | Ｐｌｌ周波数シンセサイザ |
| US5414741A (en) * | 1993-10-14 | 1995-05-09 | Litton Systems, Inc. | Low phase noise oscillator frequency control apparatus and method |
-
1993
- 1993-11-24 JP JP31742793A patent/JP3331711B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-16 US US08/341,995 patent/US5568201A/en not_active Expired - Lifetime
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- 1994-11-24 CN CN94118416A patent/CN1051421C/zh not_active Expired - Fee Related
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| KR100316675B1 (ko) | 2002-02-19 |
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