JPH04371024A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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JPH04371024A
JPH04371024A JP3174623A JP17462391A JPH04371024A JP H04371024 A JPH04371024 A JP H04371024A JP 3174623 A JP3174623 A JP 3174623A JP 17462391 A JP17462391 A JP 17462391A JP H04371024 A JPH04371024 A JP H04371024A
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JP
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frequency
signal
output
phase comparator
frequency divider
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Tetsuo Yamamoto
哲生 山本
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Sony Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ周波数シンセサイ
ザに係わり、特に、ディジタルセルラーなどの移動体通
信において使用される無線通信機に設けられる周波数シ
ンセサイザに用いて好適なものである。
【０００２】
【従来の技術】近年、セルラー電話を中心とする移動体
通信の普及は目ざましいものがあるが、このような移動
体通信を行う無線周波数帯は有限の資源であるので、有
効に利用する必要がある。そこで、無線通信の分野にお
いては無線チャンネルの狭帯域化や、通信方式をディジ
タル化するなどの努力が行われている。
【０００３】ところで、移動体通信を行うために用いら
れる無線通信機の局部発振器として、位相同期式（以下
ＰＬＬとする）周波数シンセサイザが使用されている。 このような無線機に用いられるＰＬＬ周波数シンセサイ
ザには、高い信号純度が求められるとともに、出力信号
周波数を変更したときにその出力信号周波数が安定する
までの時間、すなわち、ロックアップタイムを短縮する
ことが求められる。
【０００４】従来のＰＬＬ周波数シンセサイザの構成を
図５のブロック図に示す。このＰＬＬ周波数シンセサイ
ザにおいて、無線チャンネル間隔をｆＣ　とすると、基
準信号源１１から出力される基準発振周波数ｆｒ　は、
【数１】ｆｒ　＝ｆＣ　　　　　　　　　　　…（１）
に設定される。また、可変分周器５の分周数をＮとする
と、電圧制御発振器４の出力周波数はｆＯ　は、
【数２
】ｆＯ　＝Ｎ・ｆｒ　　　　　　　…（２）に設定され
る。
【０００５】
【発明が解決しようとする課題】このような周波数関係
に設定されているＰＬＬ周波数シンセサイザにおいて、
無線チャンネル間隔ｆＣ　が狭帯域化されると、それに
連れて基準信号源１１の周波数、および位相比較器２の
出力信号周波数が下がる。このため、位相比較器２の出
力信号を積分するための低域通過フィルタ３は、より低
い周波数の信号を積分しなければならなくなるので、そ
の時定数を長く設定する必要がある。しかし、時定数を
長く設定すると、今度は逆にＰＬＬの応答特性が遅くな
り、ロックアップタイムが長くなってしまうという問題
が生じる。本発明は上述の問題点に鑑み、帰還ループ中
に設けられている可変分周器から出力される信号の周波
数を下げても位相比較器から出力される信号の周波数が
下がらないようにしたり、或いは、低帯域通過フィルタ
の時定数を短くしてロックアップタイムを短縮したりす
ることを可能にすることを目的とする。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザは、回路動作の基となる基準周波数信号を生
成して出力する基準信号源と、上記基準信号源から与え
られる信号の位相と帰還ループを介して入力される信号
の位相とを比較し、その位相誤差を検出して出力する位
相比較器と、上記位相比較器の出力を積分することによ
り上記位相誤差に応じた電圧を生成して出力する低帯域
通過フィルタと、上記低帯域通過フィルタから与えられ
る信号電圧の大きさに応じて出力信号の周波数が制御さ
れる電圧制御発振器と、上記電圧制御発振器から与えら
れる出力信号を分周して出力するために設けられていて
、分周数が外部から可変できるようになされている可変
分周器と、上記可変分周器と上記位相比較器との間に介
設され、上記可変分周器から入力される信号の周波数を
逓倍して出力する周波数逓倍回路とを具備している。 また、本発明のＰＬＬ周波数シンセサイザの他の特徴と
するところは、上記可変分周器の出力に含まれる高調波
を取り出すモノリシックフィルタにより上記周波数逓倍
回路が構成されている。また、本発明のＰＬＬ周波数シ
ンセサイザのその他の特徴とするところは、上記可変分
周器の出力を２逓倍して出力するダブルバランスミキサ
により、上記周波数逓倍回路が構成されている。
【０００７】
【作用】ＰＬＬ回路における帰還ループ内に設けられて
いる可変分周器と位相比較器との間に、上記可変分周器
から出力される信号の周波数を逓倍して上記位相比較器
に供給する周波数逓倍回路を挿入するとともに、基準信
号源から出力される信号の周波数を上記周波数逓倍回路
の逓倍次数に応じて可変することにより、上記可変分周
器から出力される信号の周波数を下げても上記位相比較
器から出力される信号の周波数が変化しないようにした
り、或いは、上記周波数逓倍回路の逓倍次数を大きくし
て上記位相比較器から出力される信号の周波数を上げる
ことにより、上記低帯域通過フィルタの時定数を短くし
たりすることを可能にする。
【０００８】
【実施例】図１は、本発明の一実施例を示すＰＬＬ周波
数シンセサイザの構成図である。図１において、１は基
準信号源、２は位相比較器、３は低帯域通過フィルタ、
４は電圧制御発振器、５は可変分周器、６は周波数逓倍
回路である。
【０００９】基準信号源１は、周波数がｆｒ　の基準信
号を出力するために設けられているものであり、後述す
るように本実施例の基準信号源１は、図５に示した従来
の基準信号源１１の周波数の所定数Ａ倍の信号を出力す
るようになされている。また、位相比較器２は、基準信
号源１から与えられる信号の位相と周波数逓倍回路６か
ら与えられる信号の位相とを比較してその誤差を検出す
るために設けられているものであり、この位相比較器２
において検出された誤差信号が低帯域通過フィルタ３に
与えられて積分される。
【００１０】したがって、低帯域通過フィルタ３におい
ては基準信号源１の出力信号と周波数逓倍回路６の出力
信号との差に対応する誤差電圧が形成され、この誤差電
圧が電圧制御発振器４に与えられる。電圧制御発振器４
は、入力された誤差電圧の大きさに応じて出力信号の周
波数を制御しており、この電圧制御発振器４の出力がＰ
ＬＬ周波数シンセサイザの出力信号として出力端子ＴＯ
ＵＴ　に供給されるとともに、帰還ループ内に設けられ
ている可変分周器５に供給される。
【００１１】可変分周器５は、外部から入力される制御
信号ＳＣ　に応じて分周数を変更することができ、電圧
制御発振器４の出力信号はこの可変分周器５において所
定数Ｎに分周されて上記した周波数逓倍回路６に与えら
れる。上記説明から明らかなように、本実施例のＰＬＬ
周波数シンセサイザは、図５に示した従来のＰＬＬ周波
数シンセサイザにおける可変分周器５と位相比較器２と
の間に、周波数逓倍回路６を設けたことを特徴としてい
る。
【００１２】次に、このように構成された本実施例のＰ
ＬＬ周波数シンセサイザの動作を、無線チャンネル間隔
がｆＣ　である無線通信機の局部発振器として用いた場
合について説明する。この場合、可変分周器５の分周数
をＮと設定するとともに、周波数逓倍回路６の逓倍次数
をＡと設定する。また、基準信号源１から出力される基
準発振周波数ｆｒ　を、
【数３】ｆｒ　＝Ａ・ｆＣ　　　　　　　　　　　…（
３）と設定する。
【００１３】このように設定して動作させると、電圧制
御発振器４の出力信号の周波数ｆｏ　は、
【数４】ｆｏ
　＝Ｎ・ｆＣ　　　　　　　　　　　…（４）となり、
従来のＰＬＬ周波数シンセサイザと全く同じ機能を実現
することができる。そして、従来回路と異なるのは、基
準信号源１から出力する基準発振周波数ｆｒ　、すなわ
ち、位相比較器２の出力周波数が、（３）式に示したよ
うにＡ・ｆＣ　となっていることである。
【００１４】ここで、Ａ＝１とすると、本実施例のＰＬ
Ｌ周波数シンセサイザは従来のＰＬＬ周波数シンセサイ
ザと全く同等である。そして、例えば本実施例において
無線チャンネル間隔を狭帯域化して、周波数ｆＣ　を１
／２にした場合は、周波数逓倍回路６の逓倍次数Ａを、
Ａ＝２に設定すれば、基準信号源１の出力信号周波数、
すなわち、位相比較器２の出力信号の周波数は変化しな
いので、従来のように低帯域通過フィルタ３の時定数を
変更する必要がない。したがって、狭帯域化してもロッ
クアップタイムの劣化は生じない。
【００１５】また、周波数逓倍回路６の逓倍次数Ａの値
を更に増加すれば、位相比較器２の出力周波数を上げる
ことができるので、低帯域通過フィルタ３の時定数を短
くすることができる。これにより、ＰＬＬのループゲイ
ンも上がるので、ループの応答特性を改善することがで
き、ロックアップタイムを短縮することが可能となる。 なお、一般に、ＰＬＬ周波数シンセサイザの基準信号は
、図２の構成図に示すようにクリスタル発振器８の出力
信号を、可変分周器７で分周して生成するようにしてい
る。したがって、基準信号源１の出力信号周波数ｆｒ　
を、（３）式で示したようにｆｒ　＝Ａ・ｆＣ　に設定
することは、クリスタル発振器８の発振周波数および可
変分周器７の分周数を適当に選ぶことにより容易に行う
ことができる。
【００１６】図４は、本発明のＰＬＬ周波数シンセサイ
ザをモノリシックＩＣ１３で実現した場合の例を示す構
成図である。この場合、可変分周器５の出力の高調波を
モノリシックフィルタ（バンドパスフィルタ）１４で取
り出すことにより、周波数逓倍機能を実現している。
【００１７】また、図５は本発明のＰＬＬ周波数シンセ
サイザをモノリシックＩＣ１３で実現した場合の変形例
を示す構成図である。この例においては、可変分周器５
の出力をダブルバランスミキサに入力し、２逓倍信号を
取り出すことにより、周波数逓倍機能を実現している。
【００１８】
【発明の効果】本発明は上述したように、ＰＬＬ回路に
おける帰還ループ内に設けられている可変分周器と位相
比較器との間に、上記可変分周器から出力される信号の
周波数を逓倍する周波数逓倍回路を挿入するとともに、
基準信号源から出力する信号の周波数を上記周波数逓倍
回路の逓倍次数に応じて可変するようにしたので、上記
可変分周器から出力される信号の周波数を下げても上記
位相比較器から出力される信号の周波数が下がらないよ
うにすることができる。また、上記周波数逓倍回路の逓
倍次数を大きくして上記位相比較器から出力される信号
の周波数を上げることにより、上記低帯域通過フィルタ
の時定数を短くすることができる。したがって、本発明
のＰＬＬ周波数シンセサイザを、無線通信機における周
波数シンセサイザとして用いれば、無線チャンネル間隔
が狭帯域化されてもロックアップタイムが劣化しないよ
うにすることができるとともに、ロックアップタイムを
短縮することができる。また、従来のＰＬＬ周波数シン
セサイザの構成に周波数逓倍回路を追加するだけで構成
することができるので、回路構成が大型化するのを防止
できるとともに、消費電流の増加を抑えることができる
。また、請求項２および請求項３によれば、本発明のＰ
ＬＬ周波数シンセサイザをモノリシックＩＣで実現する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＰＬＬ周波数シンセサ
イザの構成図である。
【図２】基準信号源の一例を示す構成図である。
【図３】本発明のＰＬＬ周波数シンセサイザをモノリシ
ックＩＣで実現した例を示す構成図である。
【図４】本発明のＰＬＬ周波数シンセサイザをモノリシ
ックＩＣで実現した例の変形例を示す構成図である。
【図５】従来のＰＬＬ周波数シンセサイザの一例を示す
構成図である。
【符号の説明】
１　　基準信号源 ２　　位相比較器 ３　　低帯域通過フィルタ ４　　電圧制御発振器 ５　　可変分周器 ６　　周波数逓倍回路 １４　　モノリシックフィルタ １５　　ダブルバランスミキサ ｆＣ　　　無線チャンネル間隔 ｆｒ　　　基準発振周波数 ｆｏ　　　電圧制御発振器出力

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　回路動作の基となる基準周波数信号を
    生成して出力する基準信号源と、上記基準信号源から与
    えられる信号の位相と帰還ループを介して入力される信
    号の位相とを比較し、その位相誤差を検出して出力する
    位相比較器と、上記位相比較器の出力を積分することに
    より上記位相誤差に応じた電圧を生成して出力する低帯
    域通過フィルタと、上記低帯域通過フィルタから与えら
    れる信号電圧の大きさに応じて出力信号の周波数が制御
    される電圧制御発振器と、上記電圧制御発振器から与え
    られる出力信号を分周して出力するために設けられてい
    て、分周数が外部から可変できるようになされている可
    変分周器と、上記可変分周器と上記位相比較器との間に
    介設され、上記可変分周器から入力される信号の周波数
    を逓倍して出力する周波数逓倍回路とを具備することを
    特徴とするＰＬＬ周波数シンセサイザ。
  2. 【請求項２】　　上記周波数逓倍回路は、上記可変分周
    器の出力に含まれる高調波を取り出すモノリシックフィ
    ルタにより構成されていることを特徴とする請求項１に
    記載のＰＬＬ周波数シンセサイザ。
  3. 【請求項３】　　上記周波数逓倍回路は、上記可変分周
    器の出力を２逓倍して出力するダブルバランスミキサに
    より構成されていることを特徴とする請求項１に記載の
    ＰＬＬ周波数シンセサイザ。
JP3174623A 1991-06-19 1991-06-19 Ｐｌｌ周波数シンセサイザ Pending JPH04371024A (ja)

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