KR100214559B1 - 주파수 배가기 - Google Patents

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Abstract

본 발명은 DLL구조가 가지고 있는 구조적 간단성 및 동작의 안정을 이용하는 동시에 SR플리플롭을 이용하여 듀티문제를 해결함으로써, 간단하면서도 신뢰성 있는 주파수배가기를 제공하는데 있다.
이를 위하여 본 발명은 입력신호와 피드백되는 신호의 위상차를 검출하는 위상 검출기(30)와, 위상 검출기(30)에서 검출된 위상차에 대응되어 제어신호를 출력하는 루프필터(31)와, 루프필터(31)의 제어신호에 따라 상기 입력신호의 지연율을 가변시켜 한 주기의 신호가 4분주된 신호를 출력하는 전압제어 지연기(32)와, 전압제어 지연기(32)에서 출력되는 2쌍의 전단 출력신호를 입력받아 25%듀티의 신호를 출력하는 SR플리플롭(33)와, 전압제어 지연기(32)에서 출력되는 2쌍의 후단 출력신호를 입력받아 25%듀티의 신호를 출력하는 SR플리플롭(34)과, SR플리플롭(33), (34)의 출력을 오아링하여 50% Duty의 신호를 출력하는 오아게이트(35)로 구성된다.

Description

주파수 배가기
본 발명은 고주파 클럭신호를 발생하는 주파수 배가기에 관한 것으로, 특히 DLL(Delay Locked Loop)를 이용하여 구조의 간단성과 동작의 안전성을 높인 주파수 배가기에 관한 것이다.
일반적으로 기술이 발전됨에 따라 고주파회로가 많이 사용되며, 그에 수반하여 높은 주파수의 클럭신호가 필요하게 된다.
그런데, 수정진동방식으로 높은 주파수를 발생시키면 지터(Jitter)가 심해지기 때문에, 보통 중간 주파수를 만든 후 그 중간주파수를 배가시키는 방식이 널리 사용되고 있다.
주파수 배가기는 메모리, 마이크로 프로세서, 비디오, 오디오 등에 사용되는 고주파 클럭신호를 만들어내는 회로이며, 클럭복구회로서 칩상에 구비되어 사용된다. 따라서, 주파수 배가기는 구조의 간단성과 동작의 안전성이 매우 중요한 요소가 된다.
그리고, 종래 주파수 배가기는 PLL(Phase Locked Loop)을 이용한 주파수 배가기와 DLL(Delay Locked Loop)을 이용한 주파수 배가기가 있다.
종래 PLL을 이용한 주파수 배가기는 도1에 도시된 바와 같이, 입력신호의 주파수 (f1)와 피드백신호의 주파수차를 검출하는 위상 주파수 검출기(PFD : Phase Frequency Detector)(10)와, 위상 주파수 검출기(10)에서 검출된 주파수차에 따라 제어신호를 출력하는 루프필터(LF : Loop Filter) (11)와, 루프필터(11)의 제어신호에 발진되어, 소정 주파수의 신호를 출력하는 전압제어 발진기(VCO : Voltage Controlled Oscillator)(12)와, 그 전압제어 발진기(12)에서 출력된 신호의 주파수를 분주하여 상기 위상 주파수 검출기(10)로 피드백시키는 분주기(13)로 구성된다.
위상 검출기(Phase Detector)(PD)는 익스클로시브 오아게이트(XOR), JK플리플롭, 위상주파수 검출기(PFD : Phase Frequency Detector) 로 구현할 수 있다.
그 중에서, 위상 검출기(PD)를 익스클로시브 오아게이트(XOR)로 구현하는 것이 가장 간단하지만, 익스클로시브 오아게이트(XOR)는 입력신호의 지속시간(Duration)에 들어 있는 정보로부터 위상을 검출하게 된다.
그런데, 보통 입력신호로 사용되는 신호들의 대부분은 지속시간(Duration)의 듀티(Duty)가 50%가 아니기 때문에, 익스클루시브 오아게이트(XOR)의 출력 역시 듀티가 맞지 않게 된다.
그리고, 지속시간(Duration)은 맞지 않아도 상승에지사이 또는 하강에지사이의 지속시간(Duration)은 같기 때문에, 주로 에지트리거(Edge Triggered)방식의 위상검출기(PD)가 사용되며, 그 중에서 주로 위상주파수 검출기(10)가 사용된다.
그리고, 분주기(13)는 간단하게 T 플리플롭으로 구성되고, 루프필터(11)는 MOS FET게이트로 이루어진 캐폐시터와, n-well로 이루어진 저항으로 이루어지며, 지터(Jitter)문제를 해결하기 위해 용량이 큰 캐폐시터를 사용한다.
이와 같이 구성된 종래PLL을 이용한 주파수 배가기의 동작은 다음과 같다.
먼저, 주파수(f1)를 갖는 신호가 입력되면, 위상 주파수 검출기(10)는 입력신호의 주파수(f1)와 피드백신호의 주파수차를 검출하고, 루프필터(11)는 상기 검출된 주파수차에 대응되어 제어신호를 출력한다.
이때, 루프필터(11)는 로우패스필터의 역할을 하고, 회로의 안정성을 보장하는 역할을 수행한다.
이어서, 전압제어발진기(12)는 루프필터(11)의 제어신호에 발진되어 소정 주파수를 갖는 신호를 출력하고, 분주기(13)는 전압제어발진기(12)에서 출력된 신호의 주파수를 분주하여 위상 주파수 검출기(10)로 피드백시키는 동작을 반복한다.
따라서, 입력신호와 피드백된 신호가 정확하게 록킹(Locking)되면, 전압제어발진기(12)에서 출력되는 신호는 입력신호에 비해 2배의 주파수(2f1)를 가지게 된다.
그러나, 종래 PLL을 이용한 주파수 배가기는 PLL회로 자체를 안정시키기 위해 루프필터(LF)부분에 큰 비중을 두고 있다.
즉, 안정성을 확보하기 위하여 루프필터(LF)내에 용량이 큰 캐폐시터를 사용하는데, 용량이 크면 레이아웃(Layout)상에서 많은 부분을 차지하게 됨으로써, 간단성이 관건인 배가기의 설계의 경우에는 불리한 요소로 작용된다.
그리고, 종래 PLL을 이용한 주파수 배가기에는 반드시 전압제어발진기(VCO)가 사용되는데, 전압제어발진기(VCO)는 주로 전류 억제 링오실레이터(Current starved ring oscillator), 가변 캐폐시터 링 오실레이터(Variable capacitor ring oscillator), 가변 레지스터 링 오실레이터(Variable register ring oscillator), 전류 제어 완화 오실레이터(Current control relaxation oscillator)로 만들 수 있다.
이때, 전압제어발진기(VCO)에서 중요한 점은 선형성과 잡음발생정도이다.
그런데, 전류 억제 링 오실레이터(Current starved ring oscillator)는 동작범위는 넓지만, 부스트-업(Boot-up)회로가 필요하며 선형성이 떨어진다. 그리고, 가변 캐폐시터 링 오실레이터(Variable capacitor ring oscillator)는 잡음제거효과가 있지만, 부가적인 회로(바이어스 replica회로, supply independent회로 등)이 필요하다.
따라서, 전압제어발진기(VCO)는 그 자체만으로도 구조가 복잡하고, 안정적인 동작을 위해서는 부가적인 여러 회로들이 필요하며 잡음이 발생되는 문제점이 있었다.
또한, 상기 복잡성과 잡음발생에 대한 안정성을 확보하기 위해서는 루프필터(LF)부분에 새로운 주파수 배가기를 설계해야 한다.
결국, PLL에서 발생되는 구조의 복잡성과 잡음발생정도는 극복하기 위하여 DLL을 이용한 주파수 배가기의 설계가 이루어지고 있다.
종래 DLL을 이용한 주파수 배가기는 도2에 도시된 바와같이, 입력신호와 피드백되는 신호의 위상차를 검출하는 위상 검출기(PD)(20)와, 위상 주파수 검출기(20)에서 검출된 위상차에 따라 제어신호를 출력하는 루프필터(21)와, 루프필터(21)의 제어신호에 따라 입력신호의 지연율을 가변시켜 상기 위상 검출기(20)로 피드백시키는 전압제어 지연기(VCD : Voltage Controlled Delay)(22)로 구성된다.
상기 전압제어 지연기(22)는 인버터 역할을 하는 4개의 단위 지연셀(DC1-DC4)로 구성된다.
이와 같이 구성된 종래 DLL을 이용한 주파수 배가기의 동작은 다음과 같다.
먼저, 주파수(f1)를 갖는 신호가 입력되면, 위상 검출기(20)는 입력신호와 피드백 되는 신호의 위상차를 검출하고, 루프필터(21)는 상기 검출된 위상차에 대응되어 제어신호를 전압제어 지연기(22)로 출력한다.
전압제어 지연기(22)의 4개의 단위 지연셀(DC1-DC4)들은 상기 루프필터(21)에서 출력된 제어 신호에 따라 상기 입력신호의 지연율을 조정하여 위상에 변화를 주게 된다.
즉, 4개의 단위 지연셀(DC1-DC4)들은 한주기의 신호를 4분주한 위상의 신호를 각각 출력하게 되는데, 입력신호 및 1/4주기의 차이가 나는 지연셀(DC1)의 출력을 익시클루시브 오아게이트(XOR)를 통하여 배타적 논리합함으로써, 2배의 주파수(2f1)를 갖는 신호를 얻게 된다.
이때, 익시클루시브 오아게이트(XOR)의 입력은 입력신호와 지연셀(DC1)의 출력에 한정되지 않고, 1/4주기의 차이가 나는 단위 지연셀(DC1-DC4)들의 출력을 입력으로써 사용할 수 있다.
그러나, 종래 DLL을 이용한 주파수 배가기는 PLL을 이용한 구조에 비하여 구조가 간단하지만, 익스클로시브 오아게이트(XOR)가 가지고 있는 단점에 의해 듀티문제를 해결할 수 없는 문제점이 있다.
따라서, 상기 듀티문제에 의해 지터(Jitter)가 발생되는데, 이는 주파수 배가기의 성능에 중요한 결점으로 작용되며, 상기 지터(Jitter)를 제거하기 위한 별도의 회로가 필요한 단점이 있다.
따라서, 본 발명의 목적은 DLL구조가 가지고 있는 구조적 간단성 및 동작의 안정을 이용하는 동시에 SR플리플롭을 이용하여 듀티문제를 해결함으로써, 간단하면서도 신뢰성 있는 주파수 배가기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 입력신호와 피드백되는 신호의 위상차를 검출하는 위상 검출기(PD)와, 위상 검출기(PD)에서 검출된 위상차에 대응되어 제어신호를 출력하는 루프필터(LF)와, 루프필터(LF)의 제어신호에 따라 상기 입력신호의 지연율을 가변시켜 한 주기의 신호가 4분주된 신호를 출력하는 전압제어 지연기(VCD)와, 전압제어 지연기(VCD)에서 출력되는 2쌍의 전단 출력신호를 입력받아 25% 듀티의 신호를 출력하는 SR플리플롭과, 전압제어 지연기(VCD)에서 출력되는 2쌍의 후단 출력신호를 입력받아 25% 듀티의 신호를 출력하는 SR플리플롭과, SR플리플롭의 출력을 오아링하여 50% Duty의 신호를 출력하는 오아게이트를 포함하는 것을 특징으로 한다.
제1도은 종래 PLL을 이용한 주파수 배가기의 블럭도.
제2도는 종래 DLL을 이용한 주파수 배가기의 구성도.
제3도은 본 발명인 DLL을 이용한 주파수 배가기의 구성도.
제4도는 제3도에 있어서, 차동 지연셀의 상세도.
제5도는 제3도에 있어서, SR플리플롭과 오아게이트의 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 엔모스 트랜지스터 3, 4 : 피모스 트랜지스터
30 : 위상 주파수 검출기 31 : 루프필터
32 : 전압제어 지연기 33, 34 : SR플리플롭
35 : 오아게이트
본 발명의 기술에 의한 주파수 배가기는 도3에 도시된 바와 같이, 입력신호와 피드백되는 신호의 위상차를 검출하는 위상 검출기(30)와, 위상 검출기(30)에서 검출된 위상차에 따라 제어신호를 출력하는 루프필터(31)와, 루프필터(31)의 제어신호에 따라 입력신호의 지연율을 가변시켜 위상 검출기(30)로 피드백시키는 전압제어 지연기(32)와, 그 전압제어 지연기(32)에서 출력되는 2쌍의 전단 출력신호를 입력받아 25% 듀티의 신호를 출력하는 SR플리플롭(33)과, 전압제어 지연기(32)에서 출력되는 2쌍의 후단 출력신호를 입력받아 25% 듀티의 신호를 출력하는 SR플리플롭(34)과, SR플리플롭(33), (34)의 출력을 오아링하여 50% Duty의 신호를 출력하는 오아게이트(35)로 구성된다.
상기 전압제어 지연기(32)는 도4에 도시된 바와같이, 2개의 차동 지연셀(Differencial Delay Cell) (DDC1-DDC2)로 구성되며, 각 차동 지연셀은 2개의 엔모스 트랜지스터(1), (2)를 일측이 접지된 전류원을 통해 대칭접속하고, 전원전압(Vcc)단자와 2개의 엔모스 트랜지스터(1), (2)사이에 각각 상기 루프필터(31)의 제어신호에 의해 스위칭되는 2개의 피모스 트랜지스터(3), (4)를 접속하여 구성된다. 그리고, 상기 루프필터(31)는 간단한 캐폐시터로 대신할 수 있다.
이와 같이, 구성된 주파수 배가기의 동작을 설명하면 다음과 같다.
먼저, 주파수(f1)를 갖는 신호가 입력되면, 위상 검출기(30)는 입력신호와 피드백신호의 위상차를 검출하고, 루프필터(31)는 검출된 위상차에 대응되는 제어신호를 전압제어 지연기(32)로 출력한다.
전압제어 지연기(32)의 2개의 차동 지연셀(DDC1-DDC2)은 상기 루프필터(21)에서 출력된 제어신호로 동작전압을 조절하여 기본 지연량을 조절함으로써, 전체적으로 전압제어 지연기(32)에서 출력되는 신호의 주파수를 조절하게 된다.
그리고, 상기 전압제어 지연기(32)의 출력은 다시 위상 검출기(30)로 입력됨으로써, 전체 루프가 로킹(Locking)될 때까지 반복된다.
이때, 입력신호와 피드백된 신호, 즉, 차동 지연셀(DDC1)의 입력과 전압제어 지연기(32)의 출력이 로킹을 이루면, 전압제어 지연기(32)는 한 주기의 신호가 4분주된 신호를 출력한다.
즉, 차동 지연셀(DDC1)은 한주기의 1/4신호와 2/4신호를 SR플리플롭(33)으로 출력하고, 차동 지연셀(DDC2)은 한 주기의 1/4신호와 2/4신호를 SR플리플롭(34)으로 출력한다.
그리고, SR플리플롭(33)은 상기 전압제어 지연기(32)의 차동 지연셀(DDC1)으로부터 2쌍의 출력신호를 입력받아, 제5a와 같이 25%의 듀티를 갖는 신호를 출력하고, SR플리플롭(34)은 상기 전압제어 지연기(32)의 차동 지연셀(DDC2)로부터 2쌍의 출력신호를 입력받아, 제5b도와 같이 25%의 듀티를 갖는 신호를 출력한다.
따라서, 오아게이트(35)는 25%의 듀티를 갖는 SR플리플롭(33), (34)의 출력을 오아링하여 제5c도와 같이 50%의 듀티를 갖는 배가된 신호(21)를 만들어 낸다.
상기에서 상세히 설명한 바와 같이, 본 발명은 PLL 대신에 DLL구조를 사용하기 때문에 구조적으로 간단하고, DLL회로가 가지고 있는 구조적인 안정성(PLL에 비해 Pole이 작음) 때문에, 루프필터 부분의 부하가 줄어들게 된다. 즉, 루프필터를 간단한 캐폐시터로 대신하여 레이아웃(Layout)면적을 줄일 수 있는 효과가 있다.
그리고, 본 발명은 전압제어발진기(VCO)를 사용하지 않기 때문에 회로구성이 간단하고 잡음발생정도가 적으며, SR 플리플롭을 사용하여 DLL주파수 배가기가 가지고 있는 듀티문제를 해결하였다.
또한, 지연셀을 차동적으로(Differencial) 구성함으로써, 지연셀의 수를 줄이고, 차동적(Differencial)방식의 회로가 가지고 있는 전원잡음 제거효과를 이용하여 더 뛰어난 성능을 발휘할 수 있는 효과가 있다.

Claims (5)

  1. 입력신호와 피드백되는 신호의 위상차를 검출하는 위상 검출기(30)와; 위상 검출기(30)에서 검출된 위상차에 대응되어 제어신호를 출력하는 루프필터(31)와; 루프필터(31)의 제어신호에 따라 상기 입력신호의 지연율을 가변시켜 각각 4분주된 신호를 출력하는 전압제어 지연기(32)와; 전압제어 지연기(32)로부터 1/4, 2/4분주된 2쌍의 전단 출력신호를 입력받아 듀티의 신호를 출력하는 SR플리플롭(33)와; 전압제어 지연기(32)로부터 3/4, 4/4분주된 2쌍의 후단 출력신호를 입력받아 듀티의 신호를 출력하는 SR플리플롭(34)과; SR플리플롭(33), (34)의 출력을 오아링하여 50% Duty의 신호를 출력하는 오아게이트(35)로 구성된 것을 특징으로 하는 주파수 배가기.
  2. 제1항에 있어서 상기 전압제어 지연기(32)는 2개의 차동 지연셀(DDC1-DDC2)로 구성되는 것을 특징으로 하는 주파수 배가기.
  3. 제2항에 있어서, 상기 차동 지연셀은 2개의 엔모스 트랜지스터(1), (2)를 일측이 접지된 전류원을 통해 대칭접속하고, 전원전압(Vcc)단자와 2개의 엔모스 트랜지스터(1), (2)사이에 각각 상기 루프필터(31)의 제어신호에 의해 스위칭되는 2개의 피모스 트랜지스터(3), (4)를 접속하여 구성되는 것을 특징으로 하는 주파수 배가기.
  4. 제1항에 있어서, 상기 루프필터(31)는 간단한 캐폐시터로 구성되는 것을 특징으로 하는 주파수 배가기.
  5. 제2항에 있어서, 상기 차동지연셀(DDC1)은 입력신호를 1/4, 2/4 분주하여 출력하고, 차동 지연셀(DDC2)은 입력신호를 3/4, 4/4 분주하는 것을 특징으로 하는 주파수 배가기.
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US09/025,112 US6295328B1 (en) 1997-02-20 1998-02-17 Frequency multiplier using delayed lock loop (DLL)
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6470060B1 (en) * 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
CA2270516C (en) * 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
US6502050B1 (en) * 2000-06-20 2002-12-31 Xilinx, Inc. Measuring a minimum lock frequency for a delay locked loop
JP3888603B2 (ja) 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
KR100384781B1 (ko) * 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
US7015749B1 (en) * 2001-02-08 2006-03-21 National Semiconductor Corporation Frequency discriminator using replica compensated delay lines and method of operation
DE10115385A1 (de) * 2001-03-28 2002-10-10 Siemens Ag Verfahren und Vorrichtung zur Takterhöhung einer Pulse-Output-DDS
KR100400041B1 (ko) * 2001-04-20 2003-09-29 삼성전자주식회사 정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절방법
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6426660B1 (en) * 2001-08-30 2002-07-30 International Business Machines Corporation Duty-cycle correction circuit
JP3922019B2 (ja) 2001-12-25 2007-05-30 セイコーエプソン株式会社 多相クロック処理回路およびクロック逓倍回路
US6653876B2 (en) * 2002-04-23 2003-11-25 Broadcom Corporation Method and apparatus for synthesizing a clock signal using a compact and low power delay locked loop (DLL)
US6753709B2 (en) * 2002-06-28 2004-06-22 Agere Systems Inc. Digital clock rate multiplier method and apparatus
US6784707B2 (en) * 2002-07-10 2004-08-31 The Board Of Trustees Of The University Of Illinois Delay locked loop clock generator
KR100493046B1 (ko) * 2003-02-04 2005-06-07 삼성전자주식회사 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법
KR100518568B1 (ko) * 2003-04-22 2005-10-04 삼성전자주식회사 주파수 합성 회로 및 주파수 합성 방법
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US6867627B1 (en) 2003-09-16 2005-03-15 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
US7545193B2 (en) * 2003-10-30 2009-06-09 International Business Machines Corporation Voltage-controlled delay circuit using second-order phase interpolation
US6952127B2 (en) * 2003-11-21 2005-10-04 Micron Technology, Inc. Digital phase mixers with enhanced speed
US6982578B2 (en) * 2003-11-26 2006-01-03 Micron Technology, Inc. Digital delay-locked loop circuits with hierarchical delay adjustment
US6982579B2 (en) * 2003-12-11 2006-01-03 Micron Technology, Inc. Digital frequency-multiplying DLLs
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
US7123063B2 (en) * 2004-04-28 2006-10-17 Broadcom Corporation Supply tracking clock multiplier
FI20045181A0 (fi) * 2004-05-19 2004-05-19 Oulun Ylipisto Menetelmä ja laite ajoitussignaalien tuottamiseksi ultralaajakaistapulssigeneraattorille
WO2006030905A1 (ja) * 2004-09-17 2006-03-23 Nec Corporation クロック生成回路、及びクロック生成方法
KR100594297B1 (ko) * 2004-10-12 2006-06-30 삼성전자주식회사 외부 클럭 신호의 주파수에 순응하는 발진기를 이용하는지연 동기 루프 및 방법
US7116142B2 (en) * 2004-12-02 2006-10-03 International Business Machines Corporation Apparatus and method for accurately tuning the speed of an integrated circuit
US7696797B1 (en) 2005-03-31 2010-04-13 Schnaitter William N Signal generator with output frequency greater than the oscillator frequency
US7274236B2 (en) * 2005-04-15 2007-09-25 Micron Technology, Inc. Variable delay line with multiple hierarchy
US7375563B1 (en) * 2006-04-07 2008-05-20 Pericom Semiconductor Corp. Duty cycle correction using input clock and feedback clock of phase-locked-loop (PLL)
GB0725242D0 (en) * 2007-12-24 2008-02-06 Nokia Corp Delay locked loop
JP4619415B2 (ja) * 2008-01-09 2011-01-26 株式会社リコー 発振周波数制御回路、その発振周波数制御回路を有するｄｃ−ｄｃコンバータ及び半導体装置
US20090322389A1 (en) * 2008-06-25 2009-12-31 Guneet Singh Jitter attenuating delay locked loop (dll) using a regenerative delay line
US8390614B2 (en) * 2010-03-08 2013-03-05 Himax Technologies Limited Timing controller and clock signal detection circuit thereof
CA2740452A1 (en) 2010-05-18 2011-11-18 Hamilton Sundstrand Corporation Counter-rotating open-rotor (cror)
US9564880B2 (en) 2014-12-23 2017-02-07 Motorola Solutions, Inc. Systems and methods for generating injection-locked, frequency-multiplied output signals
EP3477864B1 (en) * 2017-10-31 2020-07-08 Nxp B.V. Apparatus comprising a phase-locked loop

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
US5105108A (en) * 1990-11-14 1992-04-14 Zenith Electronics Corporation Delay circuit with phase locked loop control
JPH04371024A (ja) 1991-06-19 1992-12-24 Sony Corp Ｐｌｌ周波数シンセサイザ
US5436938A (en) * 1993-08-19 1995-07-25 Northern Telecom Limited Phase error detector for a phase locked loop
US5815016A (en) * 1994-09-02 1998-09-29 Xilinx, Inc. Phase-locked delay loop for clock correction

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