JP3922019B2 - 多相クロック処理回路およびクロック逓倍回路 - Google Patents
多相クロック処理回路およびクロック逓倍回路 Download PDFInfo
- Publication number
- JP3922019B2 JP3922019B2 JP2001392663A JP2001392663A JP3922019B2 JP 3922019 B2 JP3922019 B2 JP 3922019B2 JP 2001392663 A JP2001392663 A JP 2001392663A JP 2001392663 A JP2001392663 A JP 2001392663A JP 3922019 B2 JP3922019 B2 JP 3922019B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- multiphase
- switching element
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
- H03K3/0322—Ring oscillators with differential cells
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00032—Dc control of switching transistors
- H03K2005/00039—Dc control of switching transistors having four transistors serially
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00208—Layout of the delay element using FET's using differential stages
Description
【０００１】
【発明の属する技術分野】
本発明は、多相クロック処理回路およびクロック逓倍回路に関し、特に、多相クロックをノン・オーバーラップ・パルスに変換することなく、多相クロックから逓倍クロックを直接生成する場合に適用して好適なものである。
【０００２】
【従来の技術】
従来のクロック逓倍回路では、多相クロックのずれを利用して、ノン・オーバーラップ・パルスを生成し、このノン・オーバーラップ・パルスの論理和をとることにより、Ｎ倍のクロック周波数を得るものがある。
ここで、多相クロックとは、（π／Ｎ）ずつ位相のずれた２Ｎ個のクロック信号である。
【０００３】
このクロック逓倍回路では、多相クロックからノン・オーバーラップ・パルスを生成するために、Ｎ個のＲＳフリップフロップが用いられるとともに、ノン・オーバーラップ・パルスの論理和をとって、逓倍クロックを生成するために、Ｎ入力ＯＲ回路が用いられていた。
図６は、従来のクロック逓倍回路に用いられるクロック論理合成回路の構成例を示す図、図７は、クロック逓倍回路に用いられる多相クロックの一例を示す図、図８は、従来の逓倍クロックの生成に用いられるノン・オーバーラップ・パルスの一例を示す図である。なお、このクロック論理合成回路は、２Ｎ個の多相クロックからＮ個のノン・オーバーラップ・パルスを生成し、さらに、このＮ個のノン・オーバーラップ・パルスからＮ倍の逓倍クロックを生成するためのもので、この例では、Ｎ＝５の場合を示す。
【０００４】
図６〜８において、クロック論理合成回路には、１０個の多相クロックＣｋ１〜Ｃｋ１０から５個のノン・オーバーラップ・パルスＳ１〜Ｓ５を生成するために５個のＲＳフリップフロップＦＦ１〜ＦＦ５が設けられるとともに、５個のノン・オーバーラップ・パルスＳ１〜Ｓ５から５倍の逓倍クロックを生成するために５入力の多入力ＯＲ回路ＯＲが設けられている。
そして、ＲＳフリップフロップＦＦ１〜ＦＦ５には、図７の多相クロックＣｋ１〜Ｃｋ１０が入力される。
【０００５】
すなわち、クロックＣｋ１、Ｃｋ２はＲＳフリップフロップＦＦ１に入力され、クロックＣｋ３、Ｃｋ４はＲＳフリップフロップＦＦ２に入力され、クロックＣｋ５、Ｃｋ６はＲＳフリップフロップＦＦ３に入力され、クロックＣｋ７、Ｃｋ８はＲＳフリップフロップＦＦ４に入力され、クロックＣｋ９、Ｃｋ１０はＲＳフリップフロップＦＦ５に入力される。
そして、各ＲＳフリップフロップＦＦ１〜ＦＦ５では、各クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジが検出され、各クロックＣｋ１〜Ｃｋ１０の位相のずれに対応したノン・オーバーラップ・パルスＳ１〜Ｓ５が出力される。
【０００６】
このノン・オーバーラップ・パルスＳ１〜Ｓ５は多入力ＯＲ回路ＯＲの入力端子にそれぞれ出力され、この多入力ＯＲ回路ＯＲにて、このノン・オーバーラップ・パルスＳ１〜Ｓ５の論理和がとられる。
この結果、図８に示すように、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の逓倍クロックＯＵＴが、図６の多入力ＯＲ回路ＯＲの出力端子から出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のクロック逓倍回路では、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスＳ１〜Ｓ５を生成するために、５個のＲＳフリップフロップＦＦ１〜ＦＦ５が用いられるとともに、ノン・オーバーラップ・パルスＳ１〜Ｓ５から逓倍クロックＯＵＴを生成するために、多入力ＯＲ回路ＯＲが用いられていた。
ここで、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスＳ１〜Ｓ５を生成するために、ＲＳフリップフロップＦＦ１〜ＦＦ５を用いると、回路規模が大きくなり、チップ面積および消費電力が増加するだけでなく、ノン・オーバーラップ・パルスＳ１〜Ｓ５間での回路的なミスマッチが増大し、逓倍クロックＯＵＴのジッタの原因となるという問題があった。
また、ノン・オーバーラップ・パルスＳ１〜Ｓ５から逓倍クロックＯＵＴを生成するために、多入力ＯＲ回路ＯＲを用いた場合、ジッタおよび消費電力の増加を抑制しつつ、入力端子数の増加に対応することが困難となるという問題があった。
【０００８】
そこで、本発明の目的は、多相クロックから逓倍クロックを直接生成することが可能な多相クロック処理回路およびクロック逓倍回路を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の多相クロック処理回路によれば、出力端子に設けられた電荷蓄積部と、多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をローレベル電位に導通させる第２スイッチング素子とを備え、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ複数並列接続され、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする多相クロック処理回路であって、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする。
【００１３】
また、請求項２記載の多相クロック処理回路によれば、前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする。
これにより、第１スイッチング素子または第２スイッチング素子をそれぞれ複数並列接続した場合においても、各スイッチング素子のいずれか１個のみを導通状態として、残りのスイッチング素子を浮遊状態とすることが可能となり、複数のスイッチング素子が同時に導通状態となることを防止して、複数のスイッチング素子の出力レベルが干渉することを防止することができる。
【００１８】
これにより、第１スイッチング素子および第２スイッチング素子をそれぞれＮ個ずつ並列接続するだけで、多相クロックのＮ倍の周波数の逓倍クロックを生成することが可能となり、Ｎ倍の周波数の逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を用いる必要がなくなることから、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を容易に実現することができる。
【００１９】
また、請求項３記載の多相クロック処理回路によれば、前記第１スイッチング素子は、前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、前記第２スイッチング素子は、前記ローレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする。
【００２０】
これにより、４個のトランジスタを直列接続することで、多相クロックの各相が立ち上がるかまたは立ち下がるごとに、出力端子の出力レベルをハイレベルとローレベルとに交互に切り替えることが可能となるとともに、その出力レベルを浮遊状態とすることができる。
このため、多相クロックから逓倍クロックを直接生成することが可能となり、多相クロックから逓倍クロックを生成するために、多相クロックをノン・オーバーラップ・パルスに変換する必要がなくなる。
【００２１】
また、直列接続された４個のトランジスタを単に並列接続することで、多相クロックの入力端子数の増加に対応することができ、低電圧動作を実現しつつ、クロックの高周波化を図ることが可能となるとともに、多相クロックの入力数にかかわらず、入力の対称構造を維持して、クロック品質の劣化を防止することが可能となる。
この結果、多相クロックから逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を不要とすることができ、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタも抑制することができる。
【００２２】
また、請求項４記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、前記多相クロック処理回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をローレベル電位に導通させる第２スイッチング素子とを備え、前記第１スイッチング素子および前記第２スイッチング素子がそれぞれ複数並列接続され、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とするクロック逓倍回路であって、前記第１スイッチング素子および前記第２スイッチング素子がそれぞれＮ個ずつ並列接続され、２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする。
これにより、第１スイッチング素子および第２スイッチング素子をそれぞれＮ個ずつ並列接続するだけで、多相クロックのＮ倍の周波数の逓倍クロックを生成することが可能となり、Ｎ倍の周波数の逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を用いる必要がなくなることから、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を容易に実現することができる。
【００２３】
また、請求項５記載のクロック逓倍回路によれば、前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする。
ここで、ＰＬＬ回路またはＤＬＬ回路を用いることにより、容易に多相クロックを生成することができる。
特に、ＰＬＬ回路を用いることにより、位相のずれ量が均一な多相クロックを容易に生成することが可能となる。
一方、ＤＬＬ回路を用いることにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
【００２９】
また、請求項６記載のクロック逓倍回路によれば、前記第１スイッチング素子は、前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、前記第２スイッチング素子は、前記ローレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする。
【００３０】
これにより、４個のトランジスタを直列接続することで、多相クロックから逓倍クロックを直接生成することが可能となり、多相クロックから逓倍クロックを生成するために、多相クロックをノン・オーバーラップ・パルスに変換する必要がなくなる。
このため、多相クロックから逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を不要とすることができ、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタも抑制することができる。
【００３１】
また、多相クロックの入力数が増加した場合においても、その入力数に対応してスイッチング素子を並列接続することで、逓倍クロックを生成することが可能となり、トランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを容易に適用することができる。
さらに、多相クロックの入力端子に並列接続されるスイッチング素子は同一の構成をとることができ、多相クロックの入力端子数が増大した場合においても、対称構造を維持することが可能となることから、ジッタを増大させることなく、Ｎ倍の周波数のクロックを生成することが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態に係る多相クロック処理回路およびクロック逓倍回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る多相クロック処理回路の構成を示す図である。
なお、以下の説明では、多相クロックとして、図７に示すように、（π／Ｎ＝π／５）ずつ位相のずれた２Ｎ＝１０個のクロック信号Ｃｋ１〜Ｃｋ１０が入力される場合を例にとって説明する。
【００３３】
図１において、この多相クロック処理回路は、２Ｎ＝２×５＝１０個のクロック信号Ｃｋ１〜Ｃｋ１０に対応して、Ｎ＝５個の回路ブロックＢＬ１〜ＢＬ５から構成され、各回路ブロックＢＬ１〜ＢＬ５には、互いに直列接続された２個のＰＭＯＳトランジスタが設けられるとともに、互いに直列接続された２個のＮＭＯＳトランジスタが設けられている。
すなわち、回路ブロックＢＬ１において、ハイレベル電位ＨＬと出力端子Ｕ１との間には、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ１’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ１との間には、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ１’とが直列接続されている。
【００３４】
また、回路ブロックＢＬ２において、ハイレベル電位ＨＬと出力端子Ｕ２との間には、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ２’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ２との間には、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ２’とが直列接続されている。
また、回路ブロックＢＬ３において、ハイレベル電位ＨＬと出力端子Ｕ３との間には、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ３’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ３との間には、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ３’とが直列接続されている。
【００３５】
また、回路ブロックＢＬ４において、ハイレベル電位ＨＬと出力端子Ｕ４との間には、ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ４’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ４との間には、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ４’とが直列接続されている。
また、回路ブロックＢＬ５において、ハイレベル電位ＨＬと出力端子Ｕ５との間には、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ５’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ５との間には、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ５’とが直列接続されている。
【００３６】
ここで、ＰＭＯＳトランジスタＰ１のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ１’のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１ＢがインバータＩＶ１を介して入力される。
また、ＮＭＯＳトランジスタＮ１のゲートには、クロック信号Ｃｋ２が入力されるとともに、ＮＭＯＳトランジスタＮ１’のゲートには、クロック信号Ｃｋ２がインバータＩＶ２を介して入力される。
【００３７】
また、ＰＭＯＳトランジスタＰ２のゲートには、クロック信号Ｃｋ３の反転信号Ｃｋ３Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ２’のゲートには、クロック信号Ｃｋ３の反転信号Ｃｋ３ＢがインバータＩＶ３を介して入力される。
また、ＮＭＯＳトランジスタＮ２のゲートには、クロック信号Ｃｋ４が入力されるとともに、ＮＭＯＳトランジスタＮ２’のゲートには、クロック信号Ｃｋ４がインバータＩＶ４を介して入力される。
【００３８】
また、ＰＭＯＳトランジスタＰ３のゲートには、クロック信号Ｃｋ５の反転信号Ｃｋ５Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ５’のゲートには、クロック信号Ｃｋ５の反転信号Ｃｋ５ＢがインバータＩＶ５を介して入力される。
また、ＮＭＯＳトランジスタＮ３のゲートには、クロック信号Ｃｋ６が入力されるとともに、ＮＭＯＳトランジスタＮ３’のゲートには、クロック信号Ｃｋ６がインバータＩＶ６を介して入力される。
【００３９】
また、ＰＭＯＳトランジスタＰ４のゲートには、クロック信号Ｃｋ７の反転信号Ｃｋ７Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ４’のゲートには、クロック信号Ｃｋ７の反転信号Ｃｋ７ＢがインバータＩＶ７を介して入力される。
また、ＮＭＯＳトランジスタＮ４のゲートには、クロック信号Ｃｋ８が入力されるとともに、ＮＭＯＳトランジスタＮ４’のゲートには、クロック信号Ｃｋ８がインバータＩＶ８を介して入力される。
【００４０】
また、ＰＭＯＳトランジスタＰ５のゲートには、クロック信号Ｃｋ９の反転信号Ｃｋ９Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ５’のゲートには、クロック信号Ｃｋ９の反転信号Ｃｋ９ＢがインバータＩＶ９を介して入力される。
また、ＮＭＯＳトランジスタＮ５のゲートには、クロック信号Ｃｋ１０が入力されるとともに、ＮＭＯＳトランジスタＮ５’のゲートには、クロック信号Ｃｋ１０がインバータＩＶ１０を介して入力される。
【００４１】
そして、各回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５は共通接続されるとともに、これらの出力端子Ｕ１〜Ｕ５はインバータＩＶｏを介して出力端子Ｔ０に接続されている。なお、出力端子Ｕ１〜Ｕ５には、寄生容量Ｃ１が存在している。
ここで、インバータＩＶ１〜ＩＶ１０は、入力信号を反転させるとともに、最低限必要とされる入力信号の遅延時間を確保するためのもので、必要な遅延時間を確保するために、インバータＩＶ１〜ＩＶ１０は駆動能力を意図的に落として設計される。
【００４２】
なお、図１の例では、１段分のインバータＩＶ１〜ＩＶ１０をそれぞれ介して、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートに入力信号を入力する方法について説明したが、これらの入力信号の遅延量を調整するため、奇数個分のインバータをそれぞれ介して、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートに入力信号を入力するようにしてもよい。
【００４３】
また、図１の例では、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートにインバータＩＶ１〜ＩＶ１０をそれぞれ設ける方法について説明したが、ＰＭＯＳトランジスタＰ１〜Ｐ５およびＮＭＯＳトランジスタＮ１〜Ｎ５の各ゲートにインバータＩＶ１〜ＩＶ１０をそれぞれ設けるようにしてもよい。
図２は、本発明の一実施形態に係る多相クロック処理回路の動作を示すタイミングチャートである。なお、以下の説明では、各インバータＩＶ１〜ＩＶ１０の遅延時間はｔに設定されているものとする。
【００４４】
図２の時刻ｔ１において、クロック信号Ｃｋ１が立ち上がると（すなわち、ローレベルからハイレベルに変化すると）、その反転信号Ｃｋ１Ｂは立ち下がる（すなわち、ハイレベルからローレベルに変化する）。
そして、その反転信号Ｃｋ１ＢがＰＭＯＳトランジスタＰ１のゲートに入力されるため、ＰＭＯＳトランジスタＰ１はオンする。
一方、ＰＭＯＳトランジスタＰ１’のゲートにはインバータＩＶ１が接続され、この反転信号Ｃｋ１ＢがインバータＩＶ１を介してＰＭＯＳトランジスタＰ１’のゲートに入力される。
【００４５】
このため、ＰＭＯＳトランジスタＰ１’のゲートに入力されるクロック信号Ｃｋ１’は、反転信号Ｃｋ１Ｂの立ち下がり時刻ｔ１から遅延時間ｔだけ遅れて立ち上がり（すなわち、ローレベルからハイレベルに変化し）、時刻ｔ１では、ＰＭＯＳトランジスタＰ１’のゲートはローレベルのままとなる。
この結果、時刻ｔ１では、ＰＭＯＳトランジスタＰ１がオンするとともに、ＰＭＯＳトランジスタＰ１’のオン状態がそのまま維持され、出力端子Ｕ１はハイレベル電位に導通する。
【００４６】
一方、時刻ｔ１では、クロック信号Ｃｋ２のレベルは定常状態にあり、ＮＭＯＳトランジスタＮ１、Ｎ１’の少なくとも一方はオフするので、出力端子Ｕ１はローレベル電位から遮断される。
この結果、回路ブロックＢＬ１の出力端子Ｕ１はハイレベルに変化する。
また、時刻ｔ１では、他の回路ブロックＢＬ２〜ＢＬ５のクロック信号Ｃｋ３〜Ｃｋ１０は、クロック信号Ｃｋ６を除いて定常状態にあり、また、時刻ｔ１では、クロック信号Ｃｋ６の反転信号Ｃｋ６’のレベルがローレベルであるから、ＮＭＯＳトランジスタＮ３’はオフとなっている。
【００４７】
このため、時刻ｔ１では、他の回路ブロックＢＬ２〜ＢＬ５の出力端子Ｕ２〜Ｕ５は、ハイレベルおよびローレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５が共通接続されている場合においても、時刻ｔ１では、回路ブロックＢＬ１の出力端子Ｕ１の出力が、他の回路ブロックＢＬ２〜ＢＬ５の出力と干渉することを防止することができる。
【００４８】
このため、時刻ｔ１では、回路ブロックＢＬ１の出力端子Ｕ１からの出力により、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢが規定され、回路ブロックＢＬ１の出力端子Ｕ１のレベルがインバータＩＶｏで反転されて、逓倍クロックＯＵＴはハイレベルからローレベルに変化する。
次に、時刻ｔ１から遅延時間ｔだけ経過した時刻ｔ２になると、インバータＩＶ１によって遅延していたクロック信号Ｃｋ１’が立ち上がり、ＰＭＯＳトランジスタＰ１’のゲートがハイレベルになるため、ＰＭＯＳトランジスタＰ１’がオフする。
【００４９】
この結果、出力端子Ｕ１はハイレベル電位から遮断され、出力端子Ｕ１は浮遊状態（図２では、Ｚで示す）になる。
ここで、出力端子Ｕ１には寄生容量Ｃ１が存在し、出力端子Ｕ１が浮遊状態になった場合においても、この寄生容量Ｃ１の電荷保持作用によって、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢはハイレベルを維持することができ、逓倍クロックＯＵＴはローレベルを維持することができる。
【００５０】
次に、時刻ｔ３になると、クロック信号Ｃｋ２が立ち上がり（すなわち、ローレベルからハイレベルに変化し）、そのクロック信号Ｃｋ２がＮＭＯＳトランジスタＮ１のゲートに入力されるため、ＮＭＯＳトランジスタＮ１はオンする。
一方、ＮＭＯＳトランジスタＮ１’のゲートにはインバータＩＶ２が接続され、このクロック信号Ｃｋ２がインバータＩＶ２を介してＮＭＯＳトランジスタＮ１’のゲートに入力される。
【００５１】
このため、ＮＭＯＳトランジスタＮ１’のゲートに入力されるクロック信号Ｃｋ２Ｂ’は、クロック信号Ｃｋ２の立ち上がり時刻ｔ３から遅延時間ｔだけ遅れて立ち下がり（すなわち、ハイレベルからローレベルに変化し）、時刻ｔ３では、ＮＭＯＳトランジスタＮ１’のゲートはハイレベルのままとなる。
この結果、時刻ｔ３では、ＮＭＯＳトランジスタＮ１がオンするとともに、ＮＭＯＳトランジスタＮ１’のオン状態がそのまま維持され、出力端子Ｕ１はローレベル電位に導通する。
【００５２】
一方、時刻ｔ３では、クロック信号Ｃｋ１のレベルは定常状態にあり、ＰＭＯＳトランジスタＰ１、Ｐ１’の少なくとも一方はオフするので、出力端子Ｕ１はハイレベル電位から遮断される。
この結果、回路ブロックＢＬ１の出力端子Ｕ１はローレベルに変化する。
また、時刻ｔ３では、他の回路ブロックＢＬ２〜ＢＬ５のクロック信号Ｃｋ３〜Ｃｋ１０は、クロック信号Ｃｋ７を除いて定常状態にあり、また、時刻ｔ７では、クロック信号Ｃｋ７の反転信号Ｃｋ７’のレベルがハイレベルであるから、ＰＭＯＳトランジスタＰ４’はオフとなっている。
【００５３】
このため、時刻ｔ３では、他の回路ブロックＢＬ２〜ＢＬ５の出力端子Ｕ２〜Ｕ５は、ハイレベルおよびローレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５が共通接続されている場合においても、時刻ｔ３では、回路ブロックＢＬ１の出力端子Ｕ１の出力が、他の回路ブロックＢＬ２〜ＢＬ５の出力と干渉することを防止することができる。
【００５４】
このため、時刻ｔ３では、回路ブロックＢＬ１の出力端子Ｕ１からの出力により、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢが規定され、回路ブロックＢＬ１の出力端子Ｕ１のレベルがインバータＩＶｏで反転されて、逓倍クロックＯＵＴはローレベルからハイレベルに変化する。
次に、時刻ｔ３から遅延時間ｔだけ経過した時刻ｔ４になると、インバータＩＶ２によって遅延していたクロック信号Ｃｋ２Ｂ’が立ち下がり、ＮＭＯＳトランジスタＮ１’のゲートがローレベルになるため、ＮＭＯＳトランジスタＮ１’がオフする。
【００５５】
この結果、出力端子Ｕ１はローレベル電位から遮断され、出力端子Ｕ１は浮遊状態（図２では、Ｚで示す）になる。
ここで、出力端子Ｕ１には寄生容量Ｃ１が存在し、出力端子Ｕ１が浮遊状態になった場合においても、この寄生容量Ｃ１の電荷保持作用によって、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢはローレベルを維持することができ、逓倍クロックＯＵＴはハイレベルを維持することができる。
【００５６】
以下、他のクロック信号Ｃｋ３〜Ｃｋ１０に対しても、回路ブロックＢＬ２〜ＢＬ５により、同様の動作が繰り返される。
このため、逓倍クロックＯＵＴは、多相クロックＣｋ１〜Ｃｋ１０が順次立ち上がるごとに、ハイレベルとローレベルとの間の状態遷移を繰り返し、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の逓倍クロックＯＵＴを生成することができる。
【００５７】
このように、各回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５のレベル変化後に、その出力端子Ｕ１〜Ｕ５を浮遊状態にすることにより、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５を共通接続した場合においても、各回路ブロックＢＬ１〜ＢＬ５間の出力の干渉を防止しつつ、各回路ブロックＢＬ１〜ＢＬ５の出力を回路ブロックＢＬ１〜ＢＬ５全体の出力とすることができる。
この結果、多相クロックの相数が増えた場合においても、回路ブロックＢＬ１〜ＢＬ５を単に並列接続するだけで、逓倍クロックを生成することができ、各回路ブロックＢＬ１〜ＢＬ５からの出力を合成するために、多入力ＯＲ回路を用いる必要がなくなる。
【００５８】
このため、多相クロックの相数が増えた場合においても、トランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを用いて、クロックの高周波化を図ることができる。
また、多相クロックの相数が増えた場合においても、回路ブロックＢＬ１〜ＢＬ５を単に並列接続するだけでよく、各入力端子の対称構造を維持することが可能となることから、ジッタの増加を抑制しつつ、クロックの高周波化を図ることができる。
【００５９】
また、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを直接生成することが可能となることから、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスを生成するためのＲＳフリップフロップが不要となる。
このため、多相クロックＣｋ１〜Ｃｋ１０の入力端子数が増加した場合においても、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、多相クロックＣｋ１〜Ｃｋ１０の各相間での各回路ブロックＢＬ１〜ＢＬ５のミスマッチを低減して、ジッタを抑制することができる。
【００６０】
さらに、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを生成することにより、多相クロックＣｋ１〜Ｃｋ１０のデューティ比が５０％からずれた場合においても、逓倍クロックＯＵＴのデューティ比を５０％に維持することが可能となるとともに、逓倍クロックＯＵＴのデューティ比が０％を下回ったり、１００％を上回ったりして、パルスが消失することを防止することができる。
【００６１】
なお、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５を共通接続した際に、回路ブロックＢＬ１〜ＢＬ５間での出力の干渉を防止するために、インバータＩＶ１〜ＩＶ１０の各遅延量ｔを多相クロックの位相のずれ量（π／Ｎ）より小さく設定することが必要である。
次に、図１の多相クロック処理回路が適用されるクロック逓倍回路について説明する。
【００６２】
図３は、本発明の第１実施形態に係るクロック逓倍回路に適用されるＤＬＬ回路の構成例を示すブロック図である。
図３において、ＤＬＬ回路には、位相比較器ＰＤ、チャージポンプ回路ＣＰ、コンデンサＣ２および可変遅延回路Ｈ１〜Ｈ１０が設けられている。
ここで、可変遅延回路Ｈ１〜Ｈ１０は直列接続され、各可変遅延回路Ｈ１〜Ｈ１０からは多相クロックＣｋ１〜Ｃｋ１０が出力されるとともに、可変遅延回路Ｈ１〜Ｈ１０の初段には、図７の基準信号Ｓｒｅｆが入力され、可変遅延回路Ｈ１〜Ｈ１０の最終段の出力信号Ｃｋ１０は位相比較器ＰＤにフィードバックされる。
【００６３】
そして、位相比較器ＰＤにフィードバックされた信号Ｃｋ１０は、位相比較器ＰＤにて基準信号Ｓｒｅｆと比較され、信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路ＣＰに出力される。
チャージポンプ回路ＣＰでは、Ｕｐ信号が出力されると、コンデンサＣ２に電荷をチャージし、Ｄｏｗｎ信号が出力されると、コンデンサＣ２に蓄積されている電荷をデスチャージさせる。そして、コンデンサＣ２に蓄積されている電荷によって規定される電圧を、制御電圧Ｖｃとして各可変遅延回路Ｈ１〜Ｈ１０に出力する。
【００６４】
各可変遅延回路Ｈ１〜Ｈ１０は、制御電圧Ｖｃによって遅延量が変化し、各可変遅延回路Ｈ１〜Ｈ１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
この結果、図７に示すように、位相が１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
この図３のＤＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、図１の多相クロック処理回路の入力信号として用いることができる。
【００６５】
ここで、多相クロックＣｋ１〜Ｃｋ１０を生成するためにＤＬＬ回路を用いることにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
図４は、本発明の第２実施形態に係るクロック逓倍回路に適用されるＰＬＬ回路の構成例を示すブロック図、図５は、図４の電圧制御発振器の構成例を示す図である。
【００６６】
図４、５において、ＰＬＬ回路には、位相比較器１１、チャージポンプ回路１２および電圧制御発振器１３が設けられ、電圧制御発振器１３には、差動型可変遅延インバータＳＨ１〜ＳＨ５および差動型インバータＳＨ６〜ＳＨ１０が設けられている。
ここで、差動型可変遅延インバータＳＨ１〜ＳＨ５は縦続接続されるとともに、差動型可変遅延インバータＳＨ１〜ＳＨ５の最終段は差動型可変遅延インバータＳＨ１〜ＳＨ５の初段に接続されることにより、リングオシレータが構成されている。
【００６７】
また、各差動型可変遅延インバータＳＨ１〜ＳＨ５には、チャージポンプ回路１２から出力される制御電圧Ｖｃが入力され、この制御電圧Ｖｃに基づいて遅延量が制御される。
さらに、差動型可変遅延インバータＳＨ１の反転出力端子は、差動型インバータＳＨ６の非反転入力端子に接続され、差動型可変遅延インバータＳＨ１の非反転出力端子は、差動型インバータＳＨ６の反転入力端子に接続され、差動型可変遅延インバータＳＨ２の反転出力端子は、差動型インバータＳＨ７の非反転入力端子に接続され、差動型可変遅延インバータＳＨ２の非反転出力端子は、差動型インバータＳＨ７の反転入力端子に接続され、差動型可変遅延インバータＳＨ３の反転出力端子は、差動型インバータＳＨ８の非反転入力端子に接続され、差動型可変遅延インバータＳＨ３の非反転出力端子は、差動型インバータＳＨ８の反転入力端子に接続され、差動型可変遅延インバータＳＨ４の反転出力端子は、差動型インバータＳＨ９の非反転入力端子に接続され、差動型可変遅延インバータＳＨ４の非反転出力端子は、差動型インバータＳＨ９の反転入力端子に接続され、差動型可変遅延インバータＳＨ５の反転出力端子は、差動型インバータＳＨ１０の非反転出力端子に接続され、差動型可変遅延インバータＳＨ５の非反転出力端子は、差動型インバータＳＨ１０の反転出力端子に接続されている。
【００６８】
そして、差動型インバータＳＨ６〜ＳＨ１０の非反転出力端子からは、多相クロックＣｋ１〜Ｃｋ５が出力されるとともに、差動型インバータＳＨ６〜ＳＨ１０の反転出力端子からは、多相クロックＣｋ６〜Ｃｋ１０が出力される。
ここで、電圧制御発振器１３から出力される多相クロックＣｋ１〜Ｃｋ１０のいずれか１つのクロックが位相比較器１１に入力される。
また、位相比較器１１には、図７の基準信号Ｓｒｅｆが入力され、電圧制御発振器１３から入力された信号が基準信号Ｓｒｅｆと比較される。そして、電圧制御発振器１３から入力された信号と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路１２に出力される。
【００６９】
チャージポンプ回路１２は、Ｕｐ信号が出力されると、制御電圧Ｖｃを上昇させ、Ｄｏｗｎ信号が出力されると、制御電圧Ｖｃを下降させて、その制御電圧Ｖｃを電圧制御発振器１３に出力する。
電圧制御発振器１３では、制御電圧Ｖｃによって差動型可変遅延インバータＳＨ１〜ＳＨ５の遅延量が変化し、差動型インバータＳＨ６〜ＳＨ１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、電圧制御発振器１３から出力される信号と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
【００７０】
この結果、図７に示すように、位相が１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
なお、この図７のＰＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、図１の多相クロック処理回路の入力信号として用いることができる。
このように、多相クロックＣｋ１〜Ｃｋ１０を生成するためにＰＬＬ回路を用いることにより、位相のずれ量が均一な多相クロックを容易に生成することができる。
【００７１】
なお、上述した実施形態では、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジを用いて、逓倍クロックＯＵＴを生成する方法について説明したが、多相クロックＣｋ１〜Ｃｋ１０の立ち下がりエッジを用いて、逓倍クロックＯＵＴを生成するようにしてもよい。
また、多相クロックの立ち上がりエッジおよび立ち下がりエッジの両方を用いて逓倍クロックを生成するようにしてもよく、これにより、２Ｎ相の多相クロックを用いることなく、Ｎ相の多相クロックを用いるだけで、Ｎ逓倍の逓倍クロックを生成することが可能となる（ただし、Ｎが奇数のときに限る）。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、多相クロックから逓倍クロックを直接生成することが可能となり、ＲＳフリップフロップおよび多入力ＯＲ回路を用いる必要がなくなることから、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る多相クロック処理回路の構成を示す図である。
【図２】本発明の一実施形態に係る多相クロック処理回路の動作を示すタイミングチャートである。
【図３】本発明の第１実施形態に係るクロック逓倍回路に適用されるＤＬＬ回路の構成例を示すブロック図である。
【図４】本発明の第２実施形態に係るクロック逓倍回路に適用されるＰＬＬ回路の構成例を示すブロック図である。
【図５】図４の電圧制御発振器の構成例を示す図である。
【図６】従来のクロック逓倍回路に用いられるクロック論理合成回路の構成例を示す図である。
【図７】クロック逓倍回路に用いられる多相クロックの一例を示す図である。
【図８】従来の逓倍クロックの生成に用いられるノン・オーバーラップ・パルスの一例を示す図である。
【符号の説明】
Ｐ１〜Ｐ５、Ｐ１’〜Ｐ５’ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ５、Ｎ１’〜Ｎ５’ ＮＭＯＳトランジスタ
ＩＶ１〜ＩＶ１０、ＩＶｏ インバータ
Ｃ１ 寄生容量
ＢＬ１〜ＢＬ５ 回路ブロック
ＰＤ、１１ 位相比較器
ＣＰ、１２ チャージポンプ回路
Ｃ２ コンデンサ
Ｈ１〜Ｈ１０ 遅延回路
１３ 電圧制御発振器
ＳＨ１〜Ｓ５ 差動型可変遅延インバータ
ＳＨ６〜Ｓ１０ 差動型インバータ
【発明の属する技術分野】
本発明は、多相クロック処理回路およびクロック逓倍回路に関し、特に、多相クロックをノン・オーバーラップ・パルスに変換することなく、多相クロックから逓倍クロックを直接生成する場合に適用して好適なものである。
【０００２】
【従来の技術】
従来のクロック逓倍回路では、多相クロックのずれを利用して、ノン・オーバーラップ・パルスを生成し、このノン・オーバーラップ・パルスの論理和をとることにより、Ｎ倍のクロック周波数を得るものがある。
ここで、多相クロックとは、（π／Ｎ）ずつ位相のずれた２Ｎ個のクロック信号である。
【０００３】
このクロック逓倍回路では、多相クロックからノン・オーバーラップ・パルスを生成するために、Ｎ個のＲＳフリップフロップが用いられるとともに、ノン・オーバーラップ・パルスの論理和をとって、逓倍クロックを生成するために、Ｎ入力ＯＲ回路が用いられていた。
図６は、従来のクロック逓倍回路に用いられるクロック論理合成回路の構成例を示す図、図７は、クロック逓倍回路に用いられる多相クロックの一例を示す図、図８は、従来の逓倍クロックの生成に用いられるノン・オーバーラップ・パルスの一例を示す図である。なお、このクロック論理合成回路は、２Ｎ個の多相クロックからＮ個のノン・オーバーラップ・パルスを生成し、さらに、このＮ個のノン・オーバーラップ・パルスからＮ倍の逓倍クロックを生成するためのもので、この例では、Ｎ＝５の場合を示す。
【０００４】
図６〜８において、クロック論理合成回路には、１０個の多相クロックＣｋ１〜Ｃｋ１０から５個のノン・オーバーラップ・パルスＳ１〜Ｓ５を生成するために５個のＲＳフリップフロップＦＦ１〜ＦＦ５が設けられるとともに、５個のノン・オーバーラップ・パルスＳ１〜Ｓ５から５倍の逓倍クロックを生成するために５入力の多入力ＯＲ回路ＯＲが設けられている。
そして、ＲＳフリップフロップＦＦ１〜ＦＦ５には、図７の多相クロックＣｋ１〜Ｃｋ１０が入力される。
【０００５】
すなわち、クロックＣｋ１、Ｃｋ２はＲＳフリップフロップＦＦ１に入力され、クロックＣｋ３、Ｃｋ４はＲＳフリップフロップＦＦ２に入力され、クロックＣｋ５、Ｃｋ６はＲＳフリップフロップＦＦ３に入力され、クロックＣｋ７、Ｃｋ８はＲＳフリップフロップＦＦ４に入力され、クロックＣｋ９、Ｃｋ１０はＲＳフリップフロップＦＦ５に入力される。
そして、各ＲＳフリップフロップＦＦ１〜ＦＦ５では、各クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジが検出され、各クロックＣｋ１〜Ｃｋ１０の位相のずれに対応したノン・オーバーラップ・パルスＳ１〜Ｓ５が出力される。
【０００６】
このノン・オーバーラップ・パルスＳ１〜Ｓ５は多入力ＯＲ回路ＯＲの入力端子にそれぞれ出力され、この多入力ＯＲ回路ＯＲにて、このノン・オーバーラップ・パルスＳ１〜Ｓ５の論理和がとられる。
この結果、図８に示すように、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の逓倍クロックＯＵＴが、図６の多入力ＯＲ回路ＯＲの出力端子から出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のクロック逓倍回路では、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスＳ１〜Ｓ５を生成するために、５個のＲＳフリップフロップＦＦ１〜ＦＦ５が用いられるとともに、ノン・オーバーラップ・パルスＳ１〜Ｓ５から逓倍クロックＯＵＴを生成するために、多入力ＯＲ回路ＯＲが用いられていた。
ここで、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスＳ１〜Ｓ５を生成するために、ＲＳフリップフロップＦＦ１〜ＦＦ５を用いると、回路規模が大きくなり、チップ面積および消費電力が増加するだけでなく、ノン・オーバーラップ・パルスＳ１〜Ｓ５間での回路的なミスマッチが増大し、逓倍クロックＯＵＴのジッタの原因となるという問題があった。
また、ノン・オーバーラップ・パルスＳ１〜Ｓ５から逓倍クロックＯＵＴを生成するために、多入力ＯＲ回路ＯＲを用いた場合、ジッタおよび消費電力の増加を抑制しつつ、入力端子数の増加に対応することが困難となるという問題があった。
【０００８】
そこで、本発明の目的は、多相クロックから逓倍クロックを直接生成することが可能な多相クロック処理回路およびクロック逓倍回路を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の多相クロック処理回路によれば、出力端子に設けられた電荷蓄積部と、多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をローレベル電位に導通させる第２スイッチング素子とを備え、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ複数並列接続され、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする多相クロック処理回路であって、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする。
【００１３】
また、請求項２記載の多相クロック処理回路によれば、前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする。
これにより、第１スイッチング素子または第２スイッチング素子をそれぞれ複数並列接続した場合においても、各スイッチング素子のいずれか１個のみを導通状態として、残りのスイッチング素子を浮遊状態とすることが可能となり、複数のスイッチング素子が同時に導通状態となることを防止して、複数のスイッチング素子の出力レベルが干渉することを防止することができる。
【００１８】
これにより、第１スイッチング素子および第２スイッチング素子をそれぞれＮ個ずつ並列接続するだけで、多相クロックのＮ倍の周波数の逓倍クロックを生成することが可能となり、Ｎ倍の周波数の逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を用いる必要がなくなることから、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を容易に実現することができる。
【００１９】
また、請求項３記載の多相クロック処理回路によれば、前記第１スイッチング素子は、前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、前記第２スイッチング素子は、前記ローレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする。
【００２０】
これにより、４個のトランジスタを直列接続することで、多相クロックの各相が立ち上がるかまたは立ち下がるごとに、出力端子の出力レベルをハイレベルとローレベルとに交互に切り替えることが可能となるとともに、その出力レベルを浮遊状態とすることができる。
このため、多相クロックから逓倍クロックを直接生成することが可能となり、多相クロックから逓倍クロックを生成するために、多相クロックをノン・オーバーラップ・パルスに変換する必要がなくなる。
【００２１】
また、直列接続された４個のトランジスタを単に並列接続することで、多相クロックの入力端子数の増加に対応することができ、低電圧動作を実現しつつ、クロックの高周波化を図ることが可能となるとともに、多相クロックの入力数にかかわらず、入力の対称構造を維持して、クロック品質の劣化を防止することが可能となる。
この結果、多相クロックから逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を不要とすることができ、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタも抑制することができる。
【００２２】
また、請求項４記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、前記多相クロック処理回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をローレベル電位に導通させる第２スイッチング素子とを備え、前記第１スイッチング素子および前記第２スイッチング素子がそれぞれ複数並列接続され、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とするクロック逓倍回路であって、前記第１スイッチング素子および前記第２スイッチング素子がそれぞれＮ個ずつ並列接続され、２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする。
これにより、第１スイッチング素子および第２スイッチング素子をそれぞれＮ個ずつ並列接続するだけで、多相クロックのＮ倍の周波数の逓倍クロックを生成することが可能となり、Ｎ倍の周波数の逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を用いる必要がなくなることから、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を容易に実現することができる。
【００２３】
また、請求項５記載のクロック逓倍回路によれば、前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする。
ここで、ＰＬＬ回路またはＤＬＬ回路を用いることにより、容易に多相クロックを生成することができる。
特に、ＰＬＬ回路を用いることにより、位相のずれ量が均一な多相クロックを容易に生成することが可能となる。
一方、ＤＬＬ回路を用いることにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
【００２９】
また、請求項６記載のクロック逓倍回路によれば、前記第１スイッチング素子は、前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、前記第２スイッチング素子は、前記ローレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする。
【００３０】
これにより、４個のトランジスタを直列接続することで、多相クロックから逓倍クロックを直接生成することが可能となり、多相クロックから逓倍クロックを生成するために、多相クロックをノン・オーバーラップ・パルスに変換する必要がなくなる。
このため、多相クロックから逓倍クロックを生成するために、ＲＳフリップフロップおよび多入力ＯＲ回路を不要とすることができ、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタも抑制することができる。
【００３１】
また、多相クロックの入力数が増加した場合においても、その入力数に対応してスイッチング素子を並列接続することで、逓倍クロックを生成することが可能となり、トランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを容易に適用することができる。
さらに、多相クロックの入力端子に並列接続されるスイッチング素子は同一の構成をとることができ、多相クロックの入力端子数が増大した場合においても、対称構造を維持することが可能となることから、ジッタを増大させることなく、Ｎ倍の周波数のクロックを生成することが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態に係る多相クロック処理回路およびクロック逓倍回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る多相クロック処理回路の構成を示す図である。
なお、以下の説明では、多相クロックとして、図７に示すように、（π／Ｎ＝π／５）ずつ位相のずれた２Ｎ＝１０個のクロック信号Ｃｋ１〜Ｃｋ１０が入力される場合を例にとって説明する。
【００３３】
図１において、この多相クロック処理回路は、２Ｎ＝２×５＝１０個のクロック信号Ｃｋ１〜Ｃｋ１０に対応して、Ｎ＝５個の回路ブロックＢＬ１〜ＢＬ５から構成され、各回路ブロックＢＬ１〜ＢＬ５には、互いに直列接続された２個のＰＭＯＳトランジスタが設けられるとともに、互いに直列接続された２個のＮＭＯＳトランジスタが設けられている。
すなわち、回路ブロックＢＬ１において、ハイレベル電位ＨＬと出力端子Ｕ１との間には、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ１’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ１との間には、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ１’とが直列接続されている。
【００３４】
また、回路ブロックＢＬ２において、ハイレベル電位ＨＬと出力端子Ｕ２との間には、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ２’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ２との間には、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ２’とが直列接続されている。
また、回路ブロックＢＬ３において、ハイレベル電位ＨＬと出力端子Ｕ３との間には、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ３’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ３との間には、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ３’とが直列接続されている。
【００３５】
また、回路ブロックＢＬ４において、ハイレベル電位ＨＬと出力端子Ｕ４との間には、ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ４’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ４との間には、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ４’とが直列接続されている。
また、回路ブロックＢＬ５において、ハイレベル電位ＨＬと出力端子Ｕ５との間には、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ５’とが直列接続されるとともに、ローレベル電位ＬＬと出力端子Ｕ５との間には、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ５’とが直列接続されている。
【００３６】
ここで、ＰＭＯＳトランジスタＰ１のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ１’のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１ＢがインバータＩＶ１を介して入力される。
また、ＮＭＯＳトランジスタＮ１のゲートには、クロック信号Ｃｋ２が入力されるとともに、ＮＭＯＳトランジスタＮ１’のゲートには、クロック信号Ｃｋ２がインバータＩＶ２を介して入力される。
【００３７】
また、ＰＭＯＳトランジスタＰ２のゲートには、クロック信号Ｃｋ３の反転信号Ｃｋ３Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ２’のゲートには、クロック信号Ｃｋ３の反転信号Ｃｋ３ＢがインバータＩＶ３を介して入力される。
また、ＮＭＯＳトランジスタＮ２のゲートには、クロック信号Ｃｋ４が入力されるとともに、ＮＭＯＳトランジスタＮ２’のゲートには、クロック信号Ｃｋ４がインバータＩＶ４を介して入力される。
【００３８】
また、ＰＭＯＳトランジスタＰ３のゲートには、クロック信号Ｃｋ５の反転信号Ｃｋ５Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ５’のゲートには、クロック信号Ｃｋ５の反転信号Ｃｋ５ＢがインバータＩＶ５を介して入力される。
また、ＮＭＯＳトランジスタＮ３のゲートには、クロック信号Ｃｋ６が入力されるとともに、ＮＭＯＳトランジスタＮ３’のゲートには、クロック信号Ｃｋ６がインバータＩＶ６を介して入力される。
【００３９】
また、ＰＭＯＳトランジスタＰ４のゲートには、クロック信号Ｃｋ７の反転信号Ｃｋ７Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ４’のゲートには、クロック信号Ｃｋ７の反転信号Ｃｋ７ＢがインバータＩＶ７を介して入力される。
また、ＮＭＯＳトランジスタＮ４のゲートには、クロック信号Ｃｋ８が入力されるとともに、ＮＭＯＳトランジスタＮ４’のゲートには、クロック信号Ｃｋ８がインバータＩＶ８を介して入力される。
【００４０】
また、ＰＭＯＳトランジスタＰ５のゲートには、クロック信号Ｃｋ９の反転信号Ｃｋ９Ｂが入力されるとともに、ＰＭＯＳトランジスタＰ５’のゲートには、クロック信号Ｃｋ９の反転信号Ｃｋ９ＢがインバータＩＶ９を介して入力される。
また、ＮＭＯＳトランジスタＮ５のゲートには、クロック信号Ｃｋ１０が入力されるとともに、ＮＭＯＳトランジスタＮ５’のゲートには、クロック信号Ｃｋ１０がインバータＩＶ１０を介して入力される。
【００４１】
そして、各回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５は共通接続されるとともに、これらの出力端子Ｕ１〜Ｕ５はインバータＩＶｏを介して出力端子Ｔ０に接続されている。なお、出力端子Ｕ１〜Ｕ５には、寄生容量Ｃ１が存在している。
ここで、インバータＩＶ１〜ＩＶ１０は、入力信号を反転させるとともに、最低限必要とされる入力信号の遅延時間を確保するためのもので、必要な遅延時間を確保するために、インバータＩＶ１〜ＩＶ１０は駆動能力を意図的に落として設計される。
【００４２】
なお、図１の例では、１段分のインバータＩＶ１〜ＩＶ１０をそれぞれ介して、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートに入力信号を入力する方法について説明したが、これらの入力信号の遅延量を調整するため、奇数個分のインバータをそれぞれ介して、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートに入力信号を入力するようにしてもよい。
【００４３】
また、図１の例では、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートにインバータＩＶ１〜ＩＶ１０をそれぞれ設ける方法について説明したが、ＰＭＯＳトランジスタＰ１〜Ｐ５およびＮＭＯＳトランジスタＮ１〜Ｎ５の各ゲートにインバータＩＶ１〜ＩＶ１０をそれぞれ設けるようにしてもよい。
図２は、本発明の一実施形態に係る多相クロック処理回路の動作を示すタイミングチャートである。なお、以下の説明では、各インバータＩＶ１〜ＩＶ１０の遅延時間はｔに設定されているものとする。
【００４４】
図２の時刻ｔ１において、クロック信号Ｃｋ１が立ち上がると（すなわち、ローレベルからハイレベルに変化すると）、その反転信号Ｃｋ１Ｂは立ち下がる（すなわち、ハイレベルからローレベルに変化する）。
そして、その反転信号Ｃｋ１ＢがＰＭＯＳトランジスタＰ１のゲートに入力されるため、ＰＭＯＳトランジスタＰ１はオンする。
一方、ＰＭＯＳトランジスタＰ１’のゲートにはインバータＩＶ１が接続され、この反転信号Ｃｋ１ＢがインバータＩＶ１を介してＰＭＯＳトランジスタＰ１’のゲートに入力される。
【００４５】
このため、ＰＭＯＳトランジスタＰ１’のゲートに入力されるクロック信号Ｃｋ１’は、反転信号Ｃｋ１Ｂの立ち下がり時刻ｔ１から遅延時間ｔだけ遅れて立ち上がり（すなわち、ローレベルからハイレベルに変化し）、時刻ｔ１では、ＰＭＯＳトランジスタＰ１’のゲートはローレベルのままとなる。
この結果、時刻ｔ１では、ＰＭＯＳトランジスタＰ１がオンするとともに、ＰＭＯＳトランジスタＰ１’のオン状態がそのまま維持され、出力端子Ｕ１はハイレベル電位に導通する。
【００４６】
一方、時刻ｔ１では、クロック信号Ｃｋ２のレベルは定常状態にあり、ＮＭＯＳトランジスタＮ１、Ｎ１’の少なくとも一方はオフするので、出力端子Ｕ１はローレベル電位から遮断される。
この結果、回路ブロックＢＬ１の出力端子Ｕ１はハイレベルに変化する。
また、時刻ｔ１では、他の回路ブロックＢＬ２〜ＢＬ５のクロック信号Ｃｋ３〜Ｃｋ１０は、クロック信号Ｃｋ６を除いて定常状態にあり、また、時刻ｔ１では、クロック信号Ｃｋ６の反転信号Ｃｋ６’のレベルがローレベルであるから、ＮＭＯＳトランジスタＮ３’はオフとなっている。
【００４７】
このため、時刻ｔ１では、他の回路ブロックＢＬ２〜ＢＬ５の出力端子Ｕ２〜Ｕ５は、ハイレベルおよびローレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５が共通接続されている場合においても、時刻ｔ１では、回路ブロックＢＬ１の出力端子Ｕ１の出力が、他の回路ブロックＢＬ２〜ＢＬ５の出力と干渉することを防止することができる。
【００４８】
このため、時刻ｔ１では、回路ブロックＢＬ１の出力端子Ｕ１からの出力により、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢが規定され、回路ブロックＢＬ１の出力端子Ｕ１のレベルがインバータＩＶｏで反転されて、逓倍クロックＯＵＴはハイレベルからローレベルに変化する。
次に、時刻ｔ１から遅延時間ｔだけ経過した時刻ｔ２になると、インバータＩＶ１によって遅延していたクロック信号Ｃｋ１’が立ち上がり、ＰＭＯＳトランジスタＰ１’のゲートがハイレベルになるため、ＰＭＯＳトランジスタＰ１’がオフする。
【００４９】
この結果、出力端子Ｕ１はハイレベル電位から遮断され、出力端子Ｕ１は浮遊状態（図２では、Ｚで示す）になる。
ここで、出力端子Ｕ１には寄生容量Ｃ１が存在し、出力端子Ｕ１が浮遊状態になった場合においても、この寄生容量Ｃ１の電荷保持作用によって、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢはハイレベルを維持することができ、逓倍クロックＯＵＴはローレベルを維持することができる。
【００５０】
次に、時刻ｔ３になると、クロック信号Ｃｋ２が立ち上がり（すなわち、ローレベルからハイレベルに変化し）、そのクロック信号Ｃｋ２がＮＭＯＳトランジスタＮ１のゲートに入力されるため、ＮＭＯＳトランジスタＮ１はオンする。
一方、ＮＭＯＳトランジスタＮ１’のゲートにはインバータＩＶ２が接続され、このクロック信号Ｃｋ２がインバータＩＶ２を介してＮＭＯＳトランジスタＮ１’のゲートに入力される。
【００５１】
このため、ＮＭＯＳトランジスタＮ１’のゲートに入力されるクロック信号Ｃｋ２Ｂ’は、クロック信号Ｃｋ２の立ち上がり時刻ｔ３から遅延時間ｔだけ遅れて立ち下がり（すなわち、ハイレベルからローレベルに変化し）、時刻ｔ３では、ＮＭＯＳトランジスタＮ１’のゲートはハイレベルのままとなる。
この結果、時刻ｔ３では、ＮＭＯＳトランジスタＮ１がオンするとともに、ＮＭＯＳトランジスタＮ１’のオン状態がそのまま維持され、出力端子Ｕ１はローレベル電位に導通する。
【００５２】
一方、時刻ｔ３では、クロック信号Ｃｋ１のレベルは定常状態にあり、ＰＭＯＳトランジスタＰ１、Ｐ１’の少なくとも一方はオフするので、出力端子Ｕ１はハイレベル電位から遮断される。
この結果、回路ブロックＢＬ１の出力端子Ｕ１はローレベルに変化する。
また、時刻ｔ３では、他の回路ブロックＢＬ２〜ＢＬ５のクロック信号Ｃｋ３〜Ｃｋ１０は、クロック信号Ｃｋ７を除いて定常状態にあり、また、時刻ｔ７では、クロック信号Ｃｋ７の反転信号Ｃｋ７’のレベルがハイレベルであるから、ＰＭＯＳトランジスタＰ４’はオフとなっている。
【００５３】
このため、時刻ｔ３では、他の回路ブロックＢＬ２〜ＢＬ５の出力端子Ｕ２〜Ｕ５は、ハイレベルおよびローレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５が共通接続されている場合においても、時刻ｔ３では、回路ブロックＢＬ１の出力端子Ｕ１の出力が、他の回路ブロックＢＬ２〜ＢＬ５の出力と干渉することを防止することができる。
【００５４】
このため、時刻ｔ３では、回路ブロックＢＬ１の出力端子Ｕ１からの出力により、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢが規定され、回路ブロックＢＬ１の出力端子Ｕ１のレベルがインバータＩＶｏで反転されて、逓倍クロックＯＵＴはローレベルからハイレベルに変化する。
次に、時刻ｔ３から遅延時間ｔだけ経過した時刻ｔ４になると、インバータＩＶ２によって遅延していたクロック信号Ｃｋ２Ｂ’が立ち下がり、ＮＭＯＳトランジスタＮ１’のゲートがローレベルになるため、ＮＭＯＳトランジスタＮ１’がオフする。
【００５５】
この結果、出力端子Ｕ１はローレベル電位から遮断され、出力端子Ｕ１は浮遊状態（図２では、Ｚで示す）になる。
ここで、出力端子Ｕ１には寄生容量Ｃ１が存在し、出力端子Ｕ１が浮遊状態になった場合においても、この寄生容量Ｃ１の電荷保持作用によって、回路ブロックＢＬ１〜ＢＬ５全体の出力ＯＵＴＢはローレベルを維持することができ、逓倍クロックＯＵＴはハイレベルを維持することができる。
【００５６】
以下、他のクロック信号Ｃｋ３〜Ｃｋ１０に対しても、回路ブロックＢＬ２〜ＢＬ５により、同様の動作が繰り返される。
このため、逓倍クロックＯＵＴは、多相クロックＣｋ１〜Ｃｋ１０が順次立ち上がるごとに、ハイレベルとローレベルとの間の状態遷移を繰り返し、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の逓倍クロックＯＵＴを生成することができる。
【００５７】
このように、各回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５のレベル変化後に、その出力端子Ｕ１〜Ｕ５を浮遊状態にすることにより、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５を共通接続した場合においても、各回路ブロックＢＬ１〜ＢＬ５間の出力の干渉を防止しつつ、各回路ブロックＢＬ１〜ＢＬ５の出力を回路ブロックＢＬ１〜ＢＬ５全体の出力とすることができる。
この結果、多相クロックの相数が増えた場合においても、回路ブロックＢＬ１〜ＢＬ５を単に並列接続するだけで、逓倍クロックを生成することができ、各回路ブロックＢＬ１〜ＢＬ５からの出力を合成するために、多入力ＯＲ回路を用いる必要がなくなる。
【００５８】
このため、多相クロックの相数が増えた場合においても、トランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを用いて、クロックの高周波化を図ることができる。
また、多相クロックの相数が増えた場合においても、回路ブロックＢＬ１〜ＢＬ５を単に並列接続するだけでよく、各入力端子の対称構造を維持することが可能となることから、ジッタの増加を抑制しつつ、クロックの高周波化を図ることができる。
【００５９】
また、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを直接生成することが可能となることから、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスを生成するためのＲＳフリップフロップが不要となる。
このため、多相クロックＣｋ１〜Ｃｋ１０の入力端子数が増加した場合においても、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、多相クロックＣｋ１〜Ｃｋ１０の各相間での各回路ブロックＢＬ１〜ＢＬ５のミスマッチを低減して、ジッタを抑制することができる。
【００６０】
さらに、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを生成することにより、多相クロックＣｋ１〜Ｃｋ１０のデューティ比が５０％からずれた場合においても、逓倍クロックＯＵＴのデューティ比を５０％に維持することが可能となるとともに、逓倍クロックＯＵＴのデューティ比が０％を下回ったり、１００％を上回ったりして、パルスが消失することを防止することができる。
【００６１】
なお、回路ブロックＢＬ１〜ＢＬ５の出力端子Ｕ１〜Ｕ５を共通接続した際に、回路ブロックＢＬ１〜ＢＬ５間での出力の干渉を防止するために、インバータＩＶ１〜ＩＶ１０の各遅延量ｔを多相クロックの位相のずれ量（π／Ｎ）より小さく設定することが必要である。
次に、図１の多相クロック処理回路が適用されるクロック逓倍回路について説明する。
【００６２】
図３は、本発明の第１実施形態に係るクロック逓倍回路に適用されるＤＬＬ回路の構成例を示すブロック図である。
図３において、ＤＬＬ回路には、位相比較器ＰＤ、チャージポンプ回路ＣＰ、コンデンサＣ２および可変遅延回路Ｈ１〜Ｈ１０が設けられている。
ここで、可変遅延回路Ｈ１〜Ｈ１０は直列接続され、各可変遅延回路Ｈ１〜Ｈ１０からは多相クロックＣｋ１〜Ｃｋ１０が出力されるとともに、可変遅延回路Ｈ１〜Ｈ１０の初段には、図７の基準信号Ｓｒｅｆが入力され、可変遅延回路Ｈ１〜Ｈ１０の最終段の出力信号Ｃｋ１０は位相比較器ＰＤにフィードバックされる。
【００６３】
そして、位相比較器ＰＤにフィードバックされた信号Ｃｋ１０は、位相比較器ＰＤにて基準信号Ｓｒｅｆと比較され、信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路ＣＰに出力される。
チャージポンプ回路ＣＰでは、Ｕｐ信号が出力されると、コンデンサＣ２に電荷をチャージし、Ｄｏｗｎ信号が出力されると、コンデンサＣ２に蓄積されている電荷をデスチャージさせる。そして、コンデンサＣ２に蓄積されている電荷によって規定される電圧を、制御電圧Ｖｃとして各可変遅延回路Ｈ１〜Ｈ１０に出力する。
【００６４】
各可変遅延回路Ｈ１〜Ｈ１０は、制御電圧Ｖｃによって遅延量が変化し、各可変遅延回路Ｈ１〜Ｈ１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、信号Ｃｋ１０と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
この結果、図７に示すように、位相が１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
この図３のＤＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、図１の多相クロック処理回路の入力信号として用いることができる。
【００６５】
ここで、多相クロックＣｋ１〜Ｃｋ１０を生成するためにＤＬＬ回路を用いることにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
図４は、本発明の第２実施形態に係るクロック逓倍回路に適用されるＰＬＬ回路の構成例を示すブロック図、図５は、図４の電圧制御発振器の構成例を示す図である。
【００６６】
図４、５において、ＰＬＬ回路には、位相比較器１１、チャージポンプ回路１２および電圧制御発振器１３が設けられ、電圧制御発振器１３には、差動型可変遅延インバータＳＨ１〜ＳＨ５および差動型インバータＳＨ６〜ＳＨ１０が設けられている。
ここで、差動型可変遅延インバータＳＨ１〜ＳＨ５は縦続接続されるとともに、差動型可変遅延インバータＳＨ１〜ＳＨ５の最終段は差動型可変遅延インバータＳＨ１〜ＳＨ５の初段に接続されることにより、リングオシレータが構成されている。
【００６７】
また、各差動型可変遅延インバータＳＨ１〜ＳＨ５には、チャージポンプ回路１２から出力される制御電圧Ｖｃが入力され、この制御電圧Ｖｃに基づいて遅延量が制御される。
さらに、差動型可変遅延インバータＳＨ１の反転出力端子は、差動型インバータＳＨ６の非反転入力端子に接続され、差動型可変遅延インバータＳＨ１の非反転出力端子は、差動型インバータＳＨ６の反転入力端子に接続され、差動型可変遅延インバータＳＨ２の反転出力端子は、差動型インバータＳＨ７の非反転入力端子に接続され、差動型可変遅延インバータＳＨ２の非反転出力端子は、差動型インバータＳＨ７の反転入力端子に接続され、差動型可変遅延インバータＳＨ３の反転出力端子は、差動型インバータＳＨ８の非反転入力端子に接続され、差動型可変遅延インバータＳＨ３の非反転出力端子は、差動型インバータＳＨ８の反転入力端子に接続され、差動型可変遅延インバータＳＨ４の反転出力端子は、差動型インバータＳＨ９の非反転入力端子に接続され、差動型可変遅延インバータＳＨ４の非反転出力端子は、差動型インバータＳＨ９の反転入力端子に接続され、差動型可変遅延インバータＳＨ５の反転出力端子は、差動型インバータＳＨ１０の非反転出力端子に接続され、差動型可変遅延インバータＳＨ５の非反転出力端子は、差動型インバータＳＨ１０の反転出力端子に接続されている。
【００６８】
そして、差動型インバータＳＨ６〜ＳＨ１０の非反転出力端子からは、多相クロックＣｋ１〜Ｃｋ５が出力されるとともに、差動型インバータＳＨ６〜ＳＨ１０の反転出力端子からは、多相クロックＣｋ６〜Ｃｋ１０が出力される。
ここで、電圧制御発振器１３から出力される多相クロックＣｋ１〜Ｃｋ１０のいずれか１つのクロックが位相比較器１１に入力される。
また、位相比較器１１には、図７の基準信号Ｓｒｅｆが入力され、電圧制御発振器１３から入力された信号が基準信号Ｓｒｅｆと比較される。そして、電圧制御発振器１３から入力された信号と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路１２に出力される。
【００６９】
チャージポンプ回路１２は、Ｕｐ信号が出力されると、制御電圧Ｖｃを上昇させ、Ｄｏｗｎ信号が出力されると、制御電圧Ｖｃを下降させて、その制御電圧Ｖｃを電圧制御発振器１３に出力する。
電圧制御発振器１３では、制御電圧Ｖｃによって差動型可変遅延インバータＳＨ１〜ＳＨ５の遅延量が変化し、差動型インバータＳＨ６〜ＳＨ１０から出力される多相クロックＣｋ１〜Ｃｋ１０は、電圧制御発振器１３から出力される信号と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
【００７０】
この結果、図７に示すように、位相が１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
なお、この図７のＰＬＬ回路で生成された多相クロックＣｋ１〜Ｃｋ１０は、図１の多相クロック処理回路の入力信号として用いることができる。
このように、多相クロックＣｋ１〜Ｃｋ１０を生成するためにＰＬＬ回路を用いることにより、位相のずれ量が均一な多相クロックを容易に生成することができる。
【００７１】
なお、上述した実施形態では、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジを用いて、逓倍クロックＯＵＴを生成する方法について説明したが、多相クロックＣｋ１〜Ｃｋ１０の立ち下がりエッジを用いて、逓倍クロックＯＵＴを生成するようにしてもよい。
また、多相クロックの立ち上がりエッジおよび立ち下がりエッジの両方を用いて逓倍クロックを生成するようにしてもよく、これにより、２Ｎ相の多相クロックを用いることなく、Ｎ相の多相クロックを用いるだけで、Ｎ逓倍の逓倍クロックを生成することが可能となる（ただし、Ｎが奇数のときに限る）。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、多相クロックから逓倍クロックを直接生成することが可能となり、ＲＳフリップフロップおよび多入力ＯＲ回路を用いる必要がなくなることから、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る多相クロック処理回路の構成を示す図である。
【図２】本発明の一実施形態に係る多相クロック処理回路の動作を示すタイミングチャートである。
【図３】本発明の第１実施形態に係るクロック逓倍回路に適用されるＤＬＬ回路の構成例を示すブロック図である。
【図４】本発明の第２実施形態に係るクロック逓倍回路に適用されるＰＬＬ回路の構成例を示すブロック図である。
【図５】図４の電圧制御発振器の構成例を示す図である。
【図６】従来のクロック逓倍回路に用いられるクロック論理合成回路の構成例を示す図である。
【図７】クロック逓倍回路に用いられる多相クロックの一例を示す図である。
【図８】従来の逓倍クロックの生成に用いられるノン・オーバーラップ・パルスの一例を示す図である。
【符号の説明】
Ｐ１〜Ｐ５、Ｐ１’〜Ｐ５’ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ５、Ｎ１’〜Ｎ５’ ＮＭＯＳトランジスタ
ＩＶ１〜ＩＶ１０、ＩＶｏ インバータ
Ｃ１ 寄生容量
ＢＬ１〜ＢＬ５ 回路ブロック
ＰＤ、１１ 位相比較器
ＣＰ、１２ チャージポンプ回路
Ｃ２ コンデンサ
Ｈ１〜Ｈ１０ 遅延回路
１３ 電圧制御発振器
ＳＨ１〜Ｓ５ 差動型可変遅延インバータ
ＳＨ６〜Ｓ１０ 差動型インバータ
Claims (6)
- 出力端子に設けられた電荷蓄積部と、
多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をローレベル電位に導通させる第２スイッチング素子とを備え、
前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ複数並列接続され、
前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする多相クロック処理回路であって、
前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、
２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、
２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする多相クロック処理回路。 - 前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする請求項１記載の多相クロック処理回路。
- 前記第１スイッチング素子は、
前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、
前記第２スイッチング素子は、
前記ローレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、
前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする請求項１または２記載の多相クロック処理回路。 - 多相クロックを生成する多相クロック生成回路と、
前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、
前記多相クロック処理回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をローレベル電位に導通させる第２スイッチング素子とを備え、
前記第１スイッチング素子および前記第２スイッチング素子がそれぞれ複数並列接続され、
前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とするクロック逓倍回路であって、
前記第１スイッチング素子および前記第２スイッチング素子がそれぞれＮ個ずつ並列接続され、
２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、
２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とするクロック逓倍回路。 - 前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする請求項４記載のクロック逓倍回路。
- 前記第１スイッチング素子は、
前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、
前記第２スイッチング素子は、
前記ローレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、
前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする請求項４または５記載のクロック逓倍回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392663A JP3922019B2 (ja) | 2001-12-25 | 2001-12-25 | 多相クロック処理回路およびクロック逓倍回路 |
| TW091136710A TWI228212B (en) | 2001-12-25 | 2002-12-19 | Multi-phase clock processing circuit and clock frequency-multiplication circuit |
| CNB021570833A CN1251043C (zh) | 2001-12-25 | 2002-12-24 | 多相时钟处理电路和时钟倍频电路 |
| US10/330,017 US6967512B2 (en) | 2001-12-25 | 2002-12-26 | Multiphase-clock processing circuit and clock multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392663A JP3922019B2 (ja) | 2001-12-25 | 2001-12-25 | 多相クロック処理回路およびクロック逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003198340A JP2003198340A (ja) | 2003-07-11 |
| JP3922019B2 true JP3922019B2 (ja) | 2007-05-30 |
Family
ID=19188666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001392663A Expired - Fee Related JP3922019B2 (ja) | 2001-12-25 | 2001-12-25 | 多相クロック処理回路およびクロック逓倍回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6967512B2 (ja) |
| JP (1) | JP3922019B2 (ja) |
| CN (1) | CN1251043C (ja) |
| TW (1) | TWI228212B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4095016B2 (ja) * | 2003-11-28 | 2008-06-04 | 株式会社アドバンテスト | 発振器、周波数逓倍器、及び試験装置 |
| KR100709438B1 (ko) * | 2004-09-20 | 2007-04-18 | 주식회사 하이닉스반도체 | 내부 클럭 발생 장치 |
| WO2008059631A1 (fr) * | 2006-11-17 | 2008-05-22 | Panasonic Corporation | Système de déphasage de niveau à phases multiples |
| JP2009021870A (ja) * | 2007-07-12 | 2009-01-29 | Sony Corp | 信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法 |
| JP5893958B2 (ja) * | 2011-03-31 | 2016-03-23 | ローム株式会社 | 半導体装置、及び電子機器 |
| JP7119757B2 (ja) * | 2018-08-21 | 2022-08-17 | 富士通株式会社 | パルス位置変調回路及び送信回路 |
| US10411680B1 (en) * | 2018-09-05 | 2019-09-10 | Realtek Semiconductor Corp. | Frequency tripler and method thereof |
| CN110214417B (zh) * | 2019-04-18 | 2023-05-02 | 香港应用科技研究院有限公司 | 50％占空比正交输入正交输出(qiqo)3分频电路 |
| CN115437449B (zh) * | 2021-06-02 | 2024-01-26 | 合肥格易集成电路有限公司 | 时钟升压电路、片上高压生成电路和电子装置 |
| GB2599809A (en) * | 2021-11-12 | 2022-04-13 | Univ Of Twente | An apparatus comprising a local oscillator for driving a mixer |
| CN116505928B (zh) * | 2023-06-28 | 2023-09-22 | 牛芯半导体(深圳)有限公司 | 应用于tx时钟的缓冲器电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
| IT1228509B (it) * | 1988-10-28 | 1991-06-19 | Sgs Thomson Microelectronics | Dispositivo per generare una tensione di alimentazione flottante per un circuito bootstrap capacitivo |
| US4992676A (en) * | 1989-05-01 | 1991-02-12 | Motorola, Inc. | Output buffer having distributed stages to reduce switching noise |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| US5296766A (en) * | 1992-06-04 | 1994-03-22 | Sharp Microelectronics Technology, Inc. | CMOS circuit with crowbar limiting function |
| US5463337A (en) | 1993-11-30 | 1995-10-31 | At&T Corp. | Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein |
| KR100214559B1 (ko) | 1997-02-20 | 1999-08-02 | 구본준 | 주파수 배가기 |
| JP3678541B2 (ja) | 1997-06-12 | 2005-08-03 | 富士通株式会社 | 位相補正回路、位相補正ｄｌｌ回路、多位相クロック生成ｄｌｌ回路及び半導体装置 |
| JPH11346145A (ja) * | 1998-05-29 | 1999-12-14 | Nec Corp | 多相クロック生成回路及び方法 |
| JP2001209454A (ja) | 2000-01-27 | 2001-08-03 | Sony Corp | クロック生成回路 |
| US6417714B1 (en) * | 2000-03-30 | 2002-07-09 | Inter Corporation | Method and apparatus for obtaining linear code-delay response from area-efficient delay cells |
-
2001
- 2001-12-25 JP JP2001392663A patent/JP3922019B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-19 TW TW091136710A patent/TWI228212B/zh not_active IP Right Cessation
- 2002-12-24 CN CNB021570833A patent/CN1251043C/zh not_active Expired - Fee Related
- 2002-12-26 US US10/330,017 patent/US6967512B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1428678A (zh) | 2003-07-09 |
| JP2003198340A (ja) | 2003-07-11 |
| TWI228212B (en) | 2005-02-21 |
| US20030137333A1 (en) | 2003-07-24 |
| US6967512B2 (en) | 2005-11-22 |
| TW200301417A (en) | 2003-07-01 |
| CN1251043C (zh) | 2006-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6791386B2 (en) | Clock controlling method and circuit with a multi-phase multiplication clock generating circuit | |
| KR100493046B1 (ko) | 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법 | |
| JP2010213308A (ja) | 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法 | |
| JP3922019B2 (ja) | 多相クロック処理回路およびクロック逓倍回路 | |
| JP2001339280A (ja) | タイミング差分割回路と信号制御方法及び装置 | |
| TWI392209B (zh) | 電荷泵電路以及其相關方法 | |
| US7123063B2 (en) | Supply tracking clock multiplier | |
| KR100613059B1 (ko) | 지연 동기 루프 | |
| JP2013078129A (ja) | 周波数調整装置及びそれを含むｄｌｌ回路 | |
| JP4013572B2 (ja) | 出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードｏｒ回路、ワイヤードａｎｄ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路 | |
| JP3849485B2 (ja) | パルス処理回路および周波数逓倍回路 | |
| JP3717290B2 (ja) | 集積回路装置 | |
| US20130135020A1 (en) | Multi-phase clock signal generation circuits | |
| KR20070071142A (ko) | 지연 고정 루프 기반의 주파수 체배기 | |
| KR100408101B1 (ko) | Ｄｌｌ 회로 및 ｄｌｌ 제어방법 | |
| KR19990042341A (ko) | 클럭 동기 지연 회로와 결합된 지연 동기 루프(ｄｌｌ) | |
| KR100937716B1 (ko) | 지연 고정 루프 기반의 주파수 체배 장치 및 방법 | |
| US7920002B2 (en) | Pulse synthesis circuit | |
| CN114826221A (zh) | 时钟生成电路以及包括时钟生成电路的电压生成电路 | |
| JPH05324868A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061006 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061013 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061229 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |