JP2001339280A - タイミング差分割回路と信号制御方法及び装置 - Google Patents
タイミング差分割回路と信号制御方法及び装置Info
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- 238000000034 method Methods 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 238000001514 detection method Methods 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims 1
- 208000024891 symptom Diseases 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 53
- 238000010586 diagram Methods 0.000 description 33
- 101150110971 CIN7 gene Proteins 0.000 description 10
- 101150110298 INV1 gene Proteins 0.000 description 10
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 10
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 10
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 10
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 8
- 238000000605 extraction Methods 0.000 description 6
- 101000596404 Homo sapiens Neuronal vesicle trafficking-associated protein 1 Proteins 0.000 description 5
- 101000891649 Homo sapiens Transcription elongation factor A protein-like 1 Proteins 0.000 description 5
- 230000002194 synthesizing effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 102100028252 Brain acid soluble protein 1 Human genes 0.000 description 2
- 101710169754 CD-NTase-associated protein 12 Proteins 0.000 description 2
- 101710169705 CD-NTase-associated protein 13 Proteins 0.000 description 2
- 101100494563 Colletotrichum gloeosporioides CAP22 gene Proteins 0.000 description 2
- 101000935689 Homo sapiens Brain acid soluble protein 1 Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101710180456 CD-NTase-associated protein 4 Proteins 0.000 description 1
- 102100026548 Caspase-8 Human genes 0.000 description 1
- 101000793784 Dictyostelium discoideum F-actin-capping protein subunit beta Proteins 0.000 description 1
- 101000979748 Homo sapiens Protein NDRG1 Proteins 0.000 description 1
- -1 MP12 Proteins 0.000 description 1
- 102100024980 Protein NDRG1 Human genes 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
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- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
Abstract
(57)【要約】
【課題】高速性、小面積を実現し、かつ広帯域動作可能
なタイミング差分割回路の提供。 【解決手段】第1の入力信号と第2の入力信号とに基づ
き、第1のゲート信号と第2のゲート信号とを生成して出
力する論理回路Ｌ1と、第1の電源と内部ノード間に接続
され、前記第1のゲート信号が制御端子に入力される第1
のスイッチ素子と、を備え、第2のスイッチ素子と第1の
定電流源よりなる第1の直列回路と、第3のスイッチ素子
及び第2の定電流源よりなる第2の直列回路とが、前記内
部ノードと第2の電源間に並列に接続され、前記第2、及
び第3のスイッチ素子の制御端子には、前記第1、及び第
2のゲート信号がそれぞれ接続され、制御信号によって
前記内部ノードへの接続がそれぞれ制御されるＭＯＳキ
ャパシタ群と、前記内部ノードに入力端が接続され前記
内部ノード電位としきい値電圧の大小から出力信号の値
が規定されるバッファ回路と、備え、前記論理回路から
出力される前記第1、及び第2のゲート信号がともにアク
ティブ状態となり前記第2、及び第3のスイッチ素子が同
時にオンするオーバラップ期間が、調整自在とされる。
なタイミング差分割回路の提供。 【解決手段】第1の入力信号と第2の入力信号とに基づ
き、第1のゲート信号と第2のゲート信号とを生成して出
力する論理回路Ｌ1と、第1の電源と内部ノード間に接続
され、前記第1のゲート信号が制御端子に入力される第1
のスイッチ素子と、を備え、第2のスイッチ素子と第1の
定電流源よりなる第1の直列回路と、第3のスイッチ素子
及び第2の定電流源よりなる第2の直列回路とが、前記内
部ノードと第2の電源間に並列に接続され、前記第2、及
び第3のスイッチ素子の制御端子には、前記第1、及び第
2のゲート信号がそれぞれ接続され、制御信号によって
前記内部ノードへの接続がそれぞれ制御されるＭＯＳキ
ャパシタ群と、前記内部ノードに入力端が接続され前記
内部ノード電位としきい値電圧の大小から出力信号の値
が規定されるバッファ回路と、備え、前記論理回路から
出力される前記第1、及び第2のゲート信号がともにアク
ティブ状態となり前記第2、及び第3のスイッチ素子が同
時にオンするオーバラップ期間が、調整自在とされる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号の制御方法及
びその装置に関する。
びその装置に関する。
【０００２】
【従来の技術】従来のタイミング差を分割（内分、補
間）する信号制御方法は、文献１（特願平０９−１５７
０２８号（特開平１１−４１４５号公報））に記載され
ているように、クロック信号の逓倍等の用途に用いられ
ている。
間）する信号制御方法は、文献１（特願平０９−１５７
０２８号（特開平１１−４１４５号公報））に記載され
ているように、クロック信号の逓倍等の用途に用いられ
ている。
【０００３】例えば、文献２（ＩＳＳＣＣ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．
２１６−２１７，Ｆｅｂ．１９９６、ＵＳＰ５，４２
２，８３５、ＵＳＰ５，５３０，８３７）には、図２４
に示すような、クロック信号逓倍回路が開示されてい
る。
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．
２１６−２１７，Ｆｅｂ．１９９６、ＵＳＰ５，４２
２，８３５、ＵＳＰ５，５３０，８３７）には、図２４
に示すような、クロック信号逓倍回路が開示されてい
る。
【０００４】図２４を参照すると、このクロック信号逓
倍回路は、４逓倍の場合、４組の遅延回路３０１、３０
２、３０３、３０４と、位相比較器３０９と、計数器３
１０とから構成されている。
倍回路は、４逓倍の場合、４組の遅延回路３０１、３０
２、３０３、３０４と、位相比較器３０９と、計数器３
１０とから構成されている。
【０００５】第１〜第４の遅延回路３０１、３０２、３
０３、３０４は、それぞれ、第１〜第４の切替器３０５
〜３０８によって、出力端子が選択され、第１〜第４の
遅延回路遅延回路３０１〜３０４は直列に接続される。
０３、３０４は、それぞれ、第１〜第４の切替器３０５
〜３０８によって、出力端子が選択され、第１〜第４の
遅延回路遅延回路３０１〜３０４は直列に接続される。
【０００６】外部から第１に遅延回路２０１に入力され
る第１のクロック３１１と、第１〜第４の遅延回路列３
０１〜３０４を通過した第５のクロック３１５とが位相
比較器３０９で比較され、その比較結果に基いて、ＵＰ
信号３１６またはＤＯＷＮ信号３１７が計数器３１０に
転送され、計数器３１０から第１〜第４の切替器３０５
〜３０８に制御信号３１８が出力され、第１のクロック
３１１と第５のクロック３１５の位相が互いに等しくな
るように調整される。
る第１のクロック３１１と、第１〜第４の遅延回路列３
０１〜３０４を通過した第５のクロック３１５とが位相
比較器３０９で比較され、その比較結果に基いて、ＵＰ
信号３１６またはＤＯＷＮ信号３１７が計数器３１０に
転送され、計数器３１０から第１〜第４の切替器３０５
〜３０８に制御信号３１８が出力され、第１のクロック
３１１と第５のクロック３１５の位相が互いに等しくな
るように調整される。
【０００７】ここで、４組の遅延回路３０１〜３０４の
遅延時間は等しく調整されるため、その遅延時間も等し
くなり、第１のクロック３１１、第２のクロック３１
２、第３のクロック３１３、第４のクロック３１４のタ
イミング差は等しく、そのタイミング差は、クロック周
期ｔＣＫの１／４になる。
遅延時間は等しく調整されるため、その遅延時間も等し
くなり、第１のクロック３１１、第２のクロック３１
２、第３のクロック３１３、第４のクロック３１４のタ
イミング差は等しく、そのタイミング差は、クロック周
期ｔＣＫの１／４になる。
【０００８】したがって、第１のクロック３１１、第２
のクロック３１２、第３のクロック３１３、第４のクロ
ック３１４を合成することにより、４逓倍のクロックを
得る。
のクロック３１２、第３のクロック３１３、第４のクロ
ック３１４を合成することにより、４逓倍のクロックを
得る。
【０００９】また、クロック信号を逓倍する回路として
は、位相同期ループ（ＰＬＬ）が用いられている。図２
５は、ＰＬＬ回路の一例を示す図である。図２５に示す
ように、ＰＬＬでは、電圧制御発信器３２２からの出力
が分周器３２３を用いて分周され、その分周信号と外部
クロック３２４とが位相比較器３１９で比較され、その
比較結果がＵＰ（アップ）信号３２５またはＤＯＷＮ
（ダウン）信号３２６としてチャージポンプ３２０及び
ループフィルタ３２１を介して電圧制御発信器３２２に
入力され、その信号によって電圧制御発信器３２２が制
御され、電圧制御発信器３２２の出力を分周したクロッ
クが、外部クロック３２４と等しい周波数になるように
調節される。これにより、電圧制御発信器３２２は、分
周数の逆倍数の逓倍クロック３２７を出力する。
は、位相同期ループ（ＰＬＬ）が用いられている。図２
５は、ＰＬＬ回路の一例を示す図である。図２５に示す
ように、ＰＬＬでは、電圧制御発信器３２２からの出力
が分周器３２３を用いて分周され、その分周信号と外部
クロック３２４とが位相比較器３１９で比較され、その
比較結果がＵＰ（アップ）信号３２５またはＤＯＷＮ
（ダウン）信号３２６としてチャージポンプ３２０及び
ループフィルタ３２１を介して電圧制御発信器３２２に
入力され、その信号によって電圧制御発信器３２２が制
御され、電圧制御発信器３２２の出力を分周したクロッ
クが、外部クロック３２４と等しい周波数になるように
調節される。これにより、電圧制御発信器３２２は、分
周数の逆倍数の逓倍クロック３２７を出力する。
【００１０】しかしながら、図２４に示す回路では、直
列接続した遅延回路列を通過した信号と外部クロックと
を数十回以上比較し、比較の毎に徐々に遅延差、位相差
を補正するというものである。
列接続した遅延回路列を通過した信号と外部クロックと
を数十回以上比較し、比較の毎に徐々に遅延差、位相差
を補正するというものである。
【００１１】また図２５に示すＰＬＬ回路では、電圧制
御発信器３２２の出力を分周したクロックが外部クロッ
ク３２４と等しい周波数になるように数十回以上調整し
て徐々に遅延差、位相差を補正する構成であるため、逓
倍されたクロックを得るまでに数十クロック以上待つ必
要があり、高速性に欠ける、という問題があった。
御発信器３２２の出力を分周したクロックが外部クロッ
ク３２４と等しい周波数になるように数十回以上調整し
て徐々に遅延差、位相差を補正する構成であるため、逓
倍されたクロックを得るまでに数十クロック以上待つ必
要があり、高速性に欠ける、という問題があった。
【００１２】図２４及び図２５に示す回路は、基本的に
クロック制御にしか用いることができず、信号の遅延度
を可変する遅延回路として用いることは不可能であっ
た。
クロック制御にしか用いることができず、信号の遅延度
を可変する遅延回路として用いることは不可能であっ
た。
【００１３】これらの問題点を解決し、高速性を実現
し、かつ可変遅延回路としても利用可能なクロック信号
の制御方法及びその装置を提供することを目的として、
本発明者は、特願平０９−１５７０２８号において、以
下に説明するような回路構成を提案している。以下、従
来例（特願平０９−１５７０２８号）に記載されるクロ
ック制御回路について、図を参照して説明する。
し、かつ可変遅延回路としても利用可能なクロック信号
の制御方法及びその装置を提供することを目的として、
本発明者は、特願平０９−１５７０２８号において、以
下に説明するような回路構成を提案している。以下、従
来例（特願平０９−１５７０２８号）に記載されるクロ
ック制御回路について、図を参照して説明する。
【００１４】図４は、特願平０９−１５７０２８の構成
を示す図である。図４に示す回路は、外部クロックを逓
倍するものであって、外部クロック１を多相のクロック
３に分周し、分周された多相クロック３の異なる位相パ
ルスエッジの入力タイミング差を分割する、或いは、そ
の分割した相の異なるクロック９ｃを多重化し、外部ク
ロック１の相を倍増するものである。分周器２と、多相
クロック逓倍回路５と、クロック合成回路８とを有して
いる。分周器２は、外部クロック１を多相のクロック３
に分周する。また多相クロック逓倍回路５は、多相クロ
ック３のうち異なる位相クロックの異なる相のパルスを
ｎ分割するタイミング差分割回路４ａと、同じ相のパル
スをｎ分割するタイミング差分割回路４ａと、ｎ分割さ
れた異なる相のパルス９ｃを多重化する多重化回路４ｂ
とを有し、多相のクロック９ａを出力する。
を示す図である。図４に示す回路は、外部クロックを逓
倍するものであって、外部クロック１を多相のクロック
３に分周し、分周された多相クロック３の異なる位相パ
ルスエッジの入力タイミング差を分割する、或いは、そ
の分割した相の異なるクロック９ｃを多重化し、外部ク
ロック１の相を倍増するものである。分周器２と、多相
クロック逓倍回路５と、クロック合成回路８とを有して
いる。分周器２は、外部クロック１を多相のクロック３
に分周する。また多相クロック逓倍回路５は、多相クロ
ック３のうち異なる位相クロックの異なる相のパルスを
ｎ分割するタイミング差分割回路４ａと、同じ相のパル
スをｎ分割するタイミング差分割回路４ａと、ｎ分割さ
れた異なる相のパルス９ｃを多重化する多重化回路４ｂ
とを有し、多相のクロック９ａを出力する。
【００１５】クロック合成回路８は、多重化回路４ｂか
ら出力される多相クロック９ａを合成して単相のクロッ
ク９ｂを生成する。タイミング差分割回路４ａは並列接
続されている。
ら出力される多相クロック９ａを合成して単相のクロッ
ク９ｂを生成する。タイミング差分割回路４ａは並列接
続されている。
【００１６】外部クロック１を分周器２で多相のクロッ
ク３に分周し、分周された多相クロック３の異なる位相
パルスエッジの入力タイミング差をタイミング差分割回
路４ａにより分割し、分割した相の異なるクロック９ｃ
を多重化して外部クロック１を逓倍する。これにより、
多相クロックの相が倍増される。
ク３に分周し、分周された多相クロック３の異なる位相
パルスエッジの入力タイミング差をタイミング差分割回
路４ａにより分割し、分割した相の異なるクロック９ｃ
を多重化して外部クロック１を逓倍する。これにより、
多相クロックの相が倍増される。
【００１７】図５は、図４に示した多相クロック逓倍回
路５として、２相クロック逓倍回路の構成の一例を示す
図である。外部クロック１０５を２分周し、これを２倍
周した２相のクロックを出力するものである。
路５として、２相クロック逓倍回路の構成の一例を示す
図である。外部クロック１０５を２分周し、これを２倍
周した２相のクロックを出力するものである。
【００１８】図５において、分周器１０１は、外部クロ
ック１０５を２分周して、２相のクロックＤ1、Ｄ2を生
成する。２相クロック逓倍回路（多相クロック逓倍回
路）１０２1〜１０２nは、複数直列接続されている。複
数の二相クロック逓倍回路１０２1〜１０２nは、分周さ
れた多相クロックＤ1、Ｄ2（図４の３）の異なる位相パ
ルスエッジの入力タイミング差を分割し、初段の二相ク
ロック逓倍回路１０２1は、分周器１０１からの２相ク
ロックＤ1、Ｄ2を倍周した二相のクロック信号Ｄ１1、
Ｄ１2を生成し、同様にして、二相クロック逓倍回路１
０２2、１０２3〜１０２n-1もそれぞれ前段のクロック
Ｄ２1、Ｄ２2を次々に倍周し、最終段の二相クロック逓
倍回路１０２nより、外部クロック１０５を２ｎ逓倍し
た二相のクロックＤn1、Ｄn2を得る。
ック１０５を２分周して、２相のクロックＤ1、Ｄ2を生
成する。２相クロック逓倍回路（多相クロック逓倍回
路）１０２1〜１０２nは、複数直列接続されている。複
数の二相クロック逓倍回路１０２1〜１０２nは、分周さ
れた多相クロックＤ1、Ｄ2（図４の３）の異なる位相パ
ルスエッジの入力タイミング差を分割し、初段の二相ク
ロック逓倍回路１０２1は、分周器１０１からの２相ク
ロックＤ1、Ｄ2を倍周した二相のクロック信号Ｄ１1、
Ｄ１2を生成し、同様にして、二相クロック逓倍回路１
０２2、１０２3〜１０２n-1もそれぞれ前段のクロック
Ｄ２1、Ｄ２2を次々に倍周し、最終段の二相クロック逓
倍回路１０２nより、外部クロック１０５を２ｎ逓倍し
た二相のクロックＤn1、Ｄn2を得る。
【００１９】クロック合成回路１０３は、最終段の二相
クロック逓倍回路１０２nから出力される２ｎ逓倍の二
相クロックＤn1、Ｄn2を合成し、逓倍したクロック１０
７を出力する。
クロック逓倍回路１０２nから出力される２ｎ逓倍の二
相クロックＤn1、Ｄn2を合成し、逓倍したクロック１０
７を出力する。
【００２０】また周期検知回路１０４（図４の６）は、
外部クロック１０５を入力として、各二相クロック逓倍
回路１０２1〜１０２nに含まれるタイミング差分割回路
のクロック周期依存を補正して負荷を調整するための制
御信号１０６（図４の７）を各二相クロック逓倍回路１
０２1〜１０２nに出力する。
外部クロック１０５を入力として、各二相クロック逓倍
回路１０２1〜１０２nに含まれるタイミング差分割回路
のクロック周期依存を補正して負荷を調整するための制
御信号１０６（図４の７）を各二相クロック逓倍回路１
０２1〜１０２nに出力する。
【００２１】周期検知回路１０４は、固定された段数の
リングオシレータとカウンタから構成され、外部クロッ
ク１０５の周期中のリングオシレータ発振回数をカウン
タでカウントし、そのカウント数に応じて制御信号１０
５を出力する。
リングオシレータとカウンタから構成され、外部クロッ
ク１０５の周期中のリングオシレータ発振回数をカウン
タでカウントし、そのカウント数に応じて制御信号１０
５を出力する。
【００２２】二相クロック逓倍回路１０２１〜１０２n
は、周期検知回路１０４からの制御信号１０６により、
特性のばらつきが解消される。
は、周期検知回路１０４からの制御信号１０６により、
特性のばらつきが解消される。
【００２３】図５に示す回路では、図６に示すように、
外部クロック１０５を１／２分周器１０１で分周し、二
相のクロックＤ1、Ｄ2を生成し、このクロックＤ1、Ｄ2
を初段の二相クロック逓倍回路１０２１で倍周し二相の
クロックＤ１1、Ｄ１2を生成する。同様の過程を二相ク
ロック逓倍回路１０２2〜１０２nにて繰り返し、最終段
の二相クロック逓倍回路１０２nより最終的に２ｎ逓倍
した二相クロックＤn1、Ｄn2を得る。
外部クロック１０５を１／２分周器１０１で分周し、二
相のクロックＤ1、Ｄ2を生成し、このクロックＤ1、Ｄ2
を初段の二相クロック逓倍回路１０２１で倍周し二相の
クロックＤ１1、Ｄ１2を生成する。同様の過程を二相ク
ロック逓倍回路１０２2〜１０２nにて繰り返し、最終段
の二相クロック逓倍回路１０２nより最終的に２ｎ逓倍
した二相クロックＤn1、Ｄn2を得る。
【００２４】このクロックＤn1、Ｄn2をクロック合成回
路１０３で合成し、逓倍クロック１０７を得る。
路１０３で合成し、逓倍クロック１０７を得る。
【００２５】図６に示す例の場合、ｎ＝４に設定したも
のであり、逓倍クロック１０７は、外部クロック１０５
と同一の周期をもち、外部クロック１０５を２ｎ逓倍
（＝８逓倍）した信号として得られるように設定されて
いる。なお、ｎ＝４の場合に限定されるものではなく、
ｎは所望の整数に設定すればよい。
のであり、逓倍クロック１０７は、外部クロック１０５
と同一の周期をもち、外部クロック１０５を２ｎ逓倍
（＝８逓倍）した信号として得られるように設定されて
いる。なお、ｎ＝４の場合に限定されるものではなく、
ｎは所望の整数に設定すればよい。
【００２６】図７は、図５に示す二相クロック逓倍回路
５の構成を示す図である。図５に示す複数組の二相クロ
ック逓倍回路１０２1〜１０２nは同一構成のものであ
り、最終段の二相クロック逓倍回路１０２nを例にとっ
て説明する。また二相クロック逓倍器102-nの構成は、
ｎ＝４に設定した場合のものである。
５の構成を示す図である。図５に示す複数組の二相クロ
ック逓倍回路１０２1〜１０２nは同一構成のものであ
り、最終段の二相クロック逓倍回路１０２nを例にとっ
て説明する。また二相クロック逓倍器102-nの構成は、
ｎ＝４に設定した場合のものである。
【００２７】二相クロック逓倍回路１０２nは、並列接
続された第１乃至第４のタイミング差分割回路１０８〜
１１１と、第１、第２の多重化回路１１２、１１３とを
備えて構成されている。第１乃至第４のタイミング差分
割回路１０８〜１１１は、二相のクロックＤ(n-1)1、Ｄ
(n-1)2が２つの入力端に入力される。制御信号１０６及
び相補関係のタイミング差分割回路１０８〜１１１から
の４相のクロックＰ1、Ｐ2、Ｐ3、Ｐ4が帰還入力される
ようになっている。
続された第１乃至第４のタイミング差分割回路１０８〜
１１１と、第１、第２の多重化回路１１２、１１３とを
備えて構成されている。第１乃至第４のタイミング差分
割回路１０８〜１１１は、二相のクロックＤ(n-1)1、Ｄ
(n-1)2が２つの入力端に入力される。制御信号１０６及
び相補関係のタイミング差分割回路１０８〜１１１から
の４相のクロックＰ1、Ｐ2、Ｐ3、Ｐ4が帰還入力される
ようになっている。
【００２８】また、第１、第２の多重化回路１１２、１
１３は、第１乃至第４のタイミング差分割回路１０８〜
１１１からの二相のクロックＰ1、Ｐ3と、Ｐ2、Ｐ4を入
力として多重化し、二相のクロックＤn1、Ｄn2を生成す
る。
１３は、第１乃至第４のタイミング差分割回路１０８〜
１１１からの二相のクロックＰ1、Ｐ3と、Ｐ2、Ｐ4を入
力として多重化し、二相のクロックＤn1、Ｄn2を生成す
る。
【００２９】次に図７に示した二相クロック逓倍回路の
動作について図８を用いて説明する。
動作について図８を用いて説明する。
【００３０】二相クロック逓倍回路１０２nには、前段
からの２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2およ
び周期検知回路１０４からの制御信号１０６が入力さ
れ、倍周した二相クロックＤｎ1とＤｎ2を出力する。
からの２相クロックＤ（ｎ−１）1とＤ（ｎ−１）2およ
び周期検知回路１０４からの制御信号１０６が入力さ
れ、倍周した二相クロックＤｎ1とＤｎ2を出力する。
【００３１】二相クロック逓倍回路１０２nでは、２相
クロックＤ（ｎ−１）1とＤ（ｎ−１）2と制御信号１０
６は、４組のタイミング差分割回路１０８〜１１１のす
べてに入力され、クロックＰ1〜Ｐ4は４組のタイミング
差分割回路１０８〜１１１４から出力され、クロックＰ
1〜Ｐ4は対応する各タイミング差分割回路１０８〜１１
１に帰還入力される。
クロックＤ（ｎ−１）1とＤ（ｎ−１）2と制御信号１０
６は、４組のタイミング差分割回路１０８〜１１１のす
べてに入力され、クロックＰ1〜Ｐ4は４組のタイミング
差分割回路１０８〜１１１４から出力され、クロックＰ
1〜Ｐ4は対応する各タイミング差分割回路１０８〜１１
１に帰還入力される。
【００３２】図８に示すように、クロックＰ1の立上が
りは、クロックＤ（ｎ−１）1の立上がりからタイミン
グ差分割回路１０８の内部遅延時分の遅れで決定され
る。
りは、クロックＤ（ｎ−１）1の立上がりからタイミン
グ差分割回路１０８の内部遅延時分の遅れで決定され
る。
【００３３】クロックＰ2の立上がりは、クロックＤ
（ｎ−１）1の立上がりとクロックＤ（ｎ−１）2の立上
がりのタイミング差の分割と内部遅延分の遅れで決定さ
れる。
（ｎ−１）1の立上がりとクロックＤ（ｎ−１）2の立上
がりのタイミング差の分割と内部遅延分の遅れで決定さ
れる。
【００３４】クロックＰ3の立上がりは、クロックＤ
（ｎ−１）2の立上がりからの内部遅延分の遅れで決定
される。クロックＰ4の立上がりは、クロックＤ（ｎ−
１）2の立上がりとクロックＤ（ｎ−１）1の立上がりの
タイミング差の分割と内部遅延分の遅れにより決定され
る。
（ｎ−１）2の立上がりからの内部遅延分の遅れで決定
される。クロックＰ4の立上がりは、クロックＤ（ｎ−
１）2の立上がりとクロックＤ（ｎ−１）1の立上がりの
タイミング差の分割と内部遅延分の遅れにより決定され
る。
【００３５】また、クロックＰ2は、タイミング差分割
回路１０８に入力されクロックＰ1の立下がりを制御す
る。クロックＰ3は、タイミング分割器１０９に入力さ
れクロックＰ2の立ち下がりを制御する。クロックＰ4
は、タイミング分割器１１０に入力しクロックＰ3の立
ち下がりを制御する。クロックＰ1は、タイミング分割
器１１１に入力されクロックＰ4の立ち下がりを制御す
る。
回路１０８に入力されクロックＰ1の立下がりを制御す
る。クロックＰ3は、タイミング分割器１０９に入力さ
れクロックＰ2の立ち下がりを制御する。クロックＰ4
は、タイミング分割器１１０に入力しクロックＰ3の立
ち下がりを制御する。クロックＰ1は、タイミング分割
器１１１に入力されクロックＰ4の立ち下がりを制御す
る。
【００３６】したがって、クロックＰ1、Ｐ2、Ｐ3、Ｐ4
は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2
と等しく、ほぼデューティー２５％の４相の信号とな
る。
は、その周期がクロックＤ（ｎ−１）1とＤ（ｎ−１）2
と等しく、ほぼデューティー２５％の４相の信号とな
る。
【００３７】さらにクロックＰ1とＰ3は、多重化回路１
１２に入力されて多重化され、クロック信号Ｄｎ1とし
て出力される。
１２に入力されて多重化され、クロック信号Ｄｎ1とし
て出力される。
【００３８】クロックＰ2とＰ4は、多重化回路１１３に
入力されて多重化され、クロック信号Ｄｎ２として出力
される。
入力されて多重化され、クロック信号Ｄｎ２として出力
される。
【００３９】クロックＤｎ1とＤｎ2は、その周期がクロ
ックＤ（ｎ−１）1とＤ（ｎ−１）2の１／２、ほぼデュ
ーティー５０％の２相クロックになる。
ックＤ（ｎ−１）1とＤ（ｎ−１）2の１／２、ほぼデュ
ーティー５０％の２相クロックになる。
【００４０】次に図７に用いたタイミング差分割回路１
０８〜１１１の構成の具体例について図９乃至図１２を
参照して説明する。図９乃至図１２において、ＭＰ１
１、ＭＰ２１、ＭＰ３１、ＭＰ４１はＰチャネルＭＯＳ
トランジスタ、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１
４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１
９、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２
５、ＭＮ２６、ＭＮ２７、ＭＮ２８、ＭＮ２９、ＭＮ３
１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３
６、ＭＮ３７、ＭＮ３８、ＭＮ３９、ＭＮ４１、ＭＮ４
２、ＭＮ４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４
７、ＭＮ４８、ＭＮ４９はＮチャネルＭＯＳトランジス
タである。ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡ
Ｐ２１、ＣＡＰ２２、ＣＡＰ２３、ＣＡＰ３１、ＣＡＰ
３２、ＣＡＰ３３、ＣＡＰ４１、ＣＡＰ４２、ＣＡＰ４
３は容量素子である。
０８〜１１１の構成の具体例について図９乃至図１２を
参照して説明する。図９乃至図１２において、ＭＰ１
１、ＭＰ２１、ＭＰ３１、ＭＰ４１はＰチャネルＭＯＳ
トランジスタ、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１
４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１
９、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２
５、ＭＮ２６、ＭＮ２７、ＭＮ２８、ＭＮ２９、ＭＮ３
１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３
６、ＭＮ３７、ＭＮ３８、ＭＮ３９、ＭＮ４１、ＭＮ４
２、ＭＮ４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４
７、ＭＮ４８、ＭＮ４９はＮチャネルＭＯＳトランジス
タである。ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡ
Ｐ２１、ＣＡＰ２２、ＣＡＰ２３、ＣＡＰ３１、ＣＡＰ
３２、ＣＡＰ３３、ＣＡＰ４１、ＣＡＰ４２、ＣＡＰ４
３は容量素子である。
【００４１】タイミング差分割回路１０８〜１１１は、
同一の素子構成とされている。１つの２入力ＮＡＮＤ１
０、１つのインバータ１１、１つのＰチャネルＭＯＳト
ランジスタ、３組の２つ直列に接続したＮチャネルＭＯ
Ｓトランジスタ、３組の直列接続されたＮチャネルＭＯ
Ｓトランジスタと容量素子から構成されている。３つの
ＮＡＮＤは、全て等しいゲート幅からなり、３組のＮＭ
ＯＳのゲート幅と容量素子の容量は、１：２：４のサイ
ズ比となっている。
同一の素子構成とされている。１つの２入力ＮＡＮＤ１
０、１つのインバータ１１、１つのＰチャネルＭＯＳト
ランジスタ、３組の２つ直列に接続したＮチャネルＭＯ
Ｓトランジスタ、３組の直列接続されたＮチャネルＭＯ
Ｓトランジスタと容量素子から構成されている。３つの
ＮＡＮＤは、全て等しいゲート幅からなり、３組のＮＭ
ＯＳのゲート幅と容量素子の容量は、１：２：４のサイ
ズ比となっている。
【００４２】図９、図１１にそれぞれ示すタイミング差
分割回路１０８、１１０の構成は互いに等しく、入力Ｄ
(n-1)１、Ｄ(n-1)2の接続と、入力Ｐ２（Ｐ４）の接続
が相違している。
分割回路１０８、１１０の構成は互いに等しく、入力Ｄ
(n-1)１、Ｄ(n-1)2の接続と、入力Ｐ２（Ｐ４）の接続
が相違している。
【００４３】図９を参照すると、タイミング差分割回路
１０８は、信号Ｄ(n-1)2と信号Ｐ2を入力とするＮＡＮ
Ｄ回路ＮＡＮＤ１１と、電源ＶＣＣにソースが接続され
ゲートがＮＡＮＤ１１の出力端に接続され、ドレインが
内部ノードＮ１２に接続されたＰチャネルＭＯＳトラン
ジスタＭＰ１１と、内部ノードＮ１２にドレインが共通
に接続され、ゲートが信号Ｄ(n-1)１に共通に接続され
たＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３、
及びゲートがグランド電位に接続されたＮチャネルＭＯ
ＳトランジスタＭＮ１１と、ソースがグランド電位ＧＮ
Ｄに共通接続され、ゲートがＮＡＮＤ１１の出力端に共
通に接続されたＮチャネルＭＯＳトランジスタＭＮ１
４、ＭＮ１５、ＭＮ１６と、を備え、内部ノードＮ１２
はインバータＩＮＶ１１の入力端に接続され、インバー
タＩＮＶ１１の出力端から信号Ｐ１を出力する。内部ノ
ードＮ１２には、ドレインが共通接続されゲートがそれ
ぞれ制御信号に接続されたＮチャネルＭＯＳトランジス
タＭＮ１７、ＭＮ１８、ＭＮ１９と、一端がＮチャネル
ＭＯＳトランジスタＭＮ１７、ＭＮ１８、ＭＮ１９のソ
ースに接続され他端がグランド電位に共通接続された容
量ＣＡＰ１１、ＣＡＰ１２，ＣＡＰ１３を備えて構成さ
れている。
１０８は、信号Ｄ(n-1)2と信号Ｐ2を入力とするＮＡＮ
Ｄ回路ＮＡＮＤ１１と、電源ＶＣＣにソースが接続され
ゲートがＮＡＮＤ１１の出力端に接続され、ドレインが
内部ノードＮ１２に接続されたＰチャネルＭＯＳトラン
ジスタＭＰ１１と、内部ノードＮ１２にドレインが共通
に接続され、ゲートが信号Ｄ(n-1)１に共通に接続され
たＮチャネルＭＯＳトランジスタＭＮ１２、ＭＮ１３、
及びゲートがグランド電位に接続されたＮチャネルＭＯ
ＳトランジスタＭＮ１１と、ソースがグランド電位ＧＮ
Ｄに共通接続され、ゲートがＮＡＮＤ１１の出力端に共
通に接続されたＮチャネルＭＯＳトランジスタＭＮ１
４、ＭＮ１５、ＭＮ１６と、を備え、内部ノードＮ１２
はインバータＩＮＶ１１の入力端に接続され、インバー
タＩＮＶ１１の出力端から信号Ｐ１を出力する。内部ノ
ードＮ１２には、ドレインが共通接続されゲートがそれ
ぞれ制御信号に接続されたＮチャネルＭＯＳトランジス
タＭＮ１７、ＭＮ１８、ＭＮ１９と、一端がＮチャネル
ＭＯＳトランジスタＭＮ１７、ＭＮ１８、ＭＮ１９のソ
ースに接続され他端がグランド電位に共通接続された容
量ＣＡＰ１１、ＣＡＰ１２，ＣＡＰ１３を備えて構成さ
れている。
【００４４】図１０を参照すると、タイミング差分割回
路１０９は、信号Ｄ(n-1)２と信号Ｐ３を入力とするＮ
ＡＮＤ回路ＮＡＮＤ２１と、電源ＶＣＣにソースが接続
されゲートがＮＡＮＤ２１の出力端に接続され、ドレイ
ンが内部ノードＮ２２に接続されたＰチャネルＭＯＳト
ランジスタＭＰ２１と、内部ノードＮ２２にドレインが
接続され、ゲートが、信号Ｄ(n-1)１に接続されたＮチ
ャネルＭＯＳトランジスタＭＮ２１と、内部ノードＮ２
２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)
２に接続されたＮチャネルＭＯＳトランジスタＭＮ２
２、ＭＮ２３と、ソースがグランド電位ＧＮＤに共通接
続され、ゲートがＮＡＮＤ２１の出力端に共通に接続さ
れたＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２
５、ＭＮ２６と、を備え、内部ノードＮ２２はインバー
タＩＮＶ２１の入力端に接続されされ、インバータＩＮ
Ｖ２１の出力端から信号Ｐ３を出力する。内部ノードＮ
２２には、ドレインが共通接続されゲートがそれぞれ制
御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ
２７、ＭＮ２８、ＭＮ２９と、一端がＮチャネルＭＯＳ
トランジスタＭＮ２７、ＭＮ２８、ＭＮ２９のソースに
接続され他端がグランド電位に共通接続された容量ＣＡ
Ｐ２１、ＣＡＰ２２，ＣＡＰ２３を備えて構成されてい
る。
路１０９は、信号Ｄ(n-1)２と信号Ｐ３を入力とするＮ
ＡＮＤ回路ＮＡＮＤ２１と、電源ＶＣＣにソースが接続
されゲートがＮＡＮＤ２１の出力端に接続され、ドレイ
ンが内部ノードＮ２２に接続されたＰチャネルＭＯＳト
ランジスタＭＰ２１と、内部ノードＮ２２にドレインが
接続され、ゲートが、信号Ｄ(n-1)１に接続されたＮチ
ャネルＭＯＳトランジスタＭＮ２１と、内部ノードＮ２
２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)
２に接続されたＮチャネルＭＯＳトランジスタＭＮ２
２、ＭＮ２３と、ソースがグランド電位ＧＮＤに共通接
続され、ゲートがＮＡＮＤ２１の出力端に共通に接続さ
れたＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２
５、ＭＮ２６と、を備え、内部ノードＮ２２はインバー
タＩＮＶ２１の入力端に接続されされ、インバータＩＮ
Ｖ２１の出力端から信号Ｐ３を出力する。内部ノードＮ
２２には、ドレインが共通接続されゲートがそれぞれ制
御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ
２７、ＭＮ２８、ＭＮ２９と、一端がＮチャネルＭＯＳ
トランジスタＭＮ２７、ＭＮ２８、ＭＮ２９のソースに
接続され他端がグランド電位に共通接続された容量ＣＡ
Ｐ２１、ＣＡＰ２２，ＣＡＰ２３を備えて構成されてい
る。
【００４５】図１１を参照すると、タイミング差分割回
路１１０は、信号Ｄ(n-1)１と信号Ｐ４を入力とするＮ
ＡＮＤ回路ＮＡＮＤ３１と、電源ＶＣＣにソースが接続
されゲートがＮＡＮＤ３１の出力端に接続され、ドレイ
ンが内部ノードＮ３２に接続されたＰチャネルＭＯＳト
ランジスタＭＰ３１と、内部ノードＮ３２にドレインが
共通に接続され、ゲートが信号Ｄ(n-1)１に共通に接続
されたＮチャネルＭＯＳトランジスタＭＮ３２、ＭＮ３
３及び及びゲートがグランド電位に接続されたＮチャネ
ルＭＯＳトランジスタＭＮ１１と、ソースがグランド電
位ＧＮＤに共通接続され、ゲートがＮＡＮＤ３１の出力
端に共通に接続されたＮチャネルＭＯＳトランジスタＭ
Ｎ３４、ＭＮ３５、ＭＮ３６と、を備え、内部ノードＮ
３２はインバータＩＮＶ３１の入力端に接続され、イン
バータＩＮＶ３１の出力端から信号Ｐ３を出力する。内
部ノードＮ３２には、ドレインが共通接続されゲートが
それぞれ制御信号に接続されたＮチャネルＭＯＳトラン
ジスタＭＮ３７、ＭＮ３８、ＭＮ３９と、一端がＮチャ
ネルＭＯＳトランジスタＭＮ３７、ＭＮ３８、ＭＮ３９
のソースに接続され他端がグランド電位に共通接続され
た容量ＣＡＰ３１、ＣＡＰ３２，ＣＡＰ３３を備えて構
成されている。
路１１０は、信号Ｄ(n-1)１と信号Ｐ４を入力とするＮ
ＡＮＤ回路ＮＡＮＤ３１と、電源ＶＣＣにソースが接続
されゲートがＮＡＮＤ３１の出力端に接続され、ドレイ
ンが内部ノードＮ３２に接続されたＰチャネルＭＯＳト
ランジスタＭＰ３１と、内部ノードＮ３２にドレインが
共通に接続され、ゲートが信号Ｄ(n-1)１に共通に接続
されたＮチャネルＭＯＳトランジスタＭＮ３２、ＭＮ３
３及び及びゲートがグランド電位に接続されたＮチャネ
ルＭＯＳトランジスタＭＮ１１と、ソースがグランド電
位ＧＮＤに共通接続され、ゲートがＮＡＮＤ３１の出力
端に共通に接続されたＮチャネルＭＯＳトランジスタＭ
Ｎ３４、ＭＮ３５、ＭＮ３６と、を備え、内部ノードＮ
３２はインバータＩＮＶ３１の入力端に接続され、イン
バータＩＮＶ３１の出力端から信号Ｐ３を出力する。内
部ノードＮ３２には、ドレインが共通接続されゲートが
それぞれ制御信号に接続されたＮチャネルＭＯＳトラン
ジスタＭＮ３７、ＭＮ３８、ＭＮ３９と、一端がＮチャ
ネルＭＯＳトランジスタＭＮ３７、ＭＮ３８、ＭＮ３９
のソースに接続され他端がグランド電位に共通接続され
た容量ＣＡＰ３１、ＣＡＰ３２，ＣＡＰ３３を備えて構
成されている。
【００４６】図１２を参照すると、タイミング差分割回
路１１１は、信号Ｄ(n-1)１と信号Ｐ１を入力とするＮ
ＡＮＤ回路ＮＡＮＤ４１と、電源ＶＣＣにソースが接続
されゲートがＮＡＮＤ４１の出力端に接続され、ドレイ
ンが内部ノードＮ４２に接続されたＰチャネルＭＯＳト
ランジスタＭＰ４１と、内部ノードＮ４２にドレインが
接続され、ゲートが、信号Ｄ(n-1)２に接続されたＮチ
ャネルＭＯＳトランジスタＭＮ４１と、内部ノードＮ４
２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)
１に接続されたＮチャネルＭＯＳトランジスタＭＮ４
２、ＭＮ４３と、ソースがグランド電位ＧＮＤに共通接
続され、ゲートがＮＡＮＤ４１の出力端に共通に接続さ
れたＮチャネルＭＯＳトランジスタＭＮ４４、ＭＮ４
５、ＭＮ４６と、を備え、内部ノードＮ４１はインバー
タＩＮＶ４１の入力端に接続されされ、インバータＩＮ
Ｖ４１の出力端から信号Ｐ４を出力する。内部ノードＮ
４２には、ドレインが共通接続されゲートがそれぞれ制
御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ
４７、ＭＮ４８、ＭＮ４９と、一端がＮチャネルＭＯＳ
トランジスタＭＮ４７、ＭＮ４８、ＭＮ４９のソースに
接続され他端がグランド電位に共通接続された容量ＣＡ
Ｐ４１、ＣＡＰ４２，ＣＡＰ４３を備えて構成されてい
る。
路１１１は、信号Ｄ(n-1)１と信号Ｐ１を入力とするＮ
ＡＮＤ回路ＮＡＮＤ４１と、電源ＶＣＣにソースが接続
されゲートがＮＡＮＤ４１の出力端に接続され、ドレイ
ンが内部ノードＮ４２に接続されたＰチャネルＭＯＳト
ランジスタＭＰ４１と、内部ノードＮ４２にドレインが
接続され、ゲートが、信号Ｄ(n-1)２に接続されたＮチ
ャネルＭＯＳトランジスタＭＮ４１と、内部ノードＮ４
２にドレインが共通接続され、ゲートが、信号Ｄ(n-1)
１に接続されたＮチャネルＭＯＳトランジスタＭＮ４
２、ＭＮ４３と、ソースがグランド電位ＧＮＤに共通接
続され、ゲートがＮＡＮＤ４１の出力端に共通に接続さ
れたＮチャネルＭＯＳトランジスタＭＮ４４、ＭＮ４
５、ＭＮ４６と、を備え、内部ノードＮ４１はインバー
タＩＮＶ４１の入力端に接続されされ、インバータＩＮ
Ｖ４１の出力端から信号Ｐ４を出力する。内部ノードＮ
４２には、ドレインが共通接続されゲートがそれぞれ制
御信号に接続されたＮチャネルＭＯＳトランジスタＭＮ
４７、ＭＮ４８、ＭＮ４９と、一端がＮチャネルＭＯＳ
トランジスタＭＮ４７、ＭＮ４８、ＭＮ４９のソースに
接続され他端がグランド電位に共通接続された容量ＣＡ
Ｐ４１、ＣＡＰ４２，ＣＡＰ４３を備えて構成されてい
る。
【００４７】次に、タイミング差分割回路１０８〜１１
１の動作について、図１３のタイミング波形図を参照し
て説明する。図９と図１１に示すタイミング差分割回路
１０８、１１０は、入出力信号以外は、同じ回路構成で
あり、図１０と図１２に示すタイミング差分割回路１０
７、１１１は、入出力信号以外は、同じ回路構成である
ため、図９、図１０に示したタイミング差分割回路１０
８、１０９の動作について説明する。
１の動作について、図１３のタイミング波形図を参照し
て説明する。図９と図１１に示すタイミング差分割回路
１０８、１１０は、入出力信号以外は、同じ回路構成で
あり、図１０と図１２に示すタイミング差分割回路１０
７、１１１は、入出力信号以外は、同じ回路構成である
ため、図９、図１０に示したタイミング差分割回路１０
８、１０９の動作について説明する。
【００４８】図９に示すタイミング差分割回路１０８の
内部動作については、図１３のｔ１からｔ３期間で１周
期になっているため、その１周期の期間の内部ノード波
形を図示してある。
内部動作については、図１３のｔ１からｔ３期間で１周
期になっているため、その１周期の期間の内部ノード波
形を図示してある。
【００４９】まず、クロックＰ1の立上がりタイミング
について説明する。
について説明する。
【００５０】クロックＤ（ｎ−１）1の立上がりエッジ
により、ノードＮ１２の電荷が、ＮチャネルＭＯＳトラ
ンジスタＭＮ１２、ＭＮ１３に引き抜かれ、ノードＮ１
２の電位がインバータＩＮＶ１１のしきい値に達したと
ころで、インバータＩＮＶ１１から出力されるクロック
Ｐ1のエッジが立上がる。
により、ノードＮ１２の電荷が、ＮチャネルＭＯＳトラ
ンジスタＭＮ１２、ＭＮ１３に引き抜かれ、ノードＮ１
２の電位がインバータＩＮＶ１１のしきい値に達したと
ころで、インバータＩＮＶ１１から出力されるクロック
Ｐ1のエッジが立上がる。
【００５１】インバータＩＮＶ１１のしきい値に達した
ところまで引き抜く必要のある内部ノードＮ１２の電荷
をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ１２、
ＭＮ１３のチャージ引き抜きの電流値をそれぞれＩとす
ると、クロックＤ（ｎ−１）1からＣＶの電荷量を２Ｉ
の電流で引き抜いた結果、すなわち、ＣＶ／２Ｉが、ク
ロックＤ（ｎ−１）1の立上がりエッジからクロックＰ1
の立上がりまでのタイミングを表す。
ところまで引き抜く必要のある内部ノードＮ１２の電荷
をＣＶとし、ＮチャネルＭＯＳトランジスタＭＮ１２、
ＭＮ１３のチャージ引き抜きの電流値をそれぞれＩとす
ると、クロックＤ（ｎ−１）1からＣＶの電荷量を２Ｉ
の電流で引き抜いた結果、すなわち、ＣＶ／２Ｉが、ク
ロックＤ（ｎ−１）1の立上がりエッジからクロックＰ1
の立上がりまでのタイミングを表す。
【００５２】クロックＰ1の立下がりタイミングは、２
入力ＮＡＮＤ１１の出力がＬｏｗになることで、Ｐチャ
ネルＭＯＳトランジスタＭＰ１１が導通し、内部ノード
Ｎ１２がＨｉｇｈに充電されることによる。２入力ＮＡ
ＮＤ１１には、クロックＤ（ｎ−１）2とクロックＰ2が
入力され、クロックＤ（ｎ−１）2とクロックＰ2がとも
にＨｉｇｈの時のみ出力はＬｏｗになる。クロックＰ2
がＨｉｇｈの期間は、クロックＤ（ｎ−１）2がＨｉｇ
ｈの期間内に収まるので、出力されるクロックは、クロ
ックＰ2を反転させたパターンになるが、パワーのオン
時に、クロックＰ2の初期値が確定しない時に使う場
合、クロックＤ（ｎ−１）2との間に論理をとってい
る。
入力ＮＡＮＤ１１の出力がＬｏｗになることで、Ｐチャ
ネルＭＯＳトランジスタＭＰ１１が導通し、内部ノード
Ｎ１２がＨｉｇｈに充電されることによる。２入力ＮＡ
ＮＤ１１には、クロックＤ（ｎ−１）2とクロックＰ2が
入力され、クロックＤ（ｎ−１）2とクロックＰ2がとも
にＨｉｇｈの時のみ出力はＬｏｗになる。クロックＰ2
がＨｉｇｈの期間は、クロックＤ（ｎ−１）2がＨｉｇ
ｈの期間内に収まるので、出力されるクロックは、クロ
ックＰ2を反転させたパターンになるが、パワーのオン
時に、クロックＰ2の初期値が確定しない時に使う場
合、クロックＤ（ｎ−１）2との間に論理をとってい
る。
【００５３】図１０に示すタイミング差分割回路１０９
の動作についても、図１３のｔ１からｔ３期間で１周期
になっているので、その１周期の期間内部ノード波形を
図示してある。
の動作についても、図１３のｔ１からｔ３期間で１周期
になっているので、その１周期の期間内部ノード波形を
図示してある。
【００５４】まず、クロックＰ2の立上がりタイミング
について説明する。クロックＤ（ｎ−１）1の立上がり
エッジから時間ｔＣＫｎの期間ノードＮ２２の電荷がＮ
チャネルＭＯＳトランジスタＭＮ２１で引き抜かれ、時
間ｔＣＫｎ後、クロックＤ（ｎ−１）2の立上がりエッ
ジからノードＮ２２の残りの電荷がＮチャネルＭＯＳト
ランジスタＭＮ２２、２３で引き抜かれ、それにより、
ノードＮ２２の電位がインバータＩＮＶ２１のしきい値
に達したところでクロックＰ2のエッジが立上がる。ノ
ードＮ２２の電荷をＣＶとし、ＮチャネルＭＯＳトラン
ジスタＭＮ２１、ＭＮ２２、ＭＮ２３の電荷引き抜きの
電流値をそれぞれＩとすると、クロックＤ（ｎ−１）1
からＣＶの電流をｔＣＫｎの期間Ｉの電流で引き抜き、
残りの期間を２Ｉで引き抜いた結果、すなわち、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ ＝ＣＶ＋ｔＣＫｎ／２ がクロックＤ（ｎ−１）1の立上がりエッジからクロッ
クＰ2の立上がりまでのタイミングを表す。
について説明する。クロックＤ（ｎ−１）1の立上がり
エッジから時間ｔＣＫｎの期間ノードＮ２２の電荷がＮ
チャネルＭＯＳトランジスタＭＮ２１で引き抜かれ、時
間ｔＣＫｎ後、クロックＤ（ｎ−１）2の立上がりエッ
ジからノードＮ２２の残りの電荷がＮチャネルＭＯＳト
ランジスタＭＮ２２、２３で引き抜かれ、それにより、
ノードＮ２２の電位がインバータＩＮＶ２１のしきい値
に達したところでクロックＰ2のエッジが立上がる。ノ
ードＮ２２の電荷をＣＶとし、ＮチャネルＭＯＳトラン
ジスタＭＮ２１、ＭＮ２２、ＭＮ２３の電荷引き抜きの
電流値をそれぞれＩとすると、クロックＤ（ｎ−１）1
からＣＶの電流をｔＣＫｎの期間Ｉの電流で引き抜き、
残りの期間を２Ｉで引き抜いた結果、すなわち、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ ＝ＣＶ＋ｔＣＫｎ／２ がクロックＤ（ｎ−１）1の立上がりエッジからクロッ
クＰ2の立上がりまでのタイミングを表す。
【００５５】従って、クロックＰ1の立上がりとのタイ
ミング差をみると、丁度ｔＣＫｎ／２となる。
ミング差をみると、丁度ｔＣＫｎ／２となる。
【００５６】クロックＰ2の立下がりタイミングは、２
入力ＮＡＮＤ２１の出力がＬｏｗになることで、Ｐチャ
ネルＭＯＳトランジスタＭＰ２１が導通し、ノードＮ２
２がＨｉｇｈに充電されることによる。２入力ＮＡＮＤ
２１には、クロックＤ（ｎ−１）2とクロックＰ3が入力
し、クロックＤ（ｎ−１）2とクロックＰ3がともにＨｉ
ｇｈの時のみ出力は、Ｌｏｗになる。
入力ＮＡＮＤ２１の出力がＬｏｗになることで、Ｐチャ
ネルＭＯＳトランジスタＭＰ２１が導通し、ノードＮ２
２がＨｉｇｈに充電されることによる。２入力ＮＡＮＤ
２１には、クロックＤ（ｎ−１）2とクロックＰ3が入力
し、クロックＤ（ｎ−１）2とクロックＰ3がともにＨｉ
ｇｈの時のみ出力は、Ｌｏｗになる。
【００５７】次にクロックＰ3、Ｐ4について説明する。
クロックＰ1とＰ3の立上がりタイミング差は、クロック
Ｄ（ｎ−１）1の立上がりエッジとクロックＤ（ｎ−
１）2の立上がりエッジのタイミング差がｔＣＫｎであ
ることより、ｔＣＫｎとなる。従って、クロックＰ2と
Ｐ3との立上がりタイミング差も、１／２ｔＣＫｎにな
る。同様に、クロックＰ3とＰ4、Ｐ4とＰ1の立上がりタ
イミング差も、１／２ｔＣＫｎになる。
クロックＰ1とＰ3の立上がりタイミング差は、クロック
Ｄ（ｎ−１）1の立上がりエッジとクロックＤ（ｎ−
１）2の立上がりエッジのタイミング差がｔＣＫｎであ
ることより、ｔＣＫｎとなる。従って、クロックＰ2と
Ｐ3との立上がりタイミング差も、１／２ｔＣＫｎにな
る。同様に、クロックＰ3とＰ4、Ｐ4とＰ1の立上がりタ
イミング差も、１／２ｔＣＫｎになる。
【００５８】従って、前述したようにクロックＰ1、Ｐ
2、Ｐ3、Ｐ4は、２５％の４相の信号となる。
2、Ｐ3、Ｐ4は、２５％の４相の信号となる。
【００５９】クロックＰ1とＰ3、Ｐ2とＰ4が、それぞれ
図１４に示したＮＯＲ回路ＮＯＲ１２とインバータＩＮ
Ｖ１３からなる多重化回路１１２、１１３で多重化さ
れ、デューティー５０％の２相クロック信号になる。
図１４に示したＮＯＲ回路ＮＯＲ１２とインバータＩＮ
Ｖ１３からなる多重化回路１１２、１１３で多重化さ
れ、デューティー５０％の２相クロック信号になる。
【００６０】クロックＰ1の立上がりに対し、クロック
Ｐ2の立上がりが１／２ｔＣＫｎになるためには、ノー
ドＮ２２の電荷をｔＣＫｎの期間、ＮチャネルＭＯＳト
ランジスタＭＮ２１で引き抜いても、インバータＩＮＶ
２１のしきい値に達しない条件、すなわち、ＣＶ−ｔＣ
Ｋｎ・Ｉ＞０を満たす必要がある。
Ｐ2の立上がりが１／２ｔＣＫｎになるためには、ノー
ドＮ２２の電荷をｔＣＫｎの期間、ＮチャネルＭＯＳト
ランジスタＭＮ２１で引き抜いても、インバータＩＮＶ
２１のしきい値に達しない条件、すなわち、ＣＶ−ｔＣ
Ｋｎ・Ｉ＞０を満たす必要がある。
【００６１】ところが、ｔＣＫｎは、外部クロック１の
周期で設計時にあらかじめ決まっておらず、電流Ｉもデ
バイス特性によりばらつく。
周期で設計時にあらかじめ決まっておらず、電流Ｉもデ
バイス特性によりばらつく。
【００６２】そこで、ＣＶ値を外部クロック１０５の周
期およびデバイス特性に応じて変更することで対応して
いる。
期およびデバイス特性に応じて変更することで対応して
いる。
【００６３】既に説明したように容量素子と接続したＮ
チャネルＭＯＳトランジスタのゲート（図９では、ＭＮ
１７〜１９）には、制御信号１０６が入力され、共通ノ
ード（Ｎ１２）の負荷を、制御信号１０６で可変させる
ことができる。
チャネルＭＯＳトランジスタのゲート（図９では、ＭＮ
１７〜１９）には、制御信号１０６が入力され、共通ノ
ード（Ｎ１２）の負荷を、制御信号１０６で可変させる
ことができる。
【００６４】ＮチャネルＭＯＳトランジスタと容量素子
ともに、１：２：４のサイズ比となっていることより、
８段階に調整できる。
ともに、１：２：４のサイズ比となっていることより、
８段階に調整できる。
【００６５】また、すでに説明したように、制御信号１
０６は、周期検知回路１０４において、外部クロック１
０５の周期中のリングオシレータ発信回数をカウンター
でカウントし、カウント数に応じた値である。この回路
構成では、外部クロック１の周期とデバイスの特性を代
表するリングオシレータの周期の相対的な関係がコード
化されるので、外部クロック１の周期に対する動作範囲
の増大のみならず、デバイスの特性ばらつきが解消され
る。
０６は、周期検知回路１０４において、外部クロック１
０５の周期中のリングオシレータ発信回数をカウンター
でカウントし、カウント数に応じた値である。この回路
構成では、外部クロック１の周期とデバイスの特性を代
表するリングオシレータの周期の相対的な関係がコード
化されるので、外部クロック１の周期に対する動作範囲
の増大のみならず、デバイスの特性ばらつきが解消され
る。
【００６６】また、この従来例では、二相クロック逓倍
回路１０２1〜１０２nを直列に接続しており、それぞれ
の入力クロックＤ1、Ｄ〜Ｄ（ｎ−１）1、Ｄ（ｎ−１）
2の周波数は、倍ずつ変化するため、ＣＶ値が最適にな
るように容量値を二相クロック逓倍回路１０２1〜１０
２n間で調整している。
回路１０２1〜１０２nを直列に接続しており、それぞれ
の入力クロックＤ1、Ｄ〜Ｄ（ｎ−１）1、Ｄ（ｎ−１）
2の周波数は、倍ずつ変化するため、ＣＶ値が最適にな
るように容量値を二相クロック逓倍回路１０２1〜１０
２n間で調整している。
【００６７】以上説明したように、従来の回路では、外
部クロック１を２分周し、２相クロックを生成すること
により、ＰＬＬ、ＤＬＬなどのフィードバック回路を使
うことなく、逓倍クロックを作ることが可能になった。
部クロック１を２分周し、２相クロックを生成すること
により、ＰＬＬ、ＤＬＬなどのフィードバック回路を使
うことなく、逓倍クロックを作ることが可能になった。
【００６８】図１５は、特願平０９−１５７０２８号に
実施例２として説明される回路構成を示す図である。１
／４分周器２０１、直列接続された４相クロック逓倍回
路２０２1〜２０２n、クロック合成回路２０３と、周期
検知回路２０４とを備えて構成されている。
実施例２として説明される回路構成を示す図である。１
／４分周器２０１、直列接続された４相クロック逓倍回
路２０２1〜２０２n、クロック合成回路２０３と、周期
検知回路２０４とを備えて構成されている。
【００６９】図１５に示した回路の動作について、図１
６のタイミング図を参照して説明する。この回路では、
外部クロック信号２０５を１／４分周器２０１で分周
し、４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生成し、この
クロックＱ1、Ｑ2、Ｑ3、Ｑ4を４相クロック逓倍回路２
０２1で倍周した４相クロックＱ11、Ｑ12、Ｑ13、Ｑ14
を生成する。同様の過程を４相クロック逓倍回路２０２
2〜２０２nまで繰り返し、２ｎ逓倍した４相のクロック
Ｑ1、Ｑ2、Ｑ3、Ｑ4を得る。このクロックＱ1、Ｑ2、Ｑ
3、Ｑ4をクロック合成回路２０３で合成し、逓倍クロッ
ク２０７を得る。
６のタイミング図を参照して説明する。この回路では、
外部クロック信号２０５を１／４分周器２０１で分周
し、４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生成し、この
クロックＱ1、Ｑ2、Ｑ3、Ｑ4を４相クロック逓倍回路２
０２1で倍周した４相クロックＱ11、Ｑ12、Ｑ13、Ｑ14
を生成する。同様の過程を４相クロック逓倍回路２０２
2〜２０２nまで繰り返し、２ｎ逓倍した４相のクロック
Ｑ1、Ｑ2、Ｑ3、Ｑ4を得る。このクロックＱ1、Ｑ2、Ｑ
3、Ｑ4をクロック合成回路２０３で合成し、逓倍クロッ
ク２０７を得る。
【００７０】ここで、周期検知回路２０４は、固定され
た段数のリングオシレータとカウンターから構成され、
外部クロック２０５の周期中のリングオシレータ発信回
数をカウンターでカウントし、カウント数に応じて、制
御信号２０６を出力し、４相クロック逓倍回路２０２1
〜２０２n中の負荷を調整する。周期検知回路２０４に
より、回路の外部クロック周期の動作範囲、デバイスの
特性ばらつきが解消される。
た段数のリングオシレータとカウンターから構成され、
外部クロック２０５の周期中のリングオシレータ発信回
数をカウンターでカウントし、カウント数に応じて、制
御信号２０６を出力し、４相クロック逓倍回路２０２1
〜２０２n中の負荷を調整する。周期検知回路２０４に
より、回路の外部クロック周期の動作範囲、デバイスの
特性ばらつきが解消される。
【００７１】次に図１７を参照して、４相クロック逓倍
回路２０２の構成について説明する。４相クロック逓倍
回路２０２1〜２０２nは同じ構成とされている。図１７
を参照すると、４相クロック逓倍回路２０２nは、８組
のタイミング差分割回路２０８〜２１５、８組のパルス
幅補正回路２１６〜２２３と、４組の多重化回路２２４
〜２２７とから構成されている。
回路２０２の構成について説明する。４相クロック逓倍
回路２０２1〜２０２nは同じ構成とされている。図１７
を参照すると、４相クロック逓倍回路２０２nは、８組
のタイミング差分割回路２０８〜２１５、８組のパルス
幅補正回路２１６〜２２３と、４組の多重化回路２２４
〜２２７とから構成されている。
【００７２】８組のタイミング差分割回路２０８〜２１
５、８組のパルス幅補正回路２１６〜２２３と、４組の
多重化回路２２４〜２２７との内部回路については、後
述する。
５、８組のパルス幅補正回路２１６〜２２３と、４組の
多重化回路２２４〜２２７との内部回路については、後
述する。
【００７３】ここでは、４相クロック逓倍回路２０２n
の内部の接続および動作について、図１７、図１８を参
照して説明する。４相クロック逓倍回路２０２nには、
前段からの４相のクロックＱ（ｎ−１）1〜Ｑ（ｎ−
１）4および周期検知回路２０４からの制御信号２０６
が入力され、倍周された４相のクロックＱｎ1〜Ｑｎ4を
出力する。
の内部の接続および動作について、図１７、図１８を参
照して説明する。４相クロック逓倍回路２０２nには、
前段からの４相のクロックＱ（ｎ−１）1〜Ｑ（ｎ−
１）4および周期検知回路２０４からの制御信号２０６
が入力され、倍周された４相のクロックＱｎ1〜Ｑｎ4を
出力する。
【００７４】４相クロック逓倍回路２０２nにおいて
は、制御信号２０６は、８組のタイミング差分割回路２
０８〜２１５に入力され、クロックＱ（ｎ−１）1〜Ｄ
（ｎ−１）4は、タイミング差分割回路２０８、２１
０、２１２、２１４にそれぞれ１信号ずつ入力され、タ
イミング差分割回路２０９、２１１、２１３、２１５に
は、それぞれ２信号ずつ入力する。そして、８組のクロ
ックＴ２1〜Ｔ２8が８組のタイミング差分割回路２０８
〜２１５から出力される。
は、制御信号２０６は、８組のタイミング差分割回路２
０８〜２１５に入力され、クロックＱ（ｎ−１）1〜Ｄ
（ｎ−１）4は、タイミング差分割回路２０８、２１
０、２１２、２１４にそれぞれ１信号ずつ入力され、タ
イミング差分割回路２０９、２１１、２１３、２１５に
は、それぞれ２信号ずつ入力する。そして、８組のクロ
ックＴ２1〜Ｔ２8が８組のタイミング差分割回路２０８
〜２１５から出力される。
【００７５】図１８に示すように、クロックＴ２1の立
上がりは、クロックＱ（ｎ−１）1の立上がりからの内
部遅延分の遅れで決定される。
上がりは、クロックＱ（ｎ−１）1の立上がりからの内
部遅延分の遅れで決定される。
【００７６】クロックＴ２2の立上がりは、クロックＱ
（ｎ−１）1の立上がりとクロックＱ（ｎ−１）2の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
（ｎ−１）1の立上がりとクロックＱ（ｎ−１）2の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
【００７７】クロックＴ２3の立上がりは、クロックＱ
（ｎ−１）2の立上がりからの内部遅延分の遅れで決定
される。
（ｎ−１）2の立上がりからの内部遅延分の遅れで決定
される。
【００７８】クロックＴ２4の立上がりは、クロックＱ
（ｎ−１）2の立上がりとクロックＱ（ｎ−１）3の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
（ｎ−１）2の立上がりとクロックＱ（ｎ−１）3の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
【００７９】クロックＴ２5の立上がりは、クロックＱ
（ｎ−１）3の立上がりからの内部遅延分の遅れで決定
される。
（ｎ−１）3の立上がりからの内部遅延分の遅れで決定
される。
【００８０】クロックＴ２6の立上がりは、クロックＱ
（ｎ−１）3の立上がりとクロックＱ（ｎ−１）4の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
（ｎ−１）3の立上がりとクロックＱ（ｎ−１）4の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
【００８１】クロックＴ２7の立ち上がりは、クロック
Ｑ（ｎ−１）4の立ち上がりからの内部遅延分決定され
る。
Ｑ（ｎ−１）4の立ち上がりからの内部遅延分決定され
る。
【００８２】クロックＴ２8の立上がりは、クロックＱ
（ｎ−１）4の立上がりとクロックＱ（ｎ−１）1の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
（ｎ−１）4の立上がりとクロックＱ（ｎ−１）1の立上
がりのタイミングのタイミング分割と内部遅延分の遅れ
で決定される。
【００８３】クロックＴ２1とＴ２3は、パルス幅補正回
路２１６に入力し、パルス幅補正回路２１６では、クロ
ックＴ２1で決定される立下がりエッジ、クロックＴ２3
で決定される立上がりエッジを有するＬパルスＰ２1を
出力する。同様の手順で、パルスＰ２2〜Ｐ２8が生成さ
れる。従って、クロックＰ２1〜Ｐ２8は、位相が４５度
ずつずれたデューティー２５％の８相のパルス群にな
る。
路２１６に入力し、パルス幅補正回路２１６では、クロ
ックＴ２1で決定される立下がりエッジ、クロックＴ２3
で決定される立上がりエッジを有するＬパルスＰ２1を
出力する。同様の手順で、パルスＰ２2〜Ｐ２8が生成さ
れる。従って、クロックＰ２1〜Ｐ２8は、位相が４５度
ずつずれたデューティー２５％の８相のパルス群にな
る。
【００８４】この後、クロックＰ２1と位相が１８０度
ずれたクロックＰ２5は、多重化回路２２４で多重化反
転され、デューティー２５％のクロックＱｎ1として出
力される。同様の手順でクロックＱｎ2〜Ｑｎ4が生成さ
れる。従って、クロックＱｎ1〜Ｑｎ4は、位相が９０度
ずつずれたデューティー５０％の４相のＨパルス群にな
る。
ずれたクロックＰ２5は、多重化回路２２４で多重化反
転され、デューティー２５％のクロックＱｎ1として出
力される。同様の手順でクロックＱｎ2〜Ｑｎ4が生成さ
れる。従って、クロックＱｎ1〜Ｑｎ4は、位相が９０度
ずつずれたデューティー５０％の４相のＨパルス群にな
る。
【００８５】クロックＱｎ1〜Ｑｎ4の周期は、クロック
Ｑ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１／２になる。す
なわちクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4からクロ
ックＱｎ1〜Ｑｎ4を生成する過程で丁度２倍に倍周され
たことになる。
Ｑ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１／２になる。す
なわちクロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4からクロ
ックＱｎ1〜Ｑｎ4を生成する過程で丁度２倍に倍周され
たことになる。
【００８６】次に図１９、図２０を参照して、タイミン
グ差分割回路２０８〜２１５の回路構成について説明す
る。タイミング差分割回路２０８〜２１５は互いに等し
い回路構成とされる。
グ差分割回路２０８〜２１５の回路構成について説明す
る。タイミング差分割回路２０８〜２１５は互いに等し
い回路構成とされる。
【００８７】以下では、タイミング差分割回路２０８、
２０９についてのみ説明する。図１９は、タイミング差
分割回路２０８、図２０は、タイミング差分割回路２０
９の回路構成を示す図である。図１９と図２０に示した
回路は互いに同一構成とされており、２つの入力が、同
一信号であるか、隣り合う２つの信号が入力されるかが
相違している。すなわち２入力ＮＯＲ回路への入力信号
が、図１９、図２０で相違している。
２０９についてのみ説明する。図１９は、タイミング差
分割回路２０８、図２０は、タイミング差分割回路２０
９の回路構成を示す図である。図１９と図２０に示した
回路は互いに同一構成とされており、２つの入力が、同
一信号であるか、隣り合う２つの信号が入力されるかが
相違している。すなわち２入力ＮＯＲ回路への入力信号
が、図１９、図２０で相違している。
【００８８】タイミング差分割回路２０８は、同一入力
Ｑ（ｎ−１）１を入力とする２入力ＮＯＲ５１の出力ノ
ードである内部ノードＮ５１は、インバータＩＮＶ５１
の入力端に接続され、インバータＩＮＶ５１は出力端か
らＴ２１を出力し、さらに内部ノードＮ５１にドレイン
が共通接続され、周期検知回路２０４からの制御信号２
０６がゲートにそれぞれ接続されオン・オフ制御される
ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、Ｍ
Ｎ５３と、ＮチャネルＭＯＳトランジスタＭＮ５１、Ｍ
Ｎ５２、ＭＮ５３のソースとグランド電位間にそれぞれ
接続された容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３と
を備えている。ＮチャネルＭＯＳトランジスタＭＮ５
１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、
ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば
１：２：４とされており、周期検知回路２０４から出力
される制御信号２０６に基づき、共通ノードに接続され
る負荷を、８段階に調整することで、クロック周期が設
定される。
Ｑ（ｎ−１）１を入力とする２入力ＮＯＲ５１の出力ノ
ードである内部ノードＮ５１は、インバータＩＮＶ５１
の入力端に接続され、インバータＩＮＶ５１は出力端か
らＴ２１を出力し、さらに内部ノードＮ５１にドレイン
が共通接続され、周期検知回路２０４からの制御信号２
０６がゲートにそれぞれ接続されオン・オフ制御される
ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５２、Ｍ
Ｎ５３と、ＮチャネルＭＯＳトランジスタＭＮ５１、Ｍ
Ｎ５２、ＭＮ５３のソースとグランド電位間にそれぞれ
接続された容量ＣＡＰ５１、ＣＡＰ５２、ＣＡＰ５３と
を備えている。ＮチャネルＭＯＳトランジスタＭＮ５
１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５１、
ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例えば
１：２：４とされており、周期検知回路２０４から出力
される制御信号２０６に基づき、共通ノードに接続され
る負荷を、８段階に調整することで、クロック周期が設
定される。
【００８９】タイミング差分割回路２０９は、入力Ｑ
（ｎ−１）１と入力Ｑ（ｎ−１）２を入力とする２入力
ＮＯＲ６１の出力ノードである内部ノードＮ６１は、イ
ンバータＩＮＶ６１の入力端に接続され、インバータＩ
ＮＶ６１は出力端からＴ２２を出力し、内部ノードＮ６
１にドレインが共通接続され、周期検知回路２０４から
の制御信号２０６がゲートにそれぞれ接続されオン・オ
フ制御されるＮチャネルＭＯＳトランジスタＭＮ６１、
ＭＮ６２、ＭＮ６３と、ＮチャネルＭＯＳトランジスタ
ＭＮ６１、ＭＮ６２、ＭＮ６３のソースとグランド電位
間にそれぞれ接続された容量ＣＡＰ６１、ＣＡＰ６２、
ＣＡＰ６３とを備えている。ＮチャネルＭＯＳトランジ
スタＭＮ６１、ＭＮ６２、ＭＮ６３のゲート幅と容量Ｃ
ＡＰ６１、ＣＡＰ６２、ＣＡＰ６３は、そのサイズ比
が、例えば１：２：４とされており、周期検知回路２０
４から出力される制御信号２０６に基づき、共通ノード
に接続される負荷を、８段階に調整することで、クロッ
ク周期が設定される。
（ｎ−１）１と入力Ｑ（ｎ−１）２を入力とする２入力
ＮＯＲ６１の出力ノードである内部ノードＮ６１は、イ
ンバータＩＮＶ６１の入力端に接続され、インバータＩ
ＮＶ６１は出力端からＴ２２を出力し、内部ノードＮ６
１にドレインが共通接続され、周期検知回路２０４から
の制御信号２０６がゲートにそれぞれ接続されオン・オ
フ制御されるＮチャネルＭＯＳトランジスタＭＮ６１、
ＭＮ６２、ＭＮ６３と、ＮチャネルＭＯＳトランジスタ
ＭＮ６１、ＭＮ６２、ＭＮ６３のソースとグランド電位
間にそれぞれ接続された容量ＣＡＰ６１、ＣＡＰ６２、
ＣＡＰ６３とを備えている。ＮチャネルＭＯＳトランジ
スタＭＮ６１、ＭＮ６２、ＭＮ６３のゲート幅と容量Ｃ
ＡＰ６１、ＣＡＰ６２、ＣＡＰ６３は、そのサイズ比
が、例えば１：２：４とされており、周期検知回路２０
４から出力される制御信号２０６に基づき、共通ノード
に接続される負荷を、８段階に調整することで、クロッ
ク周期が設定される。
【００９０】次に、タイミング差分割回路２０８とタイ
ミング差分割回路２０９の動作について図２１に示した
タイミング波形を参照して説明する。
ミング差分割回路２０９の動作について図２１に示した
タイミング波形を参照して説明する。
【００９１】図１６のタイミング差分割回路２０８の動
作については、図２１のｔｃ２１からｔｃ２４の期間で
動作部分が完了するので、その１期間の内部ノードＮ５
１の波形が示されている。
作については、図２１のｔｃ２１からｔｃ２４の期間で
動作部分が完了するので、その１期間の内部ノードＮ５
１の波形が示されている。
【００９２】まず、出力されるクロックＴ２1の立上が
りタイミングについて説明する。２入力ＮＯＲ５１は、
電源ＶＤＤと出力端の間に直列に接続され、入力信号Ｉ
Ｎ１、ＩＮ２をゲートにそれぞれ入力する２つのＰチャ
ネルＭＯＳトランジスタと、出力端とグランド間に並列
に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞ
れ入力する２つのＮチャネルＭＯＳトランジスタからな
る。
りタイミングについて説明する。２入力ＮＯＲ５１は、
電源ＶＤＤと出力端の間に直列に接続され、入力信号Ｉ
Ｎ１、ＩＮ２をゲートにそれぞれ入力する２つのＰチャ
ネルＭＯＳトランジスタと、出力端とグランド間に並列
に接続され、入力信号ＩＮ１、ＩＮ２をゲートにそれぞ
れ入力する２つのＮチャネルＭＯＳトランジスタからな
る。
【００９３】クロックＱ（ｎ−１）1の立上がりエッジ
によりノードＮ５１の電荷がＮＯＲ５１に引き抜かれ、
これにより、ノードＮ５１の電位がインバータＩＮＶ５
１のしきい値電圧に達したところで、インバータＩＮＶ
５１から出力されるクロックＴ２1のエッジが立上が
る。インバータＩＮＶ５１のしきい値に達したところま
で引き抜く必要のあるノードＮ５１の電荷をＣＶとし、
ＮチャネルＭＯＳトランジスタそれぞれの電荷引き抜き
の電流値をそれぞれＩとすると、クロックＱ（ｎ−１）
1の立上がりからＣＶの電荷量を２Ｉの電流で引きぬい
た結果、すなわちＣＶ／２ＩがクロックＱ（ｎ−１）1
の立上がりエッジからクロックＴ２1の立上がりまでの
タイミングを表す。
によりノードＮ５１の電荷がＮＯＲ５１に引き抜かれ、
これにより、ノードＮ５１の電位がインバータＩＮＶ５
１のしきい値電圧に達したところで、インバータＩＮＶ
５１から出力されるクロックＴ２1のエッジが立上が
る。インバータＩＮＶ５１のしきい値に達したところま
で引き抜く必要のあるノードＮ５１の電荷をＣＶとし、
ＮチャネルＭＯＳトランジスタそれぞれの電荷引き抜き
の電流値をそれぞれＩとすると、クロックＱ（ｎ−１）
1の立上がりからＣＶの電荷量を２Ｉの電流で引きぬい
た結果、すなわちＣＶ／２ＩがクロックＱ（ｎ−１）1
の立上がりエッジからクロックＴ２1の立上がりまでの
タイミングを表す。
【００９４】クロックＴ２1の立上がりタイミングは、
クロックＱ（ｎ−１）1がＬｏｗになり、２入力ＮＯＲ
５１の出力側ノードＮ５１がＨｉｇｈに充電されること
による。
クロックＱ（ｎ−１）1がＬｏｗになり、２入力ＮＯＲ
５１の出力側ノードＮ５１がＨｉｇｈに充電されること
による。
【００９５】図２０のタイミング差分割回路２０９の動
作についても、図２１のｔａ２１からｔａ２４の期間で
動作部分がほぼ完了するので、その動作期間の内部ノー
ドＮ６１の波形が示されている。
作についても、図２１のｔａ２１からｔａ２４の期間で
動作部分がほぼ完了するので、その動作期間の内部ノー
ドＮ６１の波形が示されている。
【００９６】まず、出力されるクロックＴ２2の立上が
りタイミングについて説明する。クロックＱ（ｎ−１）
1の立上がりエッジから時間ｔＣＫｎの期間、内部ノー
ドＮ６１の電荷がＮチャネルＭＯＳトランジスタに引き
抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）2の立
上がりエッジからノードＮ６１の残りの電荷がＮチャネ
ルＭＯＳトランジスタに引き抜かれ、それにより、ノー
ドＮ６１の電位がインバータＩＮＶ６１のしきい値に達
したところでクロックＴ２2のエッジが立上がる。ノー
ドＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１のＮチャ
ネルＭＯＳトランジスタそれぞれの電荷引き抜きの電流
値をそれぞれＩとすると、クロックＱ（ｎ−１）1から
ＣＶの電荷量をｔＣＫｎの期間Ｉの電流でひきぬき、残
りの期間を２Ｉで引き抜いた結果、すなわち、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ ＝ＣＶ＋ｔＣＫｎ／２ がクロックＱ（ｎ−１）1の立上がりエッジからクロッ
クＴ２2の立上がりまでのタイミングを表す。
りタイミングについて説明する。クロックＱ（ｎ−１）
1の立上がりエッジから時間ｔＣＫｎの期間、内部ノー
ドＮ６１の電荷がＮチャネルＭＯＳトランジスタに引き
抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）2の立
上がりエッジからノードＮ６１の残りの電荷がＮチャネ
ルＭＯＳトランジスタに引き抜かれ、それにより、ノー
ドＮ６１の電位がインバータＩＮＶ６１のしきい値に達
したところでクロックＴ２2のエッジが立上がる。ノー
ドＮ６１の電荷をＣＶとし、２入力ＮＯＲ６１のＮチャ
ネルＭＯＳトランジスタそれぞれの電荷引き抜きの電流
値をそれぞれＩとすると、クロックＱ（ｎ−１）1から
ＣＶの電荷量をｔＣＫｎの期間Ｉの電流でひきぬき、残
りの期間を２Ｉで引き抜いた結果、すなわち、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２Ｉ ＝ＣＶ＋ｔＣＫｎ／２ がクロックＱ（ｎ−１）1の立上がりエッジからクロッ
クＴ２2の立上がりまでのタイミングを表す。
【００９７】従って、クロックＴ２1の立上がりとのタ
イミング差をみると、丁度ｔＣＫｎ／２となる。
イミング差をみると、丁度ｔＣＫｎ／２となる。
【００９８】クロックＴ２2の立上がりタイミングは、
クロックＱ（ｎ−１）1とＱ（ｎ−１）２の両方がＬｏ
ｗになり、２入力ＮＯＲ６１の出力側ノードＮ６１がＨ
ｉｇｈに充電されることによる。
クロックＱ（ｎ−１）1とＱ（ｎ−１）２の両方がＬｏ
ｗになり、２入力ＮＯＲ６１の出力側ノードＮ６１がＨ
ｉｇｈに充電されることによる。
【００９９】クロックＴ２3〜Ｔ２8についても同様に説
明され、クロックＴ２1〜Ｔ２8の立上がりタイミング差
は、それぞれ１／２ｔＣＫｎになる。
明され、クロックＴ２1〜Ｔ２8の立上がりタイミング差
は、それぞれ１／２ｔＣＫｎになる。
【０１００】パルス幅補正回路２１６〜２２３は、図２
２に示すように、インバータＩＮＶ７１と２入力ＮＡＮ
Ｄ７１からなり、前述のように、位相が４５度ずつずれ
たデューティー２５％の８相のパルス（分割信号）群Ｐ
２1〜Ｐ２8を生成する。
２に示すように、インバータＩＮＶ７１と２入力ＮＡＮ
Ｄ７１からなり、前述のように、位相が４５度ずつずれ
たデューティー２５％の８相のパルス（分割信号）群Ｐ
２1〜Ｐ２8を生成する。
【０１０１】多重化回路２２４は、図２３に示すよう
に、２入力ＮＡＮＤ８１からなり、前述のように、位相
が９０度ずつずれたデューティー５０％の４相クロック
群Ｑｎ1〜Ｑｎ4を生成する。クロックＱｎ1〜Ｑｎ4の周
期は、クロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１
／２になる。
に、２入力ＮＡＮＤ８１からなり、前述のように、位相
が９０度ずつずれたデューティー５０％の４相クロック
群Ｑｎ1〜Ｑｎ4を生成する。クロックＱｎ1〜Ｑｎ4の周
期は、クロックＱ（ｎ−１）1〜Ｑ（ｎ−１）4の丁度１
／２になる。
【０１０２】以上のようにこの従来のクロック逓倍回路
においても、共通ノードＮ６１の負荷を可変にする必要
な条件は、図９等と等しいため、動作目的の等しい容
量、ＮＭＯＳを組み合わせている。外部クロック信号２
０５の周期に対する動作範囲の増大のみならず、デバイ
スの特性ばらつきが解消される。
においても、共通ノードＮ６１の負荷を可変にする必要
な条件は、図９等と等しいため、動作目的の等しい容
量、ＮＭＯＳを組み合わせている。外部クロック信号２
０５の周期に対する動作範囲の増大のみならず、デバイ
スの特性ばらつきが解消される。
【０１０３】以上説明したように、特願平０９−１５７
０２８号に提案した逓倍回路では、外部クロックを４分
周し、４相のクロックをあらかじめ作ることにより、Ｐ
ＬＬ、ＤＬＬなどのフィードバック回路を使うことな
く、逓倍クロックを作ることを可能としている。
０２８号に提案した逓倍回路では、外部クロックを４分
周し、４相のクロックをあらかじめ作ることにより、Ｐ
ＬＬ、ＤＬＬなどのフィードバック回路を使うことな
く、逓倍クロックを作ることを可能としている。
【０１０４】また４分周することで、ＮＡＮＤ、ＮＯ
Ｒ、インバータなどのＣＭＯＳ基本素子を用い、完全に
スタティックな単純な回路で逓倍回路を構成することが
できる、という利点を有する。
Ｒ、インバータなどのＣＭＯＳ基本素子を用い、完全に
スタティックな単純な回路で逓倍回路を構成することが
できる、という利点を有する。
【０１０５】なお、特願平０９−１５７０２８号では、
２相のクロックから２相の逓倍クロック、４相のクロッ
クから４相の逓倍クロックを生成する場合について説明
したが、タイミング差分割回路をツリー状に並列接続す
ることにより、クロックの相数を２相，４相，８相と指
数関数的に増やし、より高い周波数成分を発生すること
が可能である。
２相のクロックから２相の逓倍クロック、４相のクロッ
クから４相の逓倍クロックを生成する場合について説明
したが、タイミング差分割回路をツリー状に並列接続す
ることにより、クロックの相数を２相，４相，８相と指
数関数的に増やし、より高い周波数成分を発生すること
が可能である。
【０１０６】特願平０９−１５７０２８号によれば、外
部クロックを多相のクロックに分周し、各相の中間タイ
ミングをとることにより、逓倍したクロックをループ構
成を用いることなく、容易に生成することができる。
部クロックを多相のクロックに分周し、各相の中間タイ
ミングをとることにより、逓倍したクロックをループ構
成を用いることなく、容易に生成することができる。
【０１０７】したがって、逓倍クロックを得る期間を短
縮することでき、また、必要なクロック数があらかじめ
予測できるため、逓倍されたクロックを使用するまでの
待ち時間を大幅に削減することができる。
縮することでき、また、必要なクロック数があらかじめ
予測できるため、逓倍されたクロックを使用するまでの
待ち時間を大幅に削減することができる。
【０１０８】また、同様の方法で、２の乗数以外の逓倍
を実現する方法も、特願平０９−１５７０４２号に記載
されている。
を実現する方法も、特願平０９−１５７０４２号に記載
されている。
【０１０９】
【発明が解決しようとする課題】しかしながら、特願平
０９−１５７０４２号、特願平０９−１５７０２８号に
提案した逓倍回路における、タイミング差分割回路（イ
ンターポーレータ）においては、入力信号として多相ク
ロックがそのまま入力されているため、動作帯域が最大
限まで拡大されていない、という問題点を有している。
０９−１５７０４２号、特願平０９−１５７０２８号に
提案した逓倍回路における、タイミング差分割回路（イ
ンターポーレータ）においては、入力信号として多相ク
ロックがそのまま入力されているため、動作帯域が最大
限まで拡大されていない、という問題点を有している。
【０１１０】たとえば容量素子の容量値を固定し、４相
クロック信号を入力した場合、入力位相差に対し、丁度
１／２になる容量値は、最小と最大で、１：３程度であ
るという制約があった。これについて以下に説明する。
クロック信号を入力した場合、入力位相差に対し、丁度
１／２になる容量値は、最小と最大で、１：３程度であ
るという制約があった。これについて以下に説明する。
【０１１１】図２６は、従来のタイミング差分割回路の
構成の一例を示す図である。図２６を参照すると、第
１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和
回路ＯＲ１と、電源ＶＣＣと内部ノードＮ２６間に接続
され、論理和回路ＯＲ１の出力信号をゲート入力とする
ＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ
１の電位を反転出力するインバータＩＮＶ３と、内部ノ
ードＮ２６にドレインが接続され、第１の入力信号ＩＮ
１、第２の入力信号ＩＮ２をそれぞれゲートに入力と
し、ソースが定電流源Ｉ0に接続されるＮチャネルＭＯ
ＳトランジスタＭＮ１、ＭＮ２を備えている。内部ノー
ドＮ２６と接地間には、ＮチャネルＭＯＳトランジスタ
よりなるスイッチ素子ＭＮ１１〜ＭＮ１５と、容量ＣＡ
Ｐ１１〜ＣＡＰ１５が接続され、ＮチャネルＭＯＳトラ
ンジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５の制
御端子（ゲート端子）には、図９乃至図１２等を参照し
て説明したタイミング差分割回路と同様、周期検知回路
から出力される制御信号１０６が接続され、内部ノード
Ｎ２６に付加する容量値が決められる。
構成の一例を示す図である。図２６を参照すると、第
１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和
回路ＯＲ１と、電源ＶＣＣと内部ノードＮ２６間に接続
され、論理和回路ＯＲ１の出力信号をゲート入力とする
ＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ
１の電位を反転出力するインバータＩＮＶ３と、内部ノ
ードＮ２６にドレインが接続され、第１の入力信号ＩＮ
１、第２の入力信号ＩＮ２をそれぞれゲートに入力と
し、ソースが定電流源Ｉ0に接続されるＮチャネルＭＯ
ＳトランジスタＭＮ１、ＭＮ２を備えている。内部ノー
ドＮ２６と接地間には、ＮチャネルＭＯＳトランジスタ
よりなるスイッチ素子ＭＮ１１〜ＭＮ１５と、容量ＣＡ
Ｐ１１〜ＣＡＰ１５が接続され、ＮチャネルＭＯＳトラ
ンジスタよりなるスイッチ素子ＭＮ１１〜ＭＮ１５の制
御端子（ゲート端子）には、図９乃至図１２等を参照し
て説明したタイミング差分割回路と同様、周期検知回路
から出力される制御信号１０６が接続され、内部ノード
Ｎ２６に付加する容量値が決められる。
【０１１２】第１、第２の入力信号ＩＮ１、ＩＮ２がＬ
ｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレ
ベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオ
ン（導通）し、これにより内部ノードＮ２６が電源電位
に充電されインバータＩＮＶ３の出力はＬｏｗレベルと
される。
ｏｗレベルのとき、論理和回路ＯＲ１の出力はＬｏｗレ
ベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオ
ン（導通）し、これにより内部ノードＮ２６が電源電位
に充電されインバータＩＮＶ３の出力はＬｏｗレベルと
される。
【０１１３】第１、第２の入力信号ＩＮ１、ＩＮ２の一
方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ
１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳト
ランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖ
ｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳト
ランジスタＭＮ１とＭＮ２の一方又は両方がオンして内
部ノードＮ２６が放電されて、内部ノードＮ２６の電位
が電源電位から下がり始め、インバータＩＮＶ３のしき
い値以下に下がった場合、インバータＩＮＶ３の出力は
Ｌｏｗレベルから立上がってＨｉｇｈレベルとなる。
方又は両方がＨｉｇｈレベルとなると、論理和回路ＯＲ
１の出力はＨｉｇｈレベルとなり、ＰチャネルＭＯＳト
ランジスタＭＰ１がオフし、内部ノードＮ２６と電源Ｖ
ｃｃとの電源パスがオフし、一方、ＮチャネルＭＯＳト
ランジスタＭＮ１とＭＮ２の一方又は両方がオンして内
部ノードＮ２６が放電されて、内部ノードＮ２６の電位
が電源電位から下がり始め、インバータＩＮＶ３のしき
い値以下に下がった場合、インバータＩＮＶ３の出力は
Ｌｏｗレベルから立上がってＨｉｇｈレベルとなる。
【０１１４】図２７はタイミング差分割回路（ＴＭＤ）
の動作を説明するための図である。図２７（ａ）を参照
すると、３つのタイミング差分割回路（ＴＭＤ）におい
て、第一のタイミング差分割回路（ＴＭＤ）は、その二
入力に、同一の入力信号ＩＮ１が入力され出力信号ＯＵ
Ｔ１を出力し、第２のタイミング差分割回路（ＴＭＤ）
には入力信号ＩＮ１、ＩＮ２が入力され出力信号ＯＵＴ
２を出力し、第三のタイミング差分割回路（ＴＭＤ）
は、その２入力に、同一の入力信号ＩＮ２が入力され出
力信号ＯＵＴ３を出力する。このうち、入力信号ＩＮ
１、ＩＮ２を入力し出力信号ＯＵＴ２を出力する第二の
タイミング差分割回路（ＴＭＤ）が、図１７のタイミン
グ差分割回路２０９等の構成に対応している。またＩＮ
１を共通に入力するタイミング差分割回路（ＴＭＤ）、
ＩＮ２を共通に入力するタイミング差分割回路（ＴＭ
Ｄ）は、図２６において、同一信号を入力する構成とさ
れ、図１７のタイミング差分割回路２０８等の構成に対
応している。
の動作を説明するための図である。図２７（ａ）を参照
すると、３つのタイミング差分割回路（ＴＭＤ）におい
て、第一のタイミング差分割回路（ＴＭＤ）は、その二
入力に、同一の入力信号ＩＮ１が入力され出力信号ＯＵ
Ｔ１を出力し、第２のタイミング差分割回路（ＴＭＤ）
には入力信号ＩＮ１、ＩＮ２が入力され出力信号ＯＵＴ
２を出力し、第三のタイミング差分割回路（ＴＭＤ）
は、その２入力に、同一の入力信号ＩＮ２が入力され出
力信号ＯＵＴ３を出力する。このうち、入力信号ＩＮ
１、ＩＮ２を入力し出力信号ＯＵＴ２を出力する第二の
タイミング差分割回路（ＴＭＤ）が、図１７のタイミン
グ差分割回路２０９等の構成に対応している。またＩＮ
１を共通に入力するタイミング差分割回路（ＴＭＤ）、
ＩＮ２を共通に入力するタイミング差分割回路（ＴＭ
Ｄ）は、図２６において、同一信号を入力する構成とさ
れ、図１７のタイミング差分割回路２０８等の構成に対
応している。
【０１１５】図２７（ｂ）は、タイミング差Ｔの入力信
号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング
差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第
一乃至第三のタイミング差分割回路の内部ノードの変化
Ａ１〜Ａ３を示している。説明を容易とするため、内部
ノードは電位０から充電され、しきい値Ｖｔを超えたと
き、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上
がる）するものとする。
号ＩＮ１、ＩＮ２を入力した第一乃至第三のタイミング
差分割回路の出力信号ＯＵＴ１〜ＯＵＴ３の出力と、第
一乃至第三のタイミング差分割回路の内部ノードの変化
Ａ１〜Ａ３を示している。説明を容易とするため、内部
ノードは電位０から充電され、しきい値Ｖｔを超えたと
き、出力信号がＬｏｗからＨｉｇｈレベルに変化（立上
がる）するものとする。
【０１１６】図２７（ｂ）を参照すると、入力信号ＩＮ
１と入力信号ＩＮ２間には、タイミング差（Ｔ）があ
り、第一のタイミング差分割回路（ＴＭＤ）は遅延時間
ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差
分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３
を出力し、第二のタイミング差分割回路（ＴＭＤ）は、
遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ
２は、遅延時間ｔ１とｔ３を分割（内分）した値とされ
ている。 ｔ１＝ＣＶ/２Ｉ、 ｔ２＝Ｔ＋（ＣＶ−ＩＴ）／（２Ｉ） ＝Ｔ／２＋ＣＶ／２Ｉ とされる。また、ｔ３＝Ｔ＋ＣＶ／２Ｉとされる。ただ
し、内部ノードが入力端に接続されるバッファ回路（イ
ンバータ）のしきい値を超えるまでに放電する電荷をＣ
Ｖとする。
１と入力信号ＩＮ２間には、タイミング差（Ｔ）があ
り、第一のタイミング差分割回路（ＴＭＤ）は遅延時間
ｔ１の出力信号ＯＵＴ１を出力し、第三のタイミング差
分割回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３
を出力し、第二のタイミング差分割回路（ＴＭＤ）は、
遅延時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ
２は、遅延時間ｔ１とｔ３を分割（内分）した値とされ
ている。 ｔ１＝ＣＶ/２Ｉ、 ｔ２＝Ｔ＋（ＣＶ−ＩＴ）／（２Ｉ） ＝Ｔ／２＋ＣＶ／２Ｉ とされる。また、ｔ３＝Ｔ＋ＣＶ／２Ｉとされる。ただ
し、内部ノードが入力端に接続されるバッファ回路（イ
ンバータ）のしきい値を超えるまでに放電する電荷をＣ
Ｖとする。
【０１１７】図２８は、周期ｔＣＫのクロックを４分周
した２相のクロックＩＮ１、ＩＮ２について、図２６に
示したタイミング差分割回路に同相信号、位相信号を入
力した場合の入力信号と、内部ノードＮ２６の電圧変化
の様子を示す信号波形図である。
した２相のクロックＩＮ１、ＩＮ２について、図２６に
示したタイミング差分割回路に同相信号、位相信号を入
力した場合の入力信号と、内部ノードＮ２６の電圧変化
の様子を示す信号波形図である。
【０１１８】図２６及び図２８を参照すると、インバー
タＩＮＶ３のしきい値を超えるまでに放電する電荷をＣ
Ｖ（ただし、Ｃは内部ノードＮ２６に付加される容量
値、ＶはインバータＩＮＶ３のしきい値電圧Ｖｔ）とす
ると、同相入力の場合、入力信号ＩＮ１のＬｏｗからＨ
ｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳト
ランジスタＭＮ１、ＭＮ２が導通し電流２Ｉで電荷を放
電する。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２
が導通する期間は２ｔＣＫ以内であり、２ｔＣＫ間に電
荷ＣＶを引き抜ききれないと、タイミング差分割回路の
出力には出力が得られない。
タＩＮＶ３のしきい値を超えるまでに放電する電荷をＣ
Ｖ（ただし、Ｃは内部ノードＮ２６に付加される容量
値、ＶはインバータＩＮＶ３のしきい値電圧Ｖｔ）とす
ると、同相入力の場合、入力信号ＩＮ１のＬｏｗからＨ
ｉｇｈレベルへの立上がりにより、ＮチャネルＭＯＳト
ランジスタＭＮ１、ＭＮ２が導通し電流２Ｉで電荷を放
電する。ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２
が導通する期間は２ｔＣＫ以内であり、２ｔＣＫ間に電
荷ＣＶを引き抜ききれないと、タイミング差分割回路の
出力には出力が得られない。
【０１１９】したがって、 ＣＶ／２Ｉ ＞ ２ｔＣＫ を満たす容量値Ｃが、位相差Ｔの１／２成分を満たす最
大値Ｃmaxになる。
大値Ｃmaxになる。
【０１２０】Ｃmax ＝ ４ｔＣＫ・Ｉ/Ｖｔ
【０１２１】異相入力の場合、入力信号ＩＮ１のＬｏｗ
レベルからＨｉｇｈレベルへの立上がりにより、Ｎチャ
ネルＭＯＳトランジスタＭＮ１が導通し電流Ｉで電荷を
放電し、つづいてＴ＝ｔＣＫ後、入力信号ＩＮ２のＬｏ
ｗレベルからＨｉｇｈレベルへの立上がりにより、Ｎチ
ャネルＭＯＳトランジスタＭＮ２が導通する。
レベルからＨｉｇｈレベルへの立上がりにより、Ｎチャ
ネルＭＯＳトランジスタＭＮ１が導通し電流Ｉで電荷を
放電し、つづいてＴ＝ｔＣＫ後、入力信号ＩＮ２のＬｏ
ｗレベルからＨｉｇｈレベルへの立上がりにより、Ｎチ
ャネルＭＯＳトランジスタＭＮ２が導通する。
【０１２２】インバータＩＮＶ３のしきい値に達したと
ころまで引き抜く必要のあるノードＮ２６の電荷をＣＶ
とし、チャージがＮチャネルＭＯＳトランジスタＭＮ
１、ＭＮ２の電荷を引き抜く電流値をそれぞれＩとする
と、ＣＶの電荷量を第１の入力信号ＩＮ１の立上がりよ
り第２の入力信号ＩＮ２の立上がりまでの位相差Ｔの間
は、Ｉの電流で引き抜き、そのあと電流値２Iで引き抜
く。
ころまで引き抜く必要のあるノードＮ２６の電荷をＣＶ
とし、チャージがＮチャネルＭＯＳトランジスタＭＮ
１、ＭＮ２の電荷を引き抜く電流値をそれぞれＩとする
と、ＣＶの電荷量を第１の入力信号ＩＮ１の立上がりよ
り第２の入力信号ＩＮ２の立上がりまでの位相差Ｔの間
は、Ｉの電流で引き抜き、そのあと電流値２Iで引き抜
く。
【０１２３】第２入力信号ＩＮ２の立上がりまでの位相
差Ｔの間に電荷ＣＶを引き抜いてしまうと、位相差Ｔの
１／２成分が無くなる。そこで、ＣＶ／Ｉ＜Ｔ Ｃmin＝ｔＣＫ・Ｉ／Ｖｔ
差Ｔの間に電荷ＣＶを引き抜いてしまうと、位相差Ｔの
１／２成分が無くなる。そこで、ＣＶ／Ｉ＜Ｔ Ｃmin＝ｔＣＫ・Ｉ／Ｖｔ
【０１２４】電流２Iで引き抜く期間は、第１の入力信
号ＩＮ１と第２の入力信号ＩＮ２のオーバーラップ期間
Ｔovpである。このオーバラップ期間Ｔovpの間にＣＶを
引き抜ききれないと、タイミング差分割回路の出力に
は、位相差Ｔの１／２成分が無くなる。
号ＩＮ１と第２の入力信号ＩＮ２のオーバーラップ期間
Ｔovpである。このオーバラップ期間Ｔovpの間にＣＶを
引き抜ききれないと、タイミング差分割回路の出力に
は、位相差Ｔの１／２成分が無くなる。
【０１２５】そこで、 （ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔ を満たす最大の容量値Ｃが、位相差Ｔの１／２成分（Ｔ
／２）を満たす最大値Ｃmaxになる。
／２）を満たす最大値Ｃmaxになる。
【０１２６】 Ｃmax ＝（２Ｔ・＋Ｔ）Ｉ/Ｖ ＝３ｔＣＫ・Ｉ／Ｖｔ
【０１２７】このように、４相クロックの２つの信号
（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔＣ
Ｋ）の信号を出力する場合、充放電される内部ノードＮ
２６に付加される容量の容量値の最大Ｃmaxと最小値Ｃm
inには、図２８に示すように、ほぼ１：３の関係にあ
る。なお、図２８において縦軸は、タイミング差分割回
路の内分比（分割値）であり、図２７（ｂ）のＡ１、Ａ
２、Ａ３の遅延時間から、Ａ２／（Ａ３−Ａ２）に相当
し、横軸は内部ノードＮ２６に付加される容量値であ
る。
（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔＣ
Ｋ）の信号を出力する場合、充放電される内部ノードＮ
２６に付加される容量の容量値の最大Ｃmaxと最小値Ｃm
inには、図２８に示すように、ほぼ１：３の関係にあ
る。なお、図２８において縦軸は、タイミング差分割回
路の内分比（分割値）であり、図２７（ｂ）のＡ１、Ａ
２、Ａ３の遅延時間から、Ａ２／（Ａ３−Ａ２）に相当
し、横軸は内部ノードＮ２６に付加される容量値であ
る。
【０１２８】そして、図２６等に示した従来のタイミン
グ差分割回路の構成においては、内部ノードに付加され
る容量素子ＣＡＰの容量値を調整するためにＭＯＳトラ
ンジスタとＭＯＳ容量を用いているため、ＭＯＳトラン
ジスタとＭＯＳ容量分の面積を要しており、チップ面積
の増大を招く結果となる。
グ差分割回路の構成においては、内部ノードに付加され
る容量素子ＣＡＰの容量値を調整するためにＭＯＳトラ
ンジスタとＭＯＳ容量を用いているため、ＭＯＳトラン
ジスタとＭＯＳ容量分の面積を要しており、チップ面積
の増大を招く結果となる。
【０１２９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、高速化を図ると
ともに、チップ面積の増大を抑止低減し、広帯域動作を
可能とするタイミング差分割回路及び方法を提供するこ
とにある。
てなされたものであって、その目的は、高速化を図ると
ともに、チップ面積の増大を抑止低減し、広帯域動作を
可能とするタイミング差分割回路及び方法を提供するこ
とにある。
【０１３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るタイミング差分割回路（インターポー
レータ）は、内部ノードと電源間のパスをオン・オフ制
御する互いに並列接続される２つのスイッチを少なくと
も備え、入力される２つの信号のうち、はやく遷移する
方の一の信号に基づき一のスイッチがオンして前記内部
ノードの容量を第１の電流で充電又は放電し、つづい
て、前記一の信号よりも遅れて遷移する他の信号に基づ
き他のスイッチがオンし、オン状態の前記一のスイッチ
と前記他のスイッチを介して、前記内部ノードの容量
を、前記第１の電流と第２の電流とを合わせた電流値
で、充電又は放電する構成とされ、前記内部ノード電圧
がしきい値電圧を超えるか、又は下回った場合に出力論
理値を変える、バッファ回路を備えてなるタイミング差
分割回路において、前記一の信号と前記他の信号とに基
づき、前記一のスイッチがオンする期間と、前記他のス
イッチがオンする期間が互いにオーバラップする期間
（Ｔovp）を所望の値に設定する回路手段を備えてい
る。
め、本発明に係るタイミング差分割回路（インターポー
レータ）は、内部ノードと電源間のパスをオン・オフ制
御する互いに並列接続される２つのスイッチを少なくと
も備え、入力される２つの信号のうち、はやく遷移する
方の一の信号に基づき一のスイッチがオンして前記内部
ノードの容量を第１の電流で充電又は放電し、つづい
て、前記一の信号よりも遅れて遷移する他の信号に基づ
き他のスイッチがオンし、オン状態の前記一のスイッチ
と前記他のスイッチを介して、前記内部ノードの容量
を、前記第１の電流と第２の電流とを合わせた電流値
で、充電又は放電する構成とされ、前記内部ノード電圧
がしきい値電圧を超えるか、又は下回った場合に出力論
理値を変える、バッファ回路を備えてなるタイミング差
分割回路において、前記一の信号と前記他の信号とに基
づき、前記一のスイッチがオンする期間と、前記他のス
イッチがオンする期間が互いにオーバラップする期間
（Ｔovp）を所望の値に設定する回路手段を備えてい
る。
【０１３１】本発明においては、前記回路手段が、前記
オーバラップする期間（Ｔovp）を、前記一の信号より
も遅れて遷移する前記他の信号の前縁よりも前方に延ば
すか、もしくは前記前記他の信号の前縁から開始し、前
記一の信号の後縁よりもさらに延長された任意の値に設
定する。
オーバラップする期間（Ｔovp）を、前記一の信号より
も遅れて遷移する前記他の信号の前縁よりも前方に延ば
すか、もしくは前記前記他の信号の前縁から開始し、前
記一の信号の後縁よりもさらに延長された任意の値に設
定する。
【０１３２】本発明においては、前記回路手段が、前記
オーバラップする期間（Ｔovp）を、前記一の信号より
も遅れて遷移する前記他の信号の前縁から、前記他の信
号の後縁までとする。
オーバラップする期間（Ｔovp）を、前記一の信号より
も遅れて遷移する前記他の信号の前縁から、前記他の信
号の後縁までとする。
【０１３３】本発明においては、前記内部ノードの容量
が、複数のＭＯＳキャパシタで構成され、前記複数のＭ
ＯＳキャパシタは制御信号によって前記内部ノードへの
接続がそれぞれ制御される。
が、複数のＭＯＳキャパシタで構成され、前記複数のＭ
ＯＳキャパシタは制御信号によって前記内部ノードへの
接続がそれぞれ制御される。
【０１３４】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、内部ノード（Ｎ１）と電源間のパスを
オン・オフ制御する互いに並列接続される２つのスイッ
チ（ＭＮ１、ＭＮ２）を少なくとも備え、入力される２
つの信号（ＩＮ１、ＩＮ２）のうち、はやく遷移する方
の一の信号に基づき一のスイッチ（ＭＮ１）がオンして
前記内部ノード（Ｎ１）に付加される容量（Ｃ）を第１
の電流（Ｉ）で充電又は放電し、つづいて、前記一の信
号よりも遅れて遷移する他の信号に基づき他のスイッチ
(ＭＮ２)がオンし、オン状態の前記一のスイッチと前記
他のスイッチを介して、前記内部ノードを、前記第１の
電流と第２の電流とを合わせた電流値（２I）で、充電
又は放電する構成とされ、前記内部ノード電圧がしきい
値電圧を超えるか、又は下回った場合に出力論理値を変
える、バッファ回路(ＩＮＶ１)を備えてなるタイミング
差分割回路において、前記一の信号と前記他の信号とに
基づき、前記一のスイッチがオンする期間と、前記他の
スイッチがオンする期間が互いにオーバラップする期間
（Ｔovp）を所望の値に設定する回路手段（Ｌ１）を備
える。
する。本発明は、内部ノード（Ｎ１）と電源間のパスを
オン・オフ制御する互いに並列接続される２つのスイッ
チ（ＭＮ１、ＭＮ２）を少なくとも備え、入力される２
つの信号（ＩＮ１、ＩＮ２）のうち、はやく遷移する方
の一の信号に基づき一のスイッチ（ＭＮ１）がオンして
前記内部ノード（Ｎ１）に付加される容量（Ｃ）を第１
の電流（Ｉ）で充電又は放電し、つづいて、前記一の信
号よりも遅れて遷移する他の信号に基づき他のスイッチ
(ＭＮ２)がオンし、オン状態の前記一のスイッチと前記
他のスイッチを介して、前記内部ノードを、前記第１の
電流と第２の電流とを合わせた電流値（２I）で、充電
又は放電する構成とされ、前記内部ノード電圧がしきい
値電圧を超えるか、又は下回った場合に出力論理値を変
える、バッファ回路(ＩＮＶ１)を備えてなるタイミング
差分割回路において、前記一の信号と前記他の信号とに
基づき、前記一のスイッチがオンする期間と、前記他の
スイッチがオンする期間が互いにオーバラップする期間
（Ｔovp）を所望の値に設定する回路手段（Ｌ１）を備
える。
【０１３５】より詳細には、第１、第２の入力信号（Ｉ
Ｎ１、ＩＮ２）を入力とし、第１及び第２のゲート信号
（Ｇ１、Ｇ２）を出力する論理回路（Ｌ１）と、ソース
が第１の電源（Ｖｃｃ）に接続され、ドレインが内部ノ
ード（Ｎ１）に接続されゲートが第１のゲート信号（Ｇ
１）に接続される第１導電型のＭＯＳトランジスタ（Ｍ
Ｐ１）と、内部ノード（Ｎ１）にドレインが共通接続さ
れ、第１、第２のゲート信号（Ｇ１、Ｇ２）がゲートに
それぞれ接続され、オフ、オンされる第２導電型の第
２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）と、
第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の
ソースと第２の電源間（ＧＮＤ）に接続された第１、第
２の定電流源（Ｉ０1、Ｉ０2）と、内部ノード（Ｎ１）
には、第１導電型の複数のＭＯＳキャパシタ（ＭＰ１１
〜ＭＰ１４）が接続されており、内部ノード（Ｎ１）に
入力端が接続され内部ノード電位としきい値電圧Ｖｔの
大小から出力信号の値が規定されるバッファ回路（ＩＮ
Ｖ１）と、を備える。
Ｎ１、ＩＮ２）を入力とし、第１及び第２のゲート信号
（Ｇ１、Ｇ２）を出力する論理回路（Ｌ１）と、ソース
が第１の電源（Ｖｃｃ）に接続され、ドレインが内部ノ
ード（Ｎ１）に接続されゲートが第１のゲート信号（Ｇ
１）に接続される第１導電型のＭＯＳトランジスタ（Ｍ
Ｐ１）と、内部ノード（Ｎ１）にドレインが共通接続さ
れ、第１、第２のゲート信号（Ｇ１、Ｇ２）がゲートに
それぞれ接続され、オフ、オンされる第２導電型の第
２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）と、
第２、第３のＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の
ソースと第２の電源間（ＧＮＤ）に接続された第１、第
２の定電流源（Ｉ０1、Ｉ０2）と、内部ノード（Ｎ１）
には、第１導電型の複数のＭＯＳキャパシタ（ＭＰ１１
〜ＭＰ１４）が接続されており、内部ノード（Ｎ１）に
入力端が接続され内部ノード電位としきい値電圧Ｖｔの
大小から出力信号の値が規定されるバッファ回路（ＩＮ
Ｖ１）と、を備える。
【０１３６】本発明の実施の形態において、論理回路
（Ｌ１）は、第１のゲート信号（Ｇ１）として、第１、
第２の入力信号（ＩＮ１、ＩＮ２）のうち先行する相の
信号の始まりのエッジ（先端エッジ）に基づき、その始
まりのエッジのタイミングが決定され、遅れる相の信号
の終わりのエッジ（後端エッジ）に基づき終わりのエッ
ジのタイミングが決定される信号を出力し、前記第２の
ゲート信号として、前記第１、第２の入力信号のうち遅
れる相の信号の始まりのエッジに基づき始まりのエッジ
のタイミングが決定され、遅れる相の信号の終わりのエ
ッジで終わりのエッジのタイミングが決定される信号を
出力する。
（Ｌ１）は、第１のゲート信号（Ｇ１）として、第１、
第２の入力信号（ＩＮ１、ＩＮ２）のうち先行する相の
信号の始まりのエッジ（先端エッジ）に基づき、その始
まりのエッジのタイミングが決定され、遅れる相の信号
の終わりのエッジ（後端エッジ）に基づき終わりのエッ
ジのタイミングが決定される信号を出力し、前記第２の
ゲート信号として、前記第１、第２の入力信号のうち遅
れる相の信号の始まりのエッジに基づき始まりのエッジ
のタイミングが決定され、遅れる相の信号の終わりのエ
ッジで終わりのエッジのタイミングが決定される信号を
出力する。
【０１３７】本発明の実施の形態においては、論理回路
（Ｌ１）から出力される第１、第２のゲート信号のタイ
ミングを調整することで、第２導電型の第２、第３のＭ
ＯＳトランジスタ（ＭＮ１、ＭＮ２）がオーバラップし
てオンするタイミングを調整し、４相クロックの２つの
信号（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔ
ＣＫ）の信号を出力する場合、内部ノード（Ｎ１）に付
加される容量の容量値の最大値Ｃmaxを可変させること
ができる。
（Ｌ１）から出力される第１、第２のゲート信号のタイ
ミングを調整することで、第２導電型の第２、第３のＭ
ＯＳトランジスタ（ＭＮ１、ＭＮ２）がオーバラップし
てオンするタイミングを調整し、４相クロックの２つの
信号（周期ｔＣＫ）を入力し、丁度１／２の遅延（２ｔ
ＣＫ）の信号を出力する場合、内部ノード（Ｎ１）に付
加される容量の容量値の最大値Ｃmaxを可変させること
ができる。
【０１３８】これに対して、従来にタイミング差分割回
路では、図２８（ｂ）に示すように、クロックを４分周
した信号（周期４ｔＣＫ）の９０度位相が異なる第１、
第２の入力信号ＩＮ１、ＩＮ２の位相差Ｔとその重なり
時間Ｔovp（＝ｔＣＫ）の間に、内部ノードの電荷ＣＶ
をしきい値電圧以下まで引き抜くことが必要とされてお
り、最小値Ｃminと最大値Ｃmaxの比は１：３とされてい
る。
路では、図２８（ｂ）に示すように、クロックを４分周
した信号（周期４ｔＣＫ）の９０度位相が異なる第１、
第２の入力信号ＩＮ１、ＩＮ２の位相差Ｔとその重なり
時間Ｔovp（＝ｔＣＫ）の間に、内部ノードの電荷ＣＶ
をしきい値電圧以下まで引き抜くことが必要とされてお
り、最小値Ｃminと最大値Ｃmaxの比は１：３とされてい
る。
【０１３９】このように、外部クロックを多相のクロッ
クに分周し、各相の中間タイミングをとることにより、
逓倍したクロックをループ構成を用いることなく、容易
に生成することができる回路等に用いられるタイミング
差分割回路において、所望のタイミング差分割動作が可
能な動作範囲を拡大することができる。
クに分周し、各相の中間タイミングをとることにより、
逓倍したクロックをループ構成を用いることなく、容易
に生成することができる回路等に用いられるタイミング
差分割回路において、所望のタイミング差分割動作が可
能な動作範囲を拡大することができる。
【０１４０】さらに本発明の実施の形態においては、内
部ノード（Ｎ１）に付加される容量として、ＭＯＳキャ
パシタ（ＭＰ１１〜ＭＰ１４）を用いたこともその特徴
の一つとしている。
部ノード（Ｎ１）に付加される容量として、ＭＯＳキャ
パシタ（ＭＰ１１〜ＭＰ１４）を用いたこともその特徴
の一つとしている。
【０１４１】ＭＯＳキャパシタ（ＭＰ１１〜ＭＰ１４）
は、内部ノード（Ｎ１）にソースとドレインが接続され
ており、ゲートに制御信号１０６が入力されるＭＯＳト
ランジスタよりなり、Ｐ型半導体の場合、ゲートに加え
る電圧（制御信号１０６の電圧値）ＶＧが正電圧のと
き、半導体界面に空乏層（depletion layer）が生じ、
等価回路として、空乏層容量ＣＤとゲート酸化膜容量Ｃ
０との合成容量の直列接続されたキャパシタが得られ
る。第１導電型の複数のＭＯＳトランジスタ（ＭＰ１１
〜ＭＰ１４）は、互いに異なるゲート長、又はゲート幅
を有している。
は、内部ノード（Ｎ１）にソースとドレインが接続され
ており、ゲートに制御信号１０６が入力されるＭＯＳト
ランジスタよりなり、Ｐ型半導体の場合、ゲートに加え
る電圧（制御信号１０６の電圧値）ＶＧが正電圧のと
き、半導体界面に空乏層（depletion layer）が生じ、
等価回路として、空乏層容量ＣＤとゲート酸化膜容量Ｃ
０との合成容量の直列接続されたキャパシタが得られ
る。第１導電型の複数のＭＯＳトランジスタ（ＭＰ１１
〜ＭＰ１４）は、互いに異なるゲート長、又はゲート幅
を有している。
【０１４２】かかる構成の本発明によれば、図９乃至図
１２、図２６等を参照して説明した従来の回路よりも、
集積回路化した場合のチップ面積を縮減することができ
る。
１２、図２６等を参照して説明した従来の回路よりも、
集積回路化した場合のチップ面積を縮減することができ
る。
【０１４３】本発明のタイミング差分割回路は、入力ク
ロックを分周して多相クロックを生成出力する分周器
（図４の２）と、入力クロックの周期を検知する周期検
知回路（図４の６）と、分周器（２）から出力される多
相クロックを入力とし、前記クロックを逓倍した多相ク
ロックを生成する多相クロック逓倍回路（５）と、多相
クロックを合成するクロック合成回路（９）とを備え、
多相クロック逓倍回路（５）が、２つの入力のタイミン
グ差を分割した信号を出力するタイミング差分割回路を
複数備えるとともに、２つの前記タイミング差分割回路
の出力をそれぞれ多重化して出力する複数の多重化回路
とを備えたクロック制御装置のタイミング差分割回路に
適用して好適とされる。
ロックを分周して多相クロックを生成出力する分周器
（図４の２）と、入力クロックの周期を検知する周期検
知回路（図４の６）と、分周器（２）から出力される多
相クロックを入力とし、前記クロックを逓倍した多相ク
ロックを生成する多相クロック逓倍回路（５）と、多相
クロックを合成するクロック合成回路（９）とを備え、
多相クロック逓倍回路（５）が、２つの入力のタイミン
グ差を分割した信号を出力するタイミング差分割回路を
複数備えるとともに、２つの前記タイミング差分割回路
の出力をそれぞれ多重化して出力する複数の多重化回路
とを備えたクロック制御装置のタイミング差分割回路に
適用して好適とされる。
【０１４４】該周期検知回路からの制御信号がタイミン
グ差分割回路の内部ノードに接続されるＭＯＳ容量素子
に制御信号として供給される。
グ差分割回路の内部ノードに接続されるＭＯＳ容量素子
に制御信号として供給される。
【０１４５】２相クロック逓倍回路が、２相のクロック
（第１、第２クロック）を入力し、２つの入力のタイミ
ング差を分割した信号を出力する４個のタイミング差分
割回路（図７の１０８〜１１１）を備え、第１、第３の
タイミング差分割回路の出力、第２、第４のタイミング
差分割回路の出力を入力とする多重化回路を備える構成
とし、このタイミング差分割回路に本発明のタイミング
差分割回路が用いられる。
（第１、第２クロック）を入力し、２つの入力のタイミ
ング差を分割した信号を出力する４個のタイミング差分
割回路（図７の１０８〜１１１）を備え、第１、第３の
タイミング差分割回路の出力、第２、第４のタイミング
差分割回路の出力を入力とする多重化回路を備える構成
とし、このタイミング差分割回路に本発明のタイミング
差分割回路が用いられる。
【０１４６】また多相クロック逓倍回路は、ｎ相のクロ
ック（第１乃至第ｎクロック）を入力し、２つの入力の
タイミング差を分割した信号を出力する２ｎ個のタイミ
ング差分割回路（図１７の２０８〜２１５）を備え、２
Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割
回路は、前記２つの入力としてＩ番目の同一クロックを
入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミン
グ差分割回路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏ
ｄ ｎ）番目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋
１ ｍｏｄ ｎは、Ｉ＋１をｍで割った余り）のクロッ
クを入力とし、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイ
ミング差分割回路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目
（ただし、Ｊ＋２ ｍｏｄ ｎは、Ｊ＋２をｎで割った
余り）のタイミング差分割回路の出力とを入力とする２
ｎ個のパルス幅補正回路（２１６〜２２３）と、Ｋ番目
（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出力と
（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とす
るｎ個の多重化回路（２２４、２２７）とを備える構成
とし、このタイミング差分割回路に本発明のタイミング
差分割回路が用いてもよい。
ック（第１乃至第ｎクロック）を入力し、２つの入力の
タイミング差を分割した信号を出力する２ｎ個のタイミ
ング差分割回路（図１７の２０８〜２１５）を備え、２
Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割
回路は、前記２つの入力としてＩ番目の同一クロックを
入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミン
グ差分割回路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏ
ｄ ｎ）番目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋
１ ｍｏｄ ｎは、Ｉ＋１をｍで割った余り）のクロッ
クを入力とし、Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイ
ミング差分割回路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目
（ただし、Ｊ＋２ ｍｏｄ ｎは、Ｊ＋２をｎで割った
余り）のタイミング差分割回路の出力とを入力とする２
ｎ個のパルス幅補正回路（２１６〜２２３）と、Ｋ番目
（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出力と
（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とす
るｎ個の多重化回路（２２４、２２７）とを備える構成
とし、このタイミング差分割回路に本発明のタイミング
差分割回路が用いてもよい。
【０１４７】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【０１４８】図１（ａ）は、本発明の一実施例のタイミ
ング差分割回路の構成を示す図である。タイミング差分
割回路（「インターポーレータ」ともいう）は、入力ク
ロック１（ＩＮ１）と入力クロック２（ＩＮ２）を入力
とする論理回路Ｌ１と、ソースが電源に接続され、ゲー
トが論理回路Ｌ１の出力Ｇ１（第１ゲート信号）に接続
され、ドレインがノードＮ１に接続されているＰチャネ
ルＭＯＳトランジスタＭＰ１と、ドレインが共通ノード
Ｎ１に接続されゲートがゲートが論理回路Ｌ１の出力Ｇ
１（第１ゲート信号）とＧ２（第２ゲート信号）とにそ
れぞれ接続され、ソースがそれぞれ定電流源Ｉ０1、Ｉ
０2に接続されているＮチャネルＭＯＳトランジスタＭ
Ｎ１、ＭＮ２とを備え、ノードＮ１がインバータＩＮＶ
１の入力端に接続されている。定電流源Ｉ０1、Ｉ０2の
電流値は互いに等しくＩとする。
ング差分割回路の構成を示す図である。タイミング差分
割回路（「インターポーレータ」ともいう）は、入力ク
ロック１（ＩＮ１）と入力クロック２（ＩＮ２）を入力
とする論理回路Ｌ１と、ソースが電源に接続され、ゲー
トが論理回路Ｌ１の出力Ｇ１（第１ゲート信号）に接続
され、ドレインがノードＮ１に接続されているＰチャネ
ルＭＯＳトランジスタＭＰ１と、ドレインが共通ノード
Ｎ１に接続されゲートがゲートが論理回路Ｌ１の出力Ｇ
１（第１ゲート信号）とＧ２（第２ゲート信号）とにそ
れぞれ接続され、ソースがそれぞれ定電流源Ｉ０1、Ｉ
０2に接続されているＮチャネルＭＯＳトランジスタＭ
Ｎ１、ＭＮ２とを備え、ノードＮ１がインバータＩＮＶ
１の入力端に接続されている。定電流源Ｉ０1、Ｉ０2の
電流値は互いに等しくＩとする。
【０１４９】ノードＮ１に、ソースが共通接続されると
ともに、ドレインが共通接続されてノードＮ１に接続さ
れた複数のＰチャネルＭＯＳトランジスタＭＰ１１、Ｍ
Ｐ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５を備え、Ｐチャ
ネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１
３、ＭＰ１４、ＭＰ１５のゲートには、図４の周期検知
回路６からの制御信号７が接続されている。クロック周
期が大のときは、内部ノードＮ１に付加される容量値を
大とし、クロック周期が小のときは、内部ノードＮ１に
付加される容量値を小とする制御が行われる。
ともに、ドレインが共通接続されてノードＮ１に接続さ
れた複数のＰチャネルＭＯＳトランジスタＭＰ１１、Ｍ
Ｐ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５を備え、Ｐチャ
ネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１
３、ＭＰ１４、ＭＰ１５のゲートには、図４の周期検知
回路６からの制御信号７が接続されている。クロック周
期が大のときは、内部ノードＮ１に付加される容量値を
大とし、クロック周期が小のときは、内部ノードＮ１に
付加される容量値を小とする制御が行われる。
【０１５０】第１のゲート信号Ｇ１は、入力クロック
１、入力クロック２の２相入力のうち、先行する相の始
まりのエッジ（前縁）をきっかけに始まりのエッジのタ
イミングが決定され、遅れる相の終わりのエッジ（後
縁）で終わりのエッジのタイミングが決定する。
１、入力クロック２の２相入力のうち、先行する相の始
まりのエッジ（前縁）をきっかけに始まりのエッジのタ
イミングが決定され、遅れる相の終わりのエッジ（後
縁）で終わりのエッジのタイミングが決定する。
【０１５１】第２のゲート信号Ｇ２は、入力クロック
１、入力クロック２の２相入力のうち遅れる相の始まり
のエッジ（前縁）をきっかけに始まりのエッジのタイミ
ングが決定され、遅れる相の終わりのエッジ（後縁）で
終わりのエッジのタイミングが決定される。
１、入力クロック２の２相入力のうち遅れる相の始まり
のエッジ（前縁）をきっかけに始まりのエッジのタイミ
ングが決定され、遅れる相の終わりのエッジ（後縁）で
終わりのエッジのタイミングが決定される。
【０１５２】ＭＯＳキャパシタを構成するＰチャネルＭ
ＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ
１４、ＭＰ１５のゲート長（Ｌ）又はゲート幅（Ｗ）で
規定される面積が、１：２：４：８：１６からなる。こ
れにより、容量値は、１：２：４：８：１６となる。Ｐ
チャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ
１３、ＭＰ１４、ＭＰ１５は制御信号１０６の電圧によ
り、容量値が可変に設定される。
ＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ
１４、ＭＰ１５のゲート長（Ｌ）又はゲート幅（Ｗ）で
規定される面積が、１：２：４：８：１６からなる。こ
れにより、容量値は、１：２：４：８：１６となる。Ｐ
チャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ
１３、ＭＰ１４、ＭＰ１５は制御信号１０６の電圧によ
り、容量値が可変に設定される。
【０１５３】図１（ｂ）は、図１（ａ）に示した本発明
の一実施例のタイミング差分割回路の動作を説明するた
めのタイミング波形を示したものであり、１期間（４
Ｔ）における、入力ＩＮ１、ＩＮ２の入力クロック１、
２、論理回路Ｌ１から生成出力される第１、第２のゲー
ト信号Ｇ１、Ｇ２と、内部ノードＮ１の波形を示してあ
る。入力クロック１、２は、周期４Ｔのクロックを、不
図示の１／４分周回路で、４分周した信号（互いに位相
がＴ異なる）のうち、位相差（タイミング差）がＴの２
相クロックである。
の一実施例のタイミング差分割回路の動作を説明するた
めのタイミング波形を示したものであり、１期間（４
Ｔ）における、入力ＩＮ１、ＩＮ２の入力クロック１、
２、論理回路Ｌ１から生成出力される第１、第２のゲー
ト信号Ｇ１、Ｇ２と、内部ノードＮ１の波形を示してあ
る。入力クロック１、２は、周期４Ｔのクロックを、不
図示の１／４分周回路で、４分周した信号（互いに位相
がＴ異なる）のうち、位相差（タイミング差）がＴの２
相クロックである。
【０１５４】第１のゲート信号Ｇ１は、その立ち上がり
エッジが、位相が進んだ入力クロック１の立ち上がりエ
ッジのタイミングで決定され、立ち下がりエッジは、遅
れる相の入力クロック２の立ち下がりエッジのタイミン
グで決定される。
エッジが、位相が進んだ入力クロック１の立ち上がりエ
ッジのタイミングで決定され、立ち下がりエッジは、遅
れる相の入力クロック２の立ち下がりエッジのタイミン
グで決定される。
【０１５５】第２のゲート信号Ｇ２は、その立ち上がり
エッジが、相が遅れた入力クロック２の立ち上がりエッ
ジのタイミングで決定され、立ち下がりエッジは、遅れ
る相の入力クロック２のたち下がりエッジのタイミング
で決定される。
エッジが、相が遅れた入力クロック２の立ち上がりエッ
ジのタイミングで決定され、立ち下がりエッジは、遅れ
る相の入力クロック２のたち下がりエッジのタイミング
で決定される。
【０１５６】図１（ｂ）には、内部ノードＮ１の電圧波
形として、２種類波形Ｎ１ｅ、Ｎ１ｆが示されている。
出力信号ＯＵＴのタイミングが、入力クロック１、２の
位相差Ｔを１／２に分割した値を示すには、内部ノード
Ｎ１と接続する容量の値に制限がある。
形として、２種類波形Ｎ１ｅ、Ｎ１ｆが示されている。
出力信号ＯＵＴのタイミングが、入力クロック１、２の
位相差Ｔを１／２に分割した値を示すには、内部ノード
Ｎ１と接続する容量の値に制限がある。
【０１５７】Ｎ１ｅは、内部ノードＮ１と接続する容量
の容量値が最小Ｃminの場合、Ｎ１ｆは、内部ノードＮ
１と接続する容量の容量値が最大Cmaxの場合の波形を示
してある。
の容量値が最小Ｃminの場合、Ｎ１ｆは、内部ノードＮ
１と接続する容量の容量値が最大Cmaxの場合の波形を示
してある。
【０１５８】まず、内部ノードＮ１に接続する容量値が
最小の場合のノードＮ１ｅの電圧波形Ｎ１について説明
する。
最小の場合のノードＮ１ｅの電圧波形Ｎ１について説明
する。
【０１５９】第１のゲート信号Ｇ１の立上がりエッジに
より第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔ
の間、第１のゲート信号Ｇ１をゲートに入力とするＮチ
ャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。
より第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔ
の間、第１のゲート信号Ｇ１をゲートに入力とするＮチ
ャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。
【０１６０】内部ノードＮ１の電荷がＮチャネルＭＯＳ
トランジスタＭＮ１に引き抜かれ、これにより、内部ノ
ードＮ１の電位がインバータＩＮＶ１のしきい値Ｖｔに
達したところで、インバータＩＮＶ１からの出力が立上
がる。
トランジスタＭＮ１に引き抜かれ、これにより、内部ノ
ードＮ１の電位がインバータＩＮＶ１のしきい値Ｖｔに
達したところで、インバータＩＮＶ１からの出力が立上
がる。
【０１６１】インバータＩＮＶ１のしきい値Ｖｔに達し
たところまで引き抜く必要のある内部ノードＮ１の電荷
をＣＶとし、電荷がＮチャネルＭＯＳトランジスタＭＮ
１の電荷引き抜きの電流値をそれぞれＩとすると、第１
のゲート信号Ｇ１の立上がりからＣＶの電荷量をＩの電
流で引き抜く（ノードＮ１の電圧が下がる）。
たところまで引き抜く必要のある内部ノードＮ１の電荷
をＣＶとし、電荷がＮチャネルＭＯＳトランジスタＭＮ
１の電荷引き抜きの電流値をそれぞれＩとすると、第１
のゲート信号Ｇ１の立上がりからＣＶの電荷量をＩの電
流で引き抜く（ノードＮ１の電圧が下がる）。
【０１６２】第１のゲート信号Ｇ１の立上がりエッジに
より第２のゲート信号Ｇ２の立ちあがりまでの位相差Ｔ
の間に、電荷ＣＶを引き抜ききってしまうと、タイミン
グ差分割回路（インバータＩＮＶ１）の出力には、位相
差Ｔの１／２成分が無くなる。すなわち、入力クロック
２の立ち上がりの前に、タイミング差分割回路（インバ
ータＩＮＶ１）から出力信号が出力される（出力が立ち
上がる）。
より第２のゲート信号Ｇ２の立ちあがりまでの位相差Ｔ
の間に、電荷ＣＶを引き抜ききってしまうと、タイミン
グ差分割回路（インバータＩＮＶ１）の出力には、位相
差Ｔの１／２成分が無くなる。すなわち、入力クロック
２の立ち上がりの前に、タイミング差分割回路（インバ
ータＩＮＶ１）から出力信号が出力される（出力が立ち
上がる）。
【０１６３】このため、 ＣＶ／Ｉ ＞ Ｔ を満たす最小の容量値Ｃが、位相差Ｔの１／２成分を満
たす最小値Ｃminになる。
たす最小値Ｃminになる。
【０１６４】Ｃmin ＝ Ｔ・Ｉ/Ｖ
【０１６５】次に内部ノードＮ１に接続される容量値が
最大Ｃmaxの場合のノードＮ１の電圧波形Ｎ１ｆについ
て説明する。
最大Ｃmaxの場合のノードＮ１の電圧波形Ｎ１ｆについ
て説明する。
【０１６６】第１のゲート信号Ｇ１の立上がりエッジに
より第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔ
の間、第１のゲート信号Ｇ１をゲートに入力とするＮチ
ャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。
ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ
１によって引き抜かれる。つぎに第２のゲート信号Ｇ２
の立ち上がりにより、ノードＮ１の電荷がＮチャネルＭ
ＯＳトランジスタＭＮ１、ＭＮ２により、引き抜かれる
（ノードＮ１の電圧が下がる）。ノードＮ１の電位がイ
ンバータＩＮＶ１のしきい値Ｖｔに達したところで、イ
ンバータＩＮＶ1から出力が立ち上がる。
より第２のゲート信号Ｇ２の立ちあがるまでの位相差Ｔ
の間、第１のゲート信号Ｇ１をゲートに入力とするＮチ
ャネルＭＯＳトランジスタＭＮ１のみ導通状態になる。
ノードＮ１の電荷がＮチャネルＭＯＳトランジスタＭＮ
１によって引き抜かれる。つぎに第２のゲート信号Ｇ２
の立ち上がりにより、ノードＮ１の電荷がＮチャネルＭ
ＯＳトランジスタＭＮ１、ＭＮ２により、引き抜かれる
（ノードＮ１の電圧が下がる）。ノードＮ１の電位がイ
ンバータＩＮＶ１のしきい値Ｖｔに達したところで、イ
ンバータＩＮＶ1から出力が立ち上がる。
【０１６７】インバータＩＮＶ１のしきい値Ｖｔに達し
たところまで引き抜く必要のあるノードＮ１の電荷をＣ
Ｖとし、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２
の電荷引き抜きの電流値をそれぞれＩとすると、第１の
ゲート信号Ｇ１の立上がりから、ＣＶの電荷量を、Ｎチ
ャネルＭＯＳトランジスタＭＮ１の電流値で引き抜き、
そのまま第２のゲート信号Ｇ２の立ちあがりまでの位相
差Ｔの間、ＮチャネルＭＯＳトランジスタＭＮ１の電流
値Ｉで引き抜き、そのあと、２Iの電流で引き抜く。
たところまで引き抜く必要のあるノードＮ１の電荷をＣ
Ｖとし、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２
の電荷引き抜きの電流値をそれぞれＩとすると、第１の
ゲート信号Ｇ１の立上がりから、ＣＶの電荷量を、Ｎチ
ャネルＭＯＳトランジスタＭＮ１の電流値で引き抜き、
そのまま第２のゲート信号Ｇ２の立ちあがりまでの位相
差Ｔの間、ＮチャネルＭＯＳトランジスタＭＮ１の電流
値Ｉで引き抜き、そのあと、２Iの電流で引き抜く。
【０１６８】電流２Iで引き抜く期間は、第１のゲート
信号Ｇ１と第２のゲート信号Ｇ２のオーバーラップ期間
Ｔovpである。このオーバーラップ期間Ｔovpの間にＣＶ
を引き抜ききれないと、タイミング差分割回路の出力に
は、位相差Ｔの１／２成分がなくなる。そこで （ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔovp を満たす最大の容量値Ｃが、位相差Ｔの１／２成分を満
たす最大値Ｃmaxになる。
信号Ｇ１と第２のゲート信号Ｇ２のオーバーラップ期間
Ｔovpである。このオーバーラップ期間Ｔovpの間にＣＶ
を引き抜ききれないと、タイミング差分割回路の出力に
は、位相差Ｔの１／２成分がなくなる。そこで （ＣＶ−Ｔ・Ｉ）／２Ｉ ＜ Ｔovp を満たす最大の容量値Ｃが、位相差Ｔの１／２成分を満
たす最大値Ｃmaxになる。
【０１６９】Ｃmax ＝ （２Ｔovp・＋Ｔ）Ｉ/Ｖ
【０１７０】本発明の一実施例では、論理回路Ｌ１によ
って、第１のゲート信号Ｇ１と第２のゲート信号Ｇ２の
オーバーラップ期間Ｔovpの大きさを調整することで、
Ｃmaxの大きさが調整可能である。
って、第１のゲート信号Ｇ１と第２のゲート信号Ｇ２の
オーバーラップ期間Ｔovpの大きさを調整することで、
Ｃmaxの大きさが調整可能である。
【０１７１】さらに容量をＰチャネルＭＯＳトランジス
タＭＰ１１〜ＭＰ１５のソースとドレインをノードＮ１
に共通接続することで、可変容量を、図２６等に示した
ＭＯＳトランジスタスイッチ（ＭＮ１１〜ＭＮ１４）を
要せずに、構成することができ、チップ面積を縮小する
ことができたる。
タＭＰ１１〜ＭＰ１５のソースとドレインをノードＮ１
に共通接続することで、可変容量を、図２６等に示した
ＭＯＳトランジスタスイッチ（ＭＮ１１〜ＭＮ１４）を
要せずに、構成することができ、チップ面積を縮小する
ことができたる。
【０１７２】図２、図３は、本発明の一実施例の構成を
示す図である。図２（ａ）、図３（ａ）に示すように、
入力クロックのオーバーラップ分を制御する回路を同相
入力の回路、異相入力の回路でＮＡＮＤ素子を用いて作
りわけている。４相クロック入力で用いている。なお、
図２、図３において、入力信号としては、タイミング差
のある信号ＩＮ１、ＩＮ２を入力している。また定電流
源Ｉ０1、Ｉ０2の電流値は互いに等しくＩとする。
示す図である。図２（ａ）、図３（ａ）に示すように、
入力クロックのオーバーラップ分を制御する回路を同相
入力の回路、異相入力の回路でＮＡＮＤ素子を用いて作
りわけている。４相クロック入力で用いている。なお、
図２、図３において、入力信号としては、タイミング差
のある信号ＩＮ１、ＩＮ２を入力している。また定電流
源Ｉ０1、Ｉ０2の電流値は互いに等しくＩとする。
【０１７３】図２（ａ）において、論理回路Ｌ１とし
て、入力ＩＮ１、ＩＮ２から第１のゲート信号ＩＮ１Ａ
を生成する回路としてＮＡＮＤ回路ＮＡＮＤ１、第２の
ゲート信号ＩＮ２Ａを生成する回路としてＮＡＮＤ回路
ＮＡＮＤ２を備えている。第２のゲート信号ＩＮ２Ａに
はＭＯＳキャパシタ素子ＭＰ２が接続され、第１のゲー
ト信号ＩＮ１Ａと負荷をバランスさせている。
て、入力ＩＮ１、ＩＮ２から第１のゲート信号ＩＮ１Ａ
を生成する回路としてＮＡＮＤ回路ＮＡＮＤ１、第２の
ゲート信号ＩＮ２Ａを生成する回路としてＮＡＮＤ回路
ＮＡＮＤ２を備えている。第２のゲート信号ＩＮ２Ａに
はＭＯＳキャパシタ素子ＭＰ２が接続され、第１のゲー
ト信号ＩＮ１Ａと負荷をバランスさせている。
【０１７４】図２（ｂ）を参照すると、第１、第２のゲ
ート信号ＩＮ１、ＩＮ２は信号ＩＮ１の立ち上がりエッ
ジから信号ＩＮ２の立ち上がりエッジまでＨｉｇｈレベ
ルとされ（オーバラップ期間Ｔovp＝３ｔＣＫ）、Ｎチ
ャネルＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、電
流２Ｉで電荷を引き抜く。この期間内に、インバータＩ
ＮＶ１の出力信号が立ち上がりエッジが存在するために
は、インバータＩＮＶ１のしきい値電圧までに引く抜く
べき電荷をＣＶとすると、 ＣＶ／２Ｉ＜３ｔＣＫ Ｃmax＝ｔＣＫ・６Ｉ／Ｖ となる。
ート信号ＩＮ１、ＩＮ２は信号ＩＮ１の立ち上がりエッ
ジから信号ＩＮ２の立ち上がりエッジまでＨｉｇｈレベ
ルとされ（オーバラップ期間Ｔovp＝３ｔＣＫ）、Ｎチ
ャネルＭＯＳトランジスタＭＮ１、ＭＮ２がオンし、電
流２Ｉで電荷を引き抜く。この期間内に、インバータＩ
ＮＶ１の出力信号が立ち上がりエッジが存在するために
は、インバータＩＮＶ１のしきい値電圧までに引く抜く
べき電荷をＣＶとすると、 ＣＶ／２Ｉ＜３ｔＣＫ Ｃmax＝ｔＣＫ・６Ｉ／Ｖ となる。
【０１７５】また図３（ａ）を参照すると、論理回路Ｌ
１として、異相入力である第１、第２の入力ＩＮ１、Ｉ
Ｎ２から第１のゲート信号ＩＮ１Ｂを生成する回路とし
てＮＡＮＤ回路ＮＡＮＤ１１、第２のゲート信号ＩＮ２
Ｂを生成する回路として、第２の入力ＩＮ２とＨｉｇｈ
固定値を入力とするＮＡＮＤ回路ＮＡＮＤ１２を備えて
いる。第２のゲート信号ＩＮ２ＢにはＭＯＳキャパシタ
素子ＭＰ２が接続され、第１のゲート信号ＩＮ１Ｂと負
荷をバランスさせている。ＮＡＮＤ回路ＮＡＮＤ１３
は、入力ＩＮ１とグランド電位とが入力されており、入
力１と入力２の負荷をバランスさせている。
１として、異相入力である第１、第２の入力ＩＮ１、Ｉ
Ｎ２から第１のゲート信号ＩＮ１Ｂを生成する回路とし
てＮＡＮＤ回路ＮＡＮＤ１１、第２のゲート信号ＩＮ２
Ｂを生成する回路として、第２の入力ＩＮ２とＨｉｇｈ
固定値を入力とするＮＡＮＤ回路ＮＡＮＤ１２を備えて
いる。第２のゲート信号ＩＮ２ＢにはＭＯＳキャパシタ
素子ＭＰ２が接続され、第１のゲート信号ＩＮ１Ｂと負
荷をバランスさせている。ＮＡＮＤ回路ＮＡＮＤ１３
は、入力ＩＮ１とグランド電位とが入力されており、入
力１と入力２の負荷をバランスさせている。
【０１７６】第１のゲート信号ＩＮ１ＢによりＮチャネ
ルＭＯＳトランジスタＭＮ１がオンし電流Ｉで内部ノー
ドＮ１の電荷ＣＶ（Ｃは内部ノードの負荷容量、Ｖはイ
ンバータのしきい値電圧Ｖｔ）をｔＣＫ＝Ｔ内に引き抜
いてしまう場合、タイミング差分割回路の出力には、タ
イミング差Ｔの分割成分１／２成分存在しなくなる。こ
のため、 ＣＶ／I＜ｔＣＫ Ｃmin＝ｔＣＫ・Ｉ／Ｖ となる。
ルＭＯＳトランジスタＭＮ１がオンし電流Ｉで内部ノー
ドＮ１の電荷ＣＶ（Ｃは内部ノードの負荷容量、Ｖはイ
ンバータのしきい値電圧Ｖｔ）をｔＣＫ＝Ｔ内に引き抜
いてしまう場合、タイミング差分割回路の出力には、タ
イミング差Ｔの分割成分１／２成分存在しなくなる。こ
のため、 ＣＶ／I＜ｔＣＫ Ｃmin＝ｔＣＫ・Ｉ／Ｖ となる。
【０１７７】異相入力の場合、第１のゲート信号ＩＮ１
Ｂと第２のゲート信号ＩＮ２Ｂのオーバーラップ期間Ｔ
ovpの間に、ＮチャネルＭＯＳトランジスタＭＮ１、Ｍ
Ｎ２がオンし、電流２Ｉで、内部ノードＮ１から電荷Ｃ
Ｖを引き抜く場合、タイミング差分割回路の出力には、
タイミング差Ｔの分割成分１／２成分存在する。 （ＣＶ−ｔＣＫ・Ｉ）／２Ｉ ＜ ２ｔＣＫ Ｃmax ＞（ｔＣＫ・５Ｉ）／Ｖｔ となる。
Ｂと第２のゲート信号ＩＮ２Ｂのオーバーラップ期間Ｔ
ovpの間に、ＮチャネルＭＯＳトランジスタＭＮ１、Ｍ
Ｎ２がオンし、電流２Ｉで、内部ノードＮ１から電荷Ｃ
Ｖを引き抜く場合、タイミング差分割回路の出力には、
タイミング差Ｔの分割成分１／２成分存在する。 （ＣＶ−ｔＣＫ・Ｉ）／２Ｉ ＜ ２ｔＣＫ Ｃmax ＞（ｔＣＫ・５Ｉ）／Ｖｔ となる。
【０１７８】このようにタイミング差分割回路が、タイ
ミング差の内分比１／２のタイミングを出すことが可能
な容量値は、最小から最大まで１：５となり、従来の
１：３よりも大幅に拡大しており、これにより、動作周
波数の範囲を拡大している。
ミング差の内分比１／２のタイミングを出すことが可能
な容量値は、最小から最大まで１：５となり、従来の
１：３よりも大幅に拡大しており、これにより、動作周
波数の範囲を拡大している。
【０１７９】なお上記実施例では、内部ノードの放電パ
スにＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を並
列配置したインターポレータを用いたが、ＰチャネルＭ
ＯＳトランジスタを用いて、極性を逆にしてもよい。こ
の場合、内部ノードＮ１は、入力信号ＩＮ１、ＩＮ２を
入力とする論理回路Ｌ１から出力される第１、第２のゲ
ート信号によって放電される代わりに、充電される。
スにＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を並
列配置したインターポレータを用いたが、ＰチャネルＭ
ＯＳトランジスタを用いて、極性を逆にしてもよい。こ
の場合、内部ノードＮ１は、入力信号ＩＮ１、ＩＮ２を
入力とする論理回路Ｌ１から出力される第１、第２のゲ
ート信号によって放電される代わりに、充電される。
【０１８０】上記したタイミング差分割回路は、図４乃
至図７、図１５乃至図１７に示したクロック制御回路に
おける、タイミング差分割回路に用いて好適とされる。
なお、上記実施例では、４相クロックを用いたが、これ
以外にも、例えば８相、１６相の信号に適用しても有効
であることは勿論である。
至図７、図１５乃至図１７に示したクロック制御回路に
おける、タイミング差分割回路に用いて好適とされる。
なお、上記実施例では、４相クロックを用いたが、これ
以外にも、例えば８相、１６相の信号に適用しても有効
であることは勿論である。
【０１８１】またゲート信号を生成する論理回路Ｌ１と
して、ＮＡＮＤ回路等による組み合わせにより各種回路
が構成可能であるが、単純に、１ショット信号を作る回
路でオーバーラップ期間を増やすようにしてもよい。
して、ＮＡＮＤ回路等による組み合わせにより各種回路
が構成可能であるが、単純に、１ショット信号を作る回
路でオーバーラップ期間を増やすようにしてもよい。
【０１８２】以上本発明を上記実施例に即して説明した
が、本発明は、上記実施例の構成に限定されるものでな
く、特許請求の範囲の各請求項の発明の範囲で、当業者
がなし得るであろう各種変形、修正を含むことは勿論で
ある。
が、本発明は、上記実施例の構成に限定されるものでな
く、特許請求の範囲の各請求項の発明の範囲で、当業者
がなし得るであろう各種変形、修正を含むことは勿論で
ある。
【０１８３】
【発明の効果】以上説明したように本発明によれば、入
力信号のタイミング差を所定の内分比で分割した遅延時
間を有する出力信号を出力するタイミング差分割回路
（インターポーレータ）において、内部ノードの立ち上
がり及び立ち下がりを制御するスイッチのオン・オフ時
間を制御する回路を備えたことにより、内部ノードに付
加される容量値の範囲を広げることができ、簡単な論理
回路で動作範囲を広げることができる、という顕著な効
果を奏する。
力信号のタイミング差を所定の内分比で分割した遅延時
間を有する出力信号を出力するタイミング差分割回路
（インターポーレータ）において、内部ノードの立ち上
がり及び立ち下がりを制御するスイッチのオン・オフ時
間を制御する回路を備えたことにより、内部ノードに付
加される容量値の範囲を広げることができ、簡単な論理
回路で動作範囲を広げることができる、という顕著な効
果を奏する。
【０１８４】また本発明によれば、内部ノードへの容量
の接続を制御するスイッチを取り除き、ＭＯＳキャパシ
タで容量を構成したことにより、チップ面積の増大を抑
止低減することができる。
の接続を制御するスイッチを取り除き、ＭＯＳキャパシ
タで容量を構成したことにより、チップ面積の増大を抑
止低減することができる。
【図１】（ａ）は、本発明の一実施例の構成を示す図で
あり、（ｂ）は動作を説明するタイミング図である。
あり、（ｂ）は動作を説明するタイミング図である。
【図２】（ａ）は、本発明の一実施例の構成を示す図で
あり、（ｂ）は動作を説明するタイミング図である。
あり、（ｂ）は動作を説明するタイミング図である。
【図３】（ａ）は、本発明の一実施例の構成を示す図で
あり、（ｂ）は動作を説明するタイミング図である。
あり、（ｂ）は動作を説明するタイミング図である。
【図４】特願平０９−１５７０２８号のクロック信号制
御装置の構成を示す図である。
御装置の構成を示す図である。
【図５】特願平０９−１５７０２８号のクロック信号制
御装置の構成を示す図である。
御装置の構成を示す図である。
【図６】特願平０９−１５７０２８号のクロック信号制
御装置の動作を示すタイミングチャートである。
御装置の動作を示すタイミングチャートである。
【図７】特願平０９−１５７０２８号のクロック信号制
御装置に用いた二相クロック逓倍回路を示す回路図であ
る。
御装置に用いた二相クロック逓倍回路を示す回路図であ
る。
【図８】特願平０９−１５７０２８号のクロック信号制
御装置に用いた二相クロック逓倍回路の動作を示すタイ
ミングチャートである。
御装置に用いた二相クロック逓倍回路の動作を示すタイ
ミングチャートである。
【図９】特願平０９−１５７０２８号のクロック信号制
御装置に用いたタイミング差分割回路を示す回路図であ
る。
御装置に用いたタイミング差分割回路を示す回路図であ
る。
【図１０】特願平０９−１５７０２８号のクロック信号
制御装置に用いたタイミング差分割回路を示す回路図で
ある。
制御装置に用いたタイミング差分割回路を示す回路図で
ある。
【図１１】特願平０９−１５７０２８号のクロック信号
制御装置に用いたタイミング差分割回路の具体例を示す
回路図である。
制御装置に用いたタイミング差分割回路の具体例を示す
回路図である。
【図１２】特願平０９−１５７０２８号のクロック信号
制御装置に用いたタイミング差分割回路の具体例を示す
回路図である。
制御装置に用いたタイミング差分割回路の具体例を示す
回路図である。
【図１３】特願平０９−１５７０２８号のクロック信号
制御装置に用いた４組のタイミング差分割回路の動作を
示すタイミングチャートである。
制御装置に用いた４組のタイミング差分割回路の動作を
示すタイミングチャートである。
【図１４】特願平０９−１５７０２８号のクロック信号
制御装置に用いた多重化回路の具体例を示す回路図であ
る。
制御装置に用いた多重化回路の具体例を示す回路図であ
る。
【図１５】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）の構成を示す図である。
制御装置（実施例２）の構成を示す図である。
【図１６】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）の動作を示すタイミングチャート
である。
制御装置（実施例２）の動作を示すタイミングチャート
である。
【図１７】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に用いた４相クロック逓倍回路の
具体例を示す回路図である。
制御装置（実施例２）に用いた４相クロック逓倍回路の
具体例を示す回路図である。
【図１８】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に用いた４相クロック逓倍回路の
動作を示すタイミングチャートである。
制御装置（実施例２）に用いた４相クロック逓倍回路の
動作を示すタイミングチャートである。
【図１９】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に用いたタイミング差分割回路の
具体例を示す回路図である。
制御装置（実施例２）に用いたタイミング差分割回路の
具体例を示す回路図である。
【図２０】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に用いたタイミング差分割回路の
具体例を示す回路図である。
制御装置（実施例２）に用いたタイミング差分割回路の
具体例を示す回路図である。
【図２１】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に示すタイミング差分割回路の動
作を示すタイミングチャートである。
制御装置（実施例２）に示すタイミング差分割回路の動
作を示すタイミングチャートである。
【図２２】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に用いたパルス幅補正回路の具体
例を示す回路図である。
制御装置（実施例２）に用いたパルス幅補正回路の具体
例を示す回路図である。
【図２３】特願平０９−１５７０２８号のクロック信号
制御装置（実施例２）に用いた多重化回路の具体例を示
す回路図である。
制御装置（実施例２）に用いた多重化回路の具体例を示
す回路図である。
【図２４】従来例のクロック信号を逓倍する回路であっ
て、遅延回路列を用いた場合を示す回路図である。
て、遅延回路列を用いた場合を示す回路図である。
【図２５】従来例のクロック信号を逓倍する回路であっ
て、ＰＬＬを用いた場合を示す回路図である。
て、ＰＬＬを用いた場合を示す回路図である。
【図２６】従来例のタイミング差分割回路（インターポ
ーレータ）の回路構成の一例を示す図である。
ーレータ）の回路構成の一例を示す図である。
【図２７】タイミング差分割回路（インターポーレータ
ー）の動作原理を説明する図である。
ー）の動作原理を説明する図である。
【図２８】図２６に示した従来のタイミング差分割回路
の動作を説明するタイミングチャートである。
の動作を説明するタイミングチャートである。
【図２９】従来のタイミング差分割回路における容量値
と内分比の関係の一例を示す図である。
と内分比の関係の一例を示す図である。
１ 外部クロック ２ 分周器 ３ 多相クロック ４、４ａ1〜４ａ8 タイミング差分割回路 ５ 多相クロック逓倍回路 ６ 周期検知回路 ７ 制御信号 ８ クロック合成回路 ９ａ 多相クロック ９ｂ 逓倍クロック ９ｃ クロック
Claims (19)
- 【請求項１】内部ノードと電源間のパスをオン・オフ制
御する互いに並列接続される２つのスイッチを少なくと
も備え、入力される２つの信号のうち、はやく遷移する
方の一の信号に基づき一のスイッチがオンして前記内部
ノードに付加される容量を第１の電流で充電又は放電
し、つづいて、前記一の信号よりも遅れて遷移する他の
信号に基づき他のスイッチがオンし、オン状態の前記一
のスイッチと前記他のスイッチを介して、前記内部ノー
ドに付加される容量を、前記第１の電流と第２の電流と
を合わせた電流値で、充電又は放電する構成とされ、前
記内部ノード電圧がしきい値電圧を超えるか、又は下回
った場合に出力論理値を変えるバッファ回路を備えてな
るタイミング差分割回路において、 前記一の信号と前記他の信号とに基づき、前記一のスイ
ッチがオンする期間と、前記他のスイッチがオンする期
間が互いにオーバラップする期間（Ｔovp）を所望の値
に設定する回路手段を備えたことを特徴とするタイミン
グ差分割回路。 - 【請求項２】前記回路手段が、前記オーバラップする期
間（Ｔovp）を、前記一の信号よりも遅れて遷移する前
記他の信号の前縁よりも前方に延ばすか、もしくは前記
前記他の信号の前縁から開始し、前記一の信号の後縁よ
りもさらに延長された任意の値に設定する、ことを特徴
とする請求項１記載のタイミング差分割回路。 - 【請求項３】前記回路手段が、前記オーバラップする期
間（Ｔovp）を、前記一の信号よりも遅れて遷移する前
記他の信号の前縁から、前記他の信号の後縁までとす
る、ことを特徴とする請求項１記載のタイミング差分割
回路。 - 【請求項４】前記容量が、複数のＭＯＳキャパシタで構
成され、前記複数のＭＯＳキャパシタは制御信号によっ
て前記内部ノードへの接続がそれぞれ制御される、こと
を特徴とする請求項１乃至３のいずれか一に記載のタイ
ミング差分割回路。 - 【請求項５】第１の入力信号と第２の入力信号とに基づ
き、第１のゲート信号と第２のゲート信号とを生成して
出力する論理回路と、 第１の電源と内部ノード間に接続され、前記第１のゲー
ト信号が制御端子に入力される第１のスイッチ素子と、
を備え、 第２のスイッチ素子と第１の定電流源よりなる第１の直
列回路と、第３のスイッチ素子及び第２の定電流源より
なる第２の直列回路とが、前記内部ノードと第２の電源
間に並列に接続され、 前記第２、及び第３のスイッチ素子の制御端子には、前
記第１、及び第２のゲート信号がそれぞれ接続され、 制御信号によって前記内部ノードへの接続がそれぞれ制
御される複数のＭＯＳキャパシタと、 前記内部ノードに入力端が接続され前記内部ノード電位
としきい値電圧の大小から出力信号の値が規定されるバ
ッファ回路と、 を備え、 前記論理回路から出力される前記第１、及び第２のゲー
ト信号がともにアクティブ状態となり前記第２、及び第
３のスイッチ素子が同時にオンするオーバラップ期間
が、所望の値に設定される、ことを特徴とするタイミン
グ差分割回路。 - 【請求項６】第１の入力信号と第２の入力信号とに基づ
き、第１のゲート信号と第２のゲート信号とを生成して
出力する論理回路と、 ソースが第１の電源に接続されドレインが内部ノードに
接続されゲートが前記第１のゲート信号に接続されてい
る第１導電型の第１のＭＯＳトランジスタと、 前記内部ノードにドレインが共通接続され、前記第１、
及び第２のゲート信号がゲートに接続されている第２導
電型の第２、及び第３のＭＯＳトランジスタと、 前記第２、及び第３のＭＯＳトランジスタのソースと第
２の電源間にそれぞれ接続されている第１、及び第２の
定電流源と、 前記内部ノードにソースとドレインがともに接続され、
ゲートに制御信号が接続される第１導電型の複数のＭＯ
Ｓトランジスタと、 前記内部ノードに入力端が接続され前記内部ノード電位
としきい値電圧の大小から出力信号の値が規定されるバ
ッファ回路と、 を備え、 前記論理回路から出力される前記第１、及び第２のゲー
ト信号がともにアクティブ状態となり前記第２、及び第
３のＭＯＳトランジスタが同時にオンするオーバラップ
期間が、所望の値に設定される、ことを特徴とするタイ
ミング差分割回路。 - 【請求項７】前記論理回路が、前記第１のゲート信号と
して、前記第１、及び第２の入力信号のうち先行する相
の信号の始まりのエッジによって始まりのエッジのタイ
ミングが決定され、遅れる相の信号の終わりのエッジに
よって終わりのエッジのタイミングが決定される信号を
出力し、 前記第２のゲート信号として、前記第１、及び第２の入
力信号のうち遅れる相の信号の始まりのエッジによって
始まりのエッジのタイミングが決定され、前記遅れる相
の信号の終わりのエッジによって終わりのエッジのタイ
ミングが決定される信号を出力する、ことを特徴とする
請求項５又は６記載のタイミング差分割回路。 - 【請求項８】前記論理回路が、前記第１、第２の入力信
号が第１の値と第２の値をとるか、ともに第２の値をと
り、ともに第１の値以外である場合に、前記第１のゲー
ト信号として第１の値を出力する第１のゲート回路と、 遅れる相の信号が第２の値をとるとき前記第２のゲート
信号として第１の値を出力する第２のゲート回路を備え
たことを特徴とする請求項５又は６記載のタイミング差
分割回路。 - 【請求項９】前記論理回路が、前記第１、第２のゲート
信号として、前記第１、及び第２の入力信号のうち先行
する相の信号の始まりのエッジによって始まりのエッジ
のタイミングが決定され、遅れる相の信号の終わりのエ
ッジによって終わりのエッジのタイミングが決定される
同相信号を出力する、ことを特徴とする請求項５又は６
記載のタイミング差分割回路。 - 【請求項１０】前記内部ノードに接続される複数のＭＯ
Ｓキャパシタの容量値が互いに異なることを特徴とする
請求項４又は５記載のタイミング差分割回路。 - 【請求項１１】前記内部ノードにソースとドレインがと
もに接続される第１導電型の複数のＭＯＳトランジスタ
が、互いに異なるゲート長又はゲート幅を有している、
ことを特徴とする請求項６記載のタイミング差分割回
路。 - 【請求項１２】前記第１、第２の入力信号が、入力クロ
ック信号を分周して生成される互いに異なる相のクロッ
クよりなり、 前記内部ノードにソースとドレインがともに接続される
第１導電型の複数のＭＯＳトランジスタのゲートに供給
される制御信号が、前記クロックの周期を検知する回路
から供給される、ことを特徴とする請求項６記載のタイ
ミング差分割回路。 - 【請求項１３】入力クロックを分周して多相クロックを
生成出力する分周器と、 前記入力クロックの周期を検知する周期検知回路と、 前記分周器から出力される多相クロックを入力とし、前
記クロックを逓倍した多相クロックを生成する多相クロ
ック逓倍回路と、を備え、 前記多相クロック逓倍回路が、２つの入力のタイミング
差を分割した信号を出力する、請求項１乃至１１のいず
れか一に記載のタイミング差分割回路を複数備えるとと
もに、２つの前記タイミング差分割回路の出力をそれぞ
れ多重化して出力する複数の多重化回路とを備えたこと
を特徴とするクロック制御装置。 - 【請求項１４】請求項１３記載のクロック制御装置にお
いて、２相のクロックを入力し２つの入力のタイミング
差を分割した信号を出力する４個のタイミング差分割回
路を備え、第１、第３のタイミング差分割回路の出力
と、第２、第４のタイミング差分割回路の出力を入力と
する２つの多重化回路を備える２相クロック逓倍回路を
備えたことを特徴とするクロック制御装置。 - 【請求項１５】請求項１３記載のクロック制御装置にお
いて、前記多相クロック逓倍回路が、ｎ相のクロック
（第１乃至第ｎクロック）を入力し、 ２つの入力のタイミング差を分割した信号を出力する２
ｎ個のタイミング差分割回路を備え、 ２Ｉ−１番目（ただし、１≦Ｉ≦ｎ）のタイミング差分
割回路は、前記２つの入力としてＩ番目の同一クロック
を入力とし、 ２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回
路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番
目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ｍｏｄ
ｎは、Ｉ＋１をｍで割った余り）のクロックを入力と
し、 Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回
路の出力と（Ｊ＋２ｍｏｄ ｎ）番目（ただし、Ｊ＋２
ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミン
グ差分割回路の出力とを入力とする２ｎ個のパルス幅補
正回路と、 Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出
力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力
とするｎ個の多重化回路と、 を備えたことを特徴とするクロック制御装置。 - 【請求項１６】入力される２つの信号のうち、はやく遷
移する方の一の信号に基づき、内部ノードと電源間に設
けられ並列接続される２つのスイッチの一のスイッチが
オンして前記内部ノードの容量を第１の電流で充電又は
放電し、 つづいて、前記一の信号よりも遅れて遷移する他の信号
に基づき他のスイッチがオンし、オン状態の前記一のス
イッチと前記他のスイッチを介して、前記内部ノードの
容量を、前記第１の電流と第２の電流とを合わせた電流
値で、充電又は放電し、前記内部ノード電圧がバッファ
回路のしきい値電圧を超えた場合、又は下回った場合に
前記バッファ回路の出力論理値を可変することで、入力
される２つの信号のタイミング差を分割した遅延時間の
信号を前記バッファ回路から出力する信号制御方法にお
いて、 前記一の信号と前記他の信号とに基づき、前記一のスイ
ッチがオンする期間と、前記他のスイッチがオンする期
間が互いにオーバラップする期間（Ｔovp）を所望の値
に調整可能とし、前記入力される２つの信号のタイミン
グ差の分割値に対する前記内部ノードに付加される前記
容量の範囲を広げる、ことを特徴とする信号制御方法。 - 【請求項１７】前記オーバラップする期間（Ｔovp）
を、前記一の信号よりも遅れて遷移する前記他の信号の
前縁よりも前方に延ばすかもしくは前記他の信号の前縁
から開始し、前記一の信号の後縁よりもさらに延長され
た任意の値に設定する、ことを特徴とすることを特徴と
する請求項１６記載の信号制御方法。 - 【請求項１８】前記オーバラップする期間（Ｔovp）
を、前記一の信号よりも遅れて遷移する前記他の信号の
前縁から、前記他の信号の後縁までとする、ことを特徴
とする請求項１６記載の信号制御方法。 - 【請求項１９】互いに相の異なる第１及び第２の入力信
号を入力し、これら２つの入力信号のタイミング差を分
割した時間で規定される遅延時間の出力信号を出力する
にあたり、 前記第１、第２の入力信号から、前記第１、第２の入力
信号のうち先行する相の信号の始まりのエッジに基づき
始まりのエッジのタイミングが決定される、遅れる相の
信号の終わりのエッジに基づき終わりのエッジのタイミ
ングが決定される第１のゲート信号と、前記第１、第２
の入力信号のうち遅れる相の信号の始まりのエッジに基
づき始まりのエッジのタイミングが決定され、遅れる相
の信号の終わりのエッジに基づき終わりのエッジのタイ
ミングが決定される第２のゲート信号を生成し、 内部ノードと電源間に接続された第１、第２のスイッチ
素子について、まず前記第１のゲート信号に基づきオン
するスイッチ素子で、前記内部ノードの容量を充電又は
放電し、 つづいて前記第２のゲート信号に基づきオンされるスイ
ッチ素子をあわせて前記内部ノードの容量を充電又は放
電する構成とされ、 前記内部ノードが入力端に接続され、前記内部ノード電
圧がしきい値電圧を超えるか、又は下回った場合に出力
論理値を変えるバッファ回路から、前記第１、第２の入
力信号のタイミング差を分割した時間を遅延時間として
含む出力信号を出力する、 ことを特徴とする信号制御方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157167A JP3667196B2 (ja) | 2000-05-26 | 2000-05-26 | タイミング差分割回路 |
| TW090109136A TW501345B (en) | 2000-05-26 | 2001-04-17 | Timing difference division circuit and signal controlling method and apparatus |
| CNB011161760A CN1203613C (zh) | 2000-05-26 | 2001-05-23 | 定时差分割电路、时钟控制电路和信号控制方法 |
| US09/864,735 US6545518B2 (en) | 2000-05-26 | 2001-05-24 | Timing difference division circuit and signal controlling method and apparatus |
| KR10-2001-0028861A KR100405019B1 (ko) | 2000-05-26 | 2001-05-25 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
| EP01250187A EP1158678B1 (en) | 2000-05-26 | 2001-05-26 | Timing difference division circuit and signal controlling method and apparatus |
| DE60125091T DE60125091T8 (de) | 2000-05-26 | 2001-05-26 | Schaltungsanordnung und Verfahren zur Interpolation von Zeitintervallen und diese Schaltungsanordnung verwendende Takterzeugungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157167A JP3667196B2 (ja) | 2000-05-26 | 2000-05-26 | タイミング差分割回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339280A true JP2001339280A (ja) | 2001-12-07 |
| JP3667196B2 JP3667196B2 (ja) | 2005-07-06 |
Family
ID=18661848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000157167A Expired - Fee Related JP3667196B2 (ja) | 2000-05-26 | 2000-05-26 | タイミング差分割回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6545518B2 (ja) |
| EP (1) | EP1158678B1 (ja) |
| JP (1) | JP3667196B2 (ja) |
| KR (1) | KR100405019B1 (ja) |
| CN (1) | CN1203613C (ja) |
| DE (1) | DE60125091T8 (ja) |
| TW (1) | TW501345B (ja) |
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- 2000-05-26 JP JP2000157167A patent/JP3667196B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-17 TW TW090109136A patent/TW501345B/zh not_active IP Right Cessation
- 2001-05-23 CN CNB011161760A patent/CN1203613C/zh not_active Expired - Fee Related
- 2001-05-24 US US09/864,735 patent/US6545518B2/en not_active Expired - Lifetime
- 2001-05-25 KR KR10-2001-0028861A patent/KR100405019B1/ko not_active IP Right Cessation
- 2001-05-26 EP EP01250187A patent/EP1158678B1/en not_active Expired - Lifetime
- 2001-05-26 DE DE60125091T patent/DE60125091T8/de active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6545518B2 (en) | 2003-04-08 |
| EP1158678B1 (en) | 2006-12-13 |
| CN1333598A (zh) | 2002-01-30 |
| EP1158678A1 (en) | 2001-11-28 |
| DE60125091T2 (de) | 2007-07-05 |
| DE60125091T8 (de) | 2007-11-22 |
| KR20010107751A (ko) | 2001-12-07 |
| DE60125091D1 (de) | 2007-01-25 |
| JP3667196B2 (ja) | 2005-07-06 |
| US20010045853A1 (en) | 2001-11-29 |
| TW501345B (en) | 2002-09-01 |
| KR100405019B1 (ko) | 2003-11-07 |
| CN1203613C (zh) | 2005-05-25 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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