JPH07321613A - 周波数逓倍器、波形整形回路、可変位相シフト回路 - Google Patents
周波数逓倍器、波形整形回路、可変位相シフト回路Info
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- JPH07321613A JPH07321613A JP6109493A JP10949394A JPH07321613A JP H07321613 A JPH07321613 A JP H07321613A JP 6109493 A JP6109493 A JP 6109493A JP 10949394 A JP10949394 A JP 10949394A JP H07321613 A JPH07321613 A JP H07321613A
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- circuit
- pulse train
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- flop
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Abstract
(57)【要約】
【目的】 入力クロックの周波数あるいはデューティが
変化しても常にデューティ５０％の逓倍パルス列を生成
する。 【構成】 Ｄ型フリップフロップ１０１、１０２により
入力パルス列を４分周した５０％デューティで互いに９
０度位相のずれたパルス列を生成し、それらから位相シ
フト回路１１０〜１１６で移相したパルスをＥＯＲ回路
１２０〜１２６で合成する。 【効果】 入力周波数やデューティに関係なく５０％デ
ューティの２逓倍波が得られる。
変化しても常にデューティ５０％の逓倍パルス列を生成
する。 【構成】 Ｄ型フリップフロップ１０１、１０２により
入力パルス列を４分周した５０％デューティで互いに９
０度位相のずれたパルス列を生成し、それらから位相シ
フト回路１１０〜１１６で移相したパルスをＥＯＲ回路
１２０〜１２６で合成する。 【効果】 入力周波数やデューティに関係なく５０％デ
ューティの２逓倍波が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル型周波数逓
倍器、波形整形回路、及び可変位相シフト回路に関する
ものである。
倍器、波形整形回路、及び可変位相シフト回路に関する
ものである。
【０００２】
【従来の技術】図２は、クロックパルスなどのパルス列
の周波数を２逓倍する周波数逓倍器の従来例であり、図
３はその動作を示すタイミングチャートである。入力ク
ロックＡを遅延時間Ｔの遅延回路へ入力し、その出力Ｂ
と入力クロックＡとの排他的論理和をＥＯＲ回路２１で
とる。そうすると、図３に示したように、遅延時間Ｔに
等しい幅のパルスが入力クロックＡの立ち上がりと立ち
下がり部に発生し、２逓倍されたクロックが生成され
る。
の周波数を２逓倍する周波数逓倍器の従来例であり、図
３はその動作を示すタイミングチャートである。入力ク
ロックＡを遅延時間Ｔの遅延回路へ入力し、その出力Ｂ
と入力クロックＡとの排他的論理和をＥＯＲ回路２１で
とる。そうすると、図３に示したように、遅延時間Ｔに
等しい幅のパルスが入力クロックＡの立ち上がりと立ち
下がり部に発生し、２逓倍されたクロックが生成され
る。
【０００３】
【発明が解決しようとする課題】上記した従来の回路で
は、遅延回路２０の遅延時間Ｔを入力クロックの１／４
周期に等しくしておけば、２逓倍されたパルスは丁度デ
ューティ５０％になる。しかし入力クロックの周波数ま
たは遅延回路の遅延時間が変化すると、デューティも変
化してしまう。とくに入力クロックの周波数が大きく変
わる場合には、遅延回路２０の遅延時間Ｔを大幅に変更
しなければならず、そのままでは対応できないという問
題があった。
は、遅延回路２０の遅延時間Ｔを入力クロックの１／４
周期に等しくしておけば、２逓倍されたパルスは丁度デ
ューティ５０％になる。しかし入力クロックの周波数ま
たは遅延回路の遅延時間が変化すると、デューティも変
化してしまう。とくに入力クロックの周波数が大きく変
わる場合には、遅延回路２０の遅延時間Ｔを大幅に変更
しなければならず、そのままでは対応できないという問
題があった。
【０００４】本発明の目的は、入力クロックの周波数が
変化しても、常に５０％デューティの出力パルスが得ら
れる周波数逓倍器、波形整形回路、及び可変位相シフト
回路を提供するにある。
変化しても、常に５０％デューティの出力パルスが得ら
れる周波数逓倍器、波形整形回路、及び可変位相シフト
回路を提供するにある。
【０００５】
【課題を解決するための手段】上記の目的は、入力クロ
ックをそのクロック入力とする第１及び第２のＤ型フリ
ップフロップからなり、上記第１のＤ型フリップフロッ
プの正転出力を上記第２のＤ型フリップフロップのＤ入
力としかつ上記第２のＤ型フリップフロップの反転出力
を上記第１のＤ型フリップフロップのＤ入力とすること
により、上記入力クロックの４倍の周期を有しかつその
周期の１／４周期分の位相差を有する第１及び第２パル
ス列を生成するための分周回路と、Ｎを整数としたとき
上記第１パルス列及び第２パルス列から上記第１パルス
列をｊπ／４Ｎ（ｊ＝１〜４Ｎ−１）だけ位相シフトし
たパルス列を生成する第１〜第４Ｎ−１の４Ｎ−１個の
位相シフト回路と、上記第１パルス列と上記第１の位相
シフト回路出力の排他的論理和をとる第１のＥＯＲ回路
と、上記第２ｋ及び第２ｋ＋１の位相シフト回路出力の
排他的論理和をとる第ｋ＋１（ｋ＝１〜２Ｎ−１）の２
Ｎ−１個のＥＯＲ回路と、上記第１〜第２ＮのＥＯＲ回
路の出力を１つのパルス列に合成する合成回路とから周
波数逓倍器を構成することにより達成され、また、上記
分周回路により生成される上記第１パルス列及び第２パ
ルス列から上記第１パルス列をｊπ／４（ｊ＝１〜３）
だけ位相シフトしたパルス列を生成する第１〜第３の３
個の位相シフト回路と、上記第１パルス列と上記第１の
位相シフト回路出力の排他的論理和をとる第１のＥＯＲ
回路と、上記第２及び第３の位相シフト回路出力の排他
的論理和をとる第２のＥＯＲ回路と、上記第１および第
２のＥＯＲ回路の出力を１つのパルス列に合成する合成
回路とから波形整形回路を構成することにより達成さ
れ、また、φを任意の位相量としたとき、上記分周回路
により生成された上記第１パルス列及び第２パルス列か
ら上記第１パルス列をｊπ／４＋φ（ｊ＝０〜３）だけ
位相シフトしたパルス列を生成する第１〜第４の４個の
位相シフト回路と、上記第１及び第２の位相シフト回路
出力の排他的論理和をとる第１のＥＯＲ回路と、上記第
３及び第４の位相シフト回路出力の排他的論理和をとる
第２のＥＯＲ回路と、上記第１および第２のＥＯＲ回路
の出力を１つのパルス列に合成する合成回路とから可変
位相シフト回路を構成することにより達成される。
ックをそのクロック入力とする第１及び第２のＤ型フリ
ップフロップからなり、上記第１のＤ型フリップフロッ
プの正転出力を上記第２のＤ型フリップフロップのＤ入
力としかつ上記第２のＤ型フリップフロップの反転出力
を上記第１のＤ型フリップフロップのＤ入力とすること
により、上記入力クロックの４倍の周期を有しかつその
周期の１／４周期分の位相差を有する第１及び第２パル
ス列を生成するための分周回路と、Ｎを整数としたとき
上記第１パルス列及び第２パルス列から上記第１パルス
列をｊπ／４Ｎ（ｊ＝１〜４Ｎ−１）だけ位相シフトし
たパルス列を生成する第１〜第４Ｎ−１の４Ｎ−１個の
位相シフト回路と、上記第１パルス列と上記第１の位相
シフト回路出力の排他的論理和をとる第１のＥＯＲ回路
と、上記第２ｋ及び第２ｋ＋１の位相シフト回路出力の
排他的論理和をとる第ｋ＋１（ｋ＝１〜２Ｎ−１）の２
Ｎ−１個のＥＯＲ回路と、上記第１〜第２ＮのＥＯＲ回
路の出力を１つのパルス列に合成する合成回路とから周
波数逓倍器を構成することにより達成され、また、上記
分周回路により生成される上記第１パルス列及び第２パ
ルス列から上記第１パルス列をｊπ／４（ｊ＝１〜３）
だけ位相シフトしたパルス列を生成する第１〜第３の３
個の位相シフト回路と、上記第１パルス列と上記第１の
位相シフト回路出力の排他的論理和をとる第１のＥＯＲ
回路と、上記第２及び第３の位相シフト回路出力の排他
的論理和をとる第２のＥＯＲ回路と、上記第１および第
２のＥＯＲ回路の出力を１つのパルス列に合成する合成
回路とから波形整形回路を構成することにより達成さ
れ、また、φを任意の位相量としたとき、上記分周回路
により生成された上記第１パルス列及び第２パルス列か
ら上記第１パルス列をｊπ／４＋φ（ｊ＝０〜３）だけ
位相シフトしたパルス列を生成する第１〜第４の４個の
位相シフト回路と、上記第１及び第２の位相シフト回路
出力の排他的論理和をとる第１のＥＯＲ回路と、上記第
３及び第４の位相シフト回路出力の排他的論理和をとる
第２のＥＯＲ回路と、上記第１および第２のＥＯＲ回路
の出力を１つのパルス列に合成する合成回路とから可変
位相シフト回路を構成することにより達成される。
【０００６】
【作用】分周回路は、入力クロックの周波数に関係な
く、常に１／４周期位相差を持つ２つの１／４周波のパ
ルス列を生成する。一方、位相シフト回路も入力周波数
に関係なく、指定され位相量の位相シフトを行う。従っ
て、これら位相シフト回路出力から合成されるパルス列
は、周波数逓倍器の場合も、波形整形回路の場合も、可
変位相シフト回路の場合も常に５０％デューティで、入
力周波数に依存しない。
く、常に１／４周期位相差を持つ２つの１／４周波のパ
ルス列を生成する。一方、位相シフト回路も入力周波数
に関係なく、指定され位相量の位相シフトを行う。従っ
て、これら位相シフト回路出力から合成されるパルス列
は、周波数逓倍器の場合も、波形整形回路の場合も、可
変位相シフト回路の場合も常に５０％デューティで、入
力周波数に依存しない。
【０００７】
【実施例】以下、本発明を実施例により説明する。図１
は本発明の周波数逓倍器の一実施例を示すブロック図
で、図４はその動作を示すタイムチャートである。本実
施例は、入力パルス列の２倍の周波数でかつデューティ
５０％のパルス列を生成するもので、以下に動作を説明
する。
は本発明の周波数逓倍器の一実施例を示すブロック図
で、図４はその動作を示すタイムチャートである。本実
施例は、入力パルス列の２倍の周波数でかつデューティ
５０％のパルス列を生成するもので、以下に動作を説明
する。
【０００８】Ｄ型フリップフロップ１０１及び１０２の
出力Ｑは、クロックが入力されるとそのＤ入力と同じレ
ベルの出力になる。最初はＤ型フリップフロップ１０
１、１０２ともに出力Ｑがローレベルで動作が開始され
たとすると、図４の入力クロックパルスＰ１の立ち上が
り時点ではＤ型フリップフロップ１０１のＤ入力はハイ
レベル、Ｄ型フリップフロップ１０２のＤ入力はローレ
ベルであるから、パルスＰ１の立ち上がりでＤ型フリッ
プフロップ１０１の出力Ａ１＝Ｑが反転する。これによ
り次の入力クロックパルスＰ２の立ち上がり時点では、
今度はフリップフロップ１０１、１０２ともにＤ入力が
ハイレベルなので双方の出力Ａ１、Ａ２ともにハイレベ
ルになる。これによりフリップフロップ１０１のＤ入力
はローレベルとなるから、次の入力パルスＰ３立ち上が
りで出力Ａ１はローレベルへ反転する。以下同様にし
て、入力クロックパルスが１個入力されるごとに、Ｄ型
フリップフロップ１０１、１０２の出力Ａ１、Ａ２が交
互にそのレベルを反転するから、Ａ１、Ａ２は入力パル
ス列の周期Ｔ0の４倍の周期４Ｔ0を有し、デューティは
５０％でかつ互いに９０度位相のずれたパルス列とな
る。しかもこの動作は、入力パルスの周波数１／Ｔ0あ
るいはパルス幅が変化しても変わらない。
出力Ｑは、クロックが入力されるとそのＤ入力と同じレ
ベルの出力になる。最初はＤ型フリップフロップ１０
１、１０２ともに出力Ｑがローレベルで動作が開始され
たとすると、図４の入力クロックパルスＰ１の立ち上が
り時点ではＤ型フリップフロップ１０１のＤ入力はハイ
レベル、Ｄ型フリップフロップ１０２のＤ入力はローレ
ベルであるから、パルスＰ１の立ち上がりでＤ型フリッ
プフロップ１０１の出力Ａ１＝Ｑが反転する。これによ
り次の入力クロックパルスＰ２の立ち上がり時点では、
今度はフリップフロップ１０１、１０２ともにＤ入力が
ハイレベルなので双方の出力Ａ１、Ａ２ともにハイレベ
ルになる。これによりフリップフロップ１０１のＤ入力
はローレベルとなるから、次の入力パルスＰ３立ち上が
りで出力Ａ１はローレベルへ反転する。以下同様にし
て、入力クロックパルスが１個入力されるごとに、Ｄ型
フリップフロップ１０１、１０２の出力Ａ１、Ａ２が交
互にそのレベルを反転するから、Ａ１、Ａ２は入力パル
ス列の周期Ｔ0の４倍の周期４Ｔ0を有し、デューティは
５０％でかつ互いに９０度位相のずれたパルス列とな
る。しかもこの動作は、入力パルスの周波数１／Ｔ0あ
るいはパルス幅が変化しても変わらない。
【０００９】次に、２つのパルス列Ａ１、Ａ２はローパ
スフィルタ１０３、１０４で基本波のみ取り出され、正
弦波に変換される。今パルス列Ａ１のフィルタ出力をco
sωtとすれば、パルス列Ａ２は９０度遅れの位相である
から、そのフィルタ出力はsinωtである。
スフィルタ１０３、１０４で基本波のみ取り出され、正
弦波に変換される。今パルス列Ａ１のフィルタ出力をco
sωtとすれば、パルス列Ａ２は９０度遅れの位相である
から、そのフィルタ出力はsinωtである。
【００１０】位相シフト回路１１０〜１１６の各々は、
図５に示す構成の回路で、制御電圧（sinθ、cosθ）が
与えられたとき、２つのアナログ乗算器５１、５２と加
算器５３により
図５に示す構成の回路で、制御電圧（sinθ、cosθ）が
与えられたとき、２つのアナログ乗算器５１、５２と加
算器５３により
【数１】 sinωt・sinθ＋cosωt・cosθ＝cos（ωt−θ） つまりローパスフィルタ１０３の出力 cosωt を位相θ
だけシフトした（遅らせた）信号を出力する。これをロ
ーパスフィルタ５４、スライス回路５５で整形し、パル
ス波形に戻して出力する。
だけシフトした（遅らせた）信号を出力する。これをロ
ーパスフィルタ５４、スライス回路５５で整形し、パル
ス波形に戻して出力する。
【００１１】従って図１のように、位相シフト回路１１
０〜１１６の制御電圧を
０〜１１６の制御電圧を
【数２】（sinjπ/8,cosjπ/8），ｊ＝１〜７ としてパルス列Ｂ１〜Ｂ７を生成し、パルス列Ｂ０だけ
は cosωt をスライス回路１０９でパルス波形にして位
相シフト０のパルス列とすれば、パルス列Ｂ０〜Ｂ７は
図４に示したように、cosωt の周期に対して順次π／
８づつ位相のずれたパルス列になる。従ってこれらのパ
ルス列の２つづつの排他的論理和をＥＯＲ回路１２０〜
１２３で求めてパルス列Ｃ１〜Ｃ４とし、さらにそれら
をＥＯＲ回路１２４、１２５、１２６で図１のようにま
とめて１つのパルス列Ｄにすれば、パルス列Ｄは丁度入
力クロックの２倍の周波数を持つ５０％デューティのパ
ルス列になる。しかもこの動作は入力クロックの周期Ｔ
0が変化しても保証され、必ず５０％デューティでかつ
２倍の周波数のパルス列が生成される。
は cosωt をスライス回路１０９でパルス波形にして位
相シフト０のパルス列とすれば、パルス列Ｂ０〜Ｂ７は
図４に示したように、cosωt の周期に対して順次π／
８づつ位相のずれたパルス列になる。従ってこれらのパ
ルス列の２つづつの排他的論理和をＥＯＲ回路１２０〜
１２３で求めてパルス列Ｃ１〜Ｃ４とし、さらにそれら
をＥＯＲ回路１２４、１２５、１２６で図１のようにま
とめて１つのパルス列Ｄにすれば、パルス列Ｄは丁度入
力クロックの２倍の周波数を持つ５０％デューティのパ
ルス列になる。しかもこの動作は入力クロックの周期Ｔ
0が変化しても保証され、必ず５０％デューティでかつ
２倍の周波数のパルス列が生成される。
【００１２】なお、図４から明らかなように、ＥＯＲ回
路１２４〜１２６への入力は、常に一方の入力が“０”
（ローレベル）であるので、ＯＲ回路で置き換えても動
作は変わらない。
路１２４〜１２６への入力は、常に一方の入力が“０”
（ローレベル）であるので、ＯＲ回路で置き換えても動
作は変わらない。
【００１３】以上の図１の実施例は２倍周の場合であっ
たが、例えば図１の位相シフト回路をさらに４個増やし
て１１個にし、それらの移相量を、π／１２づつ変化さ
せるように制御電圧を与えれば、３倍周の周波数逓倍器
が構成できる。もっと一般化すると、４Ｎ−１個の位相
シフト回路に順次制御電圧
たが、例えば図１の位相シフト回路をさらに４個増やし
て１１個にし、それらの移相量を、π／１２づつ変化さ
せるように制御電圧を与えれば、３倍周の周波数逓倍器
が構成できる。もっと一般化すると、４Ｎ−１個の位相
シフト回路に順次制御電圧
【数３】 （cosπj/4N，sinπj/4N），ｊ＝１，２・・・Ｎ−１ を与え、図１と同様にしてそれらの出力を合成すれば、
Ｎ倍周の周波数逓倍器を構成できる。
Ｎ倍周の周波数逓倍器を構成できる。
【００１４】応用例として、図４のＡ１またはＡ２をそ
のまま出力とすれば、入力パルス列のデューティに関係
なくデューティ５０％の１／４倍周のパルス列が得ら
れ、Ａ１とＡ２の排他的論理和をとればデューティ５０
％の１／２倍周のパルス列が得られる。
のまま出力とすれば、入力パルス列のデューティに関係
なくデューティ５０％の１／４倍周のパルス列が得ら
れ、Ａ１とＡ２の排他的論理和をとればデューティ５０
％の１／２倍周のパルス列が得られる。
【００１５】また図４のＡ１とＢ２、Ｂ４とＢ６の排他
的論理和をそれぞれとり、それらを合成すれば、入力ク
ロックと同じ周波数で、入力クロックのデューティに関
係なくデューティ５０％に整形されたパルス列が生成さ
れる。図６及び図７は、そのときの回路構成及び動作タ
イムチャートを示したもので、位相シフト回路６１０〜
６１２の各々でπ／４、２π／４、３π／４の移相を行
い、これらの出力とスライス回路６０９出力をＥＯＲ回
路６２０〜６２２で合成してデューティ５０％のパルス
列Ｄを生成している。
的論理和をそれぞれとり、それらを合成すれば、入力ク
ロックと同じ周波数で、入力クロックのデューティに関
係なくデューティ５０％に整形されたパルス列が生成さ
れる。図６及び図７は、そのときの回路構成及び動作タ
イムチャートを示したもので、位相シフト回路６１０〜
６１２の各々でπ／４、２π／４、３π／４の移相を行
い、これらの出力とスライス回路６０９出力をＥＯＲ回
路６２０〜６２２で合成してデューティ５０％のパルス
列Ｄを生成している。
【００１６】図８は、図６の応用例で、さらに任意の位
相φの位相シフトしたパルスを出力するようにした回路
例である。このために４つの制御電圧
相φの位相シフトしたパルスを出力するようにした回路
例である。このために４つの制御電圧
【数４】 （sin（φ＋jπ/4）, cos（φ＋jπ/4）），ｊ＝０〜３ を与えている。このときの移相量は図５でθ＝φ＋ｊπ
/4 としたものだから
/4 としたものだから
【数５】cos（ωt−（φ＋ｊπ/4）） となり、図７のＡ１、Ｂ２、Ｂ４、Ｂ６がそれぞれφだ
けさらにシフトする。即ち図９に示したように、パルス
列Ｂ１φ、Ｂ２φ、Ｂ４φ、Ｂ６φが位相シフト回路８
１０〜８１３から出力され、これらを合成したパルス列
Ｄφも図７の出力Ｄ１よりもφシフトしたものとなる。
このようにφの値により、位相シフト量が可変できる位
相シフト回路が実現できる。
けさらにシフトする。即ち図９に示したように、パルス
列Ｂ１φ、Ｂ２φ、Ｂ４φ、Ｂ６φが位相シフト回路８
１０〜８１３から出力され、これらを合成したパルス列
Ｄφも図７の出力Ｄ１よりもφシフトしたものとなる。
このようにφの値により、位相シフト量が可変できる位
相シフト回路が実現できる。
【００１７】また、入力クロックがデューティ５０％の
場合には、図１及び６〜８で使用している分周回路を図
１０に示す回路で実現できる。図１０は、ロックの立ち
上がりエッジで動作する第１のＤ型フリップフロップ９
１とクロックの立ち下がりエッジで動作する第２のＤ型
フリップフロップ９２からなる。即ち第１のＤ型フリッ
プフロップ９１の反転出力をフィードバックしてＤ入力
し、上記第１のＤ型フリップフロップ９１の正転出力を
上記第２のＤ型フリップフロップ９２のＤ入力とするこ
とにより、上記入力クロックの２倍の周期を有しかつそ
の周期の１／４周期分の位相差を有する第１及び第２パ
ルス列を生成するための分周回路が得られる。この実施
例によれば、位相シフト回路の個数をおよそ半分にする
ことができるので、回路構成をさらに簡単にすることが
可能である。
場合には、図１及び６〜８で使用している分周回路を図
１０に示す回路で実現できる。図１０は、ロックの立ち
上がりエッジで動作する第１のＤ型フリップフロップ９
１とクロックの立ち下がりエッジで動作する第２のＤ型
フリップフロップ９２からなる。即ち第１のＤ型フリッ
プフロップ９１の反転出力をフィードバックしてＤ入力
し、上記第１のＤ型フリップフロップ９１の正転出力を
上記第２のＤ型フリップフロップ９２のＤ入力とするこ
とにより、上記入力クロックの２倍の周期を有しかつそ
の周期の１／４周期分の位相差を有する第１及び第２パ
ルス列を生成するための分周回路が得られる。この実施
例によれば、位相シフト回路の個数をおよそ半分にする
ことができるので、回路構成をさらに簡単にすることが
可能である。
【００１８】
【発明の効果】本発明によれば、従来型に比べて回路の
規模は大きくなるが、Ｄ型フリップフロップと位相シフ
ト回路を使用することにより、遅延量のずれによるクロ
ックのデューティの乱れを防ぐことができ、高速動作や
クロック周波数変化に対する自動切り替えが可能にな
る。また、従来型に比べてＩＣ化が容易であるので、回
路が大規模になっても適用は容易である。
規模は大きくなるが、Ｄ型フリップフロップと位相シフ
ト回路を使用することにより、遅延量のずれによるクロ
ックのデューティの乱れを防ぐことができ、高速動作や
クロック周波数変化に対する自動切り替えが可能にな
る。また、従来型に比べてＩＣ化が容易であるので、回
路が大規模になっても適用は容易である。
【図１】本発明の周波数逓倍器の一実施例を示すブロッ
ク図である。
ク図である。
【図２】従来の周波数逓倍器の例を示すブロック図であ
る。
る。
【図３】図２の周波数逓倍器の動作を示すタイムチャー
トである。
トである。
【図４】図１の周波数逓倍器の動作を示すタイムチャー
トである。
トである。
【図５】位相シフト回路の構成を示す図である。
【図６】波形整形回路への応用例を示すブロック図であ
る。
る。
【図７】図６の波形整形回路の動作を示すタイムチャー
トである。
トである。
【図８】プログラマブル位相シフト回路への応用例を示
すブロック図である。
すブロック図である。
【図９】図８のプログラマブル位相シフト回路の動作を
示すタイムチャートである。
示すタイムチャートである。
【図１０】本発明の分周回路の実施例図である。
１０１ Ｄ型フリップフロップ １０２ Ｄ型フリップフロップ １１０ 位相シフト回路 １１１ 位相シフト回路 １１２ 位相シフト回路 １１３ 位相シフト回路 １１４ 位相シフト回路 １１５ 位相シフト回路 １１６ 位相シフト回路 １２０ ＥＯＲ回路 １２１ ＥＯＲ回路 １２２ ＥＯＲ回路 １２３ ＥＯＲ回路 １２４ ＥＯＲ回路 １２５ ＥＯＲ回路 １２６ ＥＯＲ回路 ６１０ 位相シフト回路 ６１１ 位相シフト回路 ６１２ 位相シフト回路 ６２０ ＥＯＲ回路 ６２１ ＥＯＲ回路 ６２２ ＥＯＲ回路 ８１０ 位相シフト回路 ８１１ 位相シフト回路 ８１２ 位相シフト回路 ８１３ 位相シフト回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 5/15 Ｈ０３Ｋ 5/15 Ｇ
Claims (3)
- 【請求項１】 入力クロックをそのクロック入力とする
第１及び第２のＤ型フリップフロップからなり、上記第
１のＤ型フリップフロップの正転出力を上記第２のＤ型
フリップフロップのＤ入力としかつ上記第２のＤ型フリ
ップフロップの反転出力を上記第１のＤ型フリップフロ
ップのＤ入力とすることにより、上記入力クロックの４
倍の周期を有しかつその周期の１／４周期分の位相差を
有する第１及び第２パルス列を生成するための分周回路
と、Ｎを整数としたとき上記第１パルス列及び第２パル
ス列から上記第１パルス列をｊπ／４Ｎ（ｊ＝１〜４Ｎ
−１）だけ位相シフトしたパルス列を生成する第１〜第
４Ｎ−１の４Ｎ−１個の位相シフト回路と、上記第１パ
ルス列と上記第１の位相シフト回路出力の排他的論理和
をとる第１のＥＯＲ回路と、上記第２ｋ及び第２ｋ＋１
の位相シフト回路出力の排他的論理和をとる第ｋ＋１
（ｋ＝１〜２Ｎ−１）の２Ｎ−１個のＥＯＲ回路と、上
記第１〜第２ＮのＥＯＲ回路の出力を１つのパルス列に
合成する合成回路とからなることを特徴とする周波数逓
倍回路。 - 【請求項２】 入力クロックをそのクロック入力とする
第１及び第２のＤ型フリップフロップからなり、上記第
１のＤ型フリップフロップの正転出力を上記第２のＤ型
フリップフロップのＤ入力としかつ上記第２のＤ型フリ
ップフロップの反転出力を上記第１のＤ型フリップフロ
ップのＤ入力とすることにより、上記入力クロックの４
倍の周期を有しかつその周期の１／４周期分の位相差を
有する第１及び第２パルス列を生成するための分周回路
と、上記第１パルス列及び第２パルス列から上記第１パ
ルス列をｊπ／４（ｊ＝１〜３）だけ位相シフトしたパ
ルス列を生成する第１〜第３の３個の位相シフト回路
と、上記第１パルス列と上記第１の位相シフト回路出力
の排他的論理和をとる第１のＥＯＲ回路と、上記第２及
び第３の位相シフト回路出力の排他的論理和をとる第２
のＥＯＲ回路と、上記第１および第２のＥＯＲ回路の出
力を１つのパルス列に合成する合成回路とからなること
を特徴とする波形整形回路。 - 【請求項３】 入力クロックをそのクロック入力とする
第１及び第２のＤ型フリップフロップからなり、上記第
１のＤ型フリップフロップの正転出力を上記第２のＤ型
フリップフロップのＤ入力としかつ上記第２のＤ型フリ
ップフロップの反転出力を上記第１のＤ型フリップフロ
ップのＤ入力とすることにより、上記入力クロックの４
倍の周期を有しかつその周期の１／４周期分の位相差を
有する第１及び第２パルス列を生成するための分周回路
と、φを任意の位相量としたとき上記第１パルス列及び
第２パルス列から上記第１パルス列をｊπ／４＋φ（ｊ
＝０〜３）だけ位相シフトしたパルス列を生成する第１
〜第４の４個の位相シフト回路と、上記第１及び第２の
位相シフト回路出力の排他的論理和をとる第１のＥＯＲ
回路と、上記第３及び第４の位相シフト回路出力の排他
的論理和をとる第２のＥＯＲ回路と、上記第１および第
２のＥＯＲ回路の出力を１つのパルス列に合成する合成
回路とからなることを特徴とする可変位相シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109493A JPH07321613A (ja) | 1994-05-24 | 1994-05-24 | 周波数逓倍器、波形整形回路、可変位相シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109493A JPH07321613A (ja) | 1994-05-24 | 1994-05-24 | 周波数逓倍器、波形整形回路、可変位相シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321613A true JPH07321613A (ja) | 1995-12-08 |
Family
ID=14511653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109493A Pending JPH07321613A (ja) | 1994-05-24 | 1994-05-24 | 周波数逓倍器、波形整形回路、可変位相シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321613A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094076A (en) * | 1997-06-13 | 2000-07-25 | Nec Corporation | Method and apparatus for controlling clock signals |
| KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
| JP2005295542A (ja) * | 2004-04-02 | 2005-10-20 | Tektronix Inc | 直線性補償回路 |
| US7424087B2 (en) | 2006-01-05 | 2008-09-09 | Samsung Electronics, Co., Ltd. | Clock divider |
| JP2009159597A (ja) * | 2007-12-26 | 2009-07-16 | Dongbu Hitek Co Ltd | １／４周期遅延クロック発生器 |
| JP2015149669A (ja) * | 2014-02-07 | 2015-08-20 | 富士通株式会社 | クロック制御回路，受信器および通信装置 |
| CN111010148A (zh) * | 2019-12-19 | 2020-04-14 | 西安紫光国芯半导体有限公司 | 一种高频dram的上升沿触发脉冲生成器及方法 |
-
1994
- 1994-05-24 JP JP6109493A patent/JPH07321613A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111010148B (zh) * | 2019-12-19 | 2023-08-18 | 西安紫光国芯半导体有限公司 | 一种高频dram的上升沿触发脉冲生成器及方法 |
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